JP2010258226A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】電気特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢは、主表面を有し、かつその主表面に溝ＴＲを有している。埋め込み絶縁膜ＢＩは溝ＴＲ内を埋め込んでいる。溝ＴＲは、互いに対向する一方壁面ＦＳと他方壁面ＳＳとを有している。ゲート電極層ＧＥは少なくとも埋め込み絶縁膜ＢＩ上に位置している。溝ＴＲは、一方壁面ＦＳおよび他方壁面ＳＳの少なくともいずれかの壁面の主表面と溝ＴＲの底部ＢＴとの間に位置する角部ＣＰ１Ａ、ＣＰ２Ａを有している。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極の一部が埋め込み絶縁膜上に位置する半導体装置およびその製造方法に関するものである。
横型高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＬＤＭＯＳトランジスタ）としては、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造である（非特許文献１参照）。ＬＤＭＯＳトランジスタの高耐圧化を実現するにはドレインのドリフト領域における空乏層を均一に伸ばす必要があり、その手法としてゲート電極層を用いたフィールドプレート効果がある。
このフィールドプレート効果はゲート電極層を半導体基板上においてドレイン側に延長することで得られるが、ゲート電極層のドレイン側のエッジ下は高電界となる。このため、半導体基板の表面に厚い酸化膜を形成し、その酸化膜上にゲート電極層のドレイン側エッジを位置させることで、ゲート電極層のドレイン側エッジ下の電界強度を緩和する構造が一般的である。
上記の厚い酸化膜としてはＬＤＭＯＳトランジスタを形成するプロセスの世代によって様々な酸化膜が用いられるが、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜や、ＳＴＩ（Shallow Trench Isolation）を用いることが一般的である。この厚い酸化膜としてＳＴＩを用いた構成はたとえば非特許文献２に記載されている。
R. Zhu et al., "A 65V, 0.56 mΩ.cm2 Resurf LDMOS in a 0.35 μm CMOS Process", IEEE ISPSD2000, pp.335-338 C. Contiero et al., "Progress in Power ICs and MEMS, "Analog" Technologies to interface the Real World", IEEE ISPSD2004, pp.3-12
０．２５μｍ世代以下の微細プロセスを用いたＬＤＭＯＳトランジスタの場合、厚い酸化膜としてＳＴＩを適用することが多い。このＳＴＩのエッジ部はＬＯＣＯＳ酸化膜のエッジ部に比べて急峻に切り立っているため、ＳＴＩのエッジ部にはオン動作時における電流集中が発生する。この電流集中はインパクトイオン化率の増大を引き起こし、電子トラップによる電気特性の劣化を招く恐れがある。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、電気特性の劣化を抑制できる半導体装置およびその製造方法を提供することである。
本発明の一実施例による半導体装置は、半導体基板と、絶縁膜と、ゲート電極層とを備えている。半導体基板は、主表面を有し、かつその主表面に溝を有している。埋め込み絶縁膜は溝内を埋め込んでいる。溝は、互いに対向する一方壁面と他方壁面とを有している。ゲート電極層は少なくとも埋め込み絶縁膜上に位置している。溝は、一方壁面および他方壁面の少なくともいずれかの壁面の主表面と溝の底部との間に位置する角部を有している。
なお上記の「一方壁面および他方壁面の少なくともいずれかの壁面の主表面と溝の底部との間に位置する角部」には、一方壁面および他方壁面のいずれかと溝の底部との交差部に位置するエッジ部は含まれない。
本実施例によれば、一方壁面および他方壁面の少なくともいずれかの壁面の主表面と溝の底部との間に角部を有しているため、溝の壁面における電界集中を緩和でき、電気特性の劣化を抑制することができる。
アナログ・デジタル混載チップの構成を概略的に示す平面図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 図２に示したＳＴＩ構造の溝の断面形状を説明するための溝の拡大断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を概略的に示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１０工程を概略的に示す断面図である。 ＳＴＩ構造の溝の側壁に角部を有しない比較例の半導体装置の構成を概略的に示す断面図である。 ＯＬＴ試験の下での時間の経過によるドレイン電流Ｉｄｓの変動の結果を示す図である。 ＯＬＴストレス条件下での比較例の電子電流密度分布図（Ａ）および図２に示す構成の階段型の電子電流密度分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例のインパクトイオン化率分布図（Ａ）および図２に示す構成の階段型のインパクトイオン化率分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例および図２に示す構成（階段型）の各々の図１７の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿ったインパクトイオン化率分布を示す図である。 ＳＴＩ構造のエッジ部に電荷をおいた場合のゲート電圧Ｖｇとドレイン電流ＩｄｓとのＶｇ−Ｉｄ特性を示す図である。 ＳＴＩ構造のエッジ部におく電荷を変えた場合のオン状態（Ｖｇ＝３．３Ｖ、Ｖｄ＝０．１Ｖ）での電流経路を比較した図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す断面図である。 ＯＬＴストレス条件下での比較例の電子電流密度分布図（Ａ）および実施の形態２の階段型の電子電流密度分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例のインパクトイオン化率分布図（Ａ）および実施の形態２の階段型のインパクトイオン化率分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例および図２１に示す構成（階段型）の各々の図２５の点Ｐ３と点Ｐ４との間の半導体基板の界面に沿ったインパクトイオン化率分布を示す図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を概略的に示す断面図である。 ＯＬＴストレス条件下での従来型の電子電流密度分布図（Ａ）および実施の形態３の階段型の電子電流密度分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例のインパクトイオン化率分布図（Ａ）および実施の形態３の階段型のインパクトイオン化率分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例および図２７に示す構成（階段型）の各々の図３１の点Ｐ５と点Ｐ６との間の半導体基板の界面に沿ったインパクトイオン化率分布を示す図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。 ＳＴＩ構造の溝のソース側の側壁に角部を設けた場合であって、その角部の位置を変えた場合のドレイン電流の変動の様子を示す図である。 ＯＬＴストレス条件下でのＸ２が４０％の電子電流密度分布図（Ａ）、Ｘ２が１２０％の電子電流密度分布図（Ｂ）、およびＸ２が２００％の電子電流密度分布図（Ｃ）である。 Ｘ２を４０％、１２０％および２００％とした場合におけるＯＬＴストレス条件下での図３６の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿った電子電流を示す図である。 ＯＬＴストレス条件下でのＸ２が４０％の電界強度分布図（Ａ）、Ｘ２が１２０％の電界強度分布図（Ｂ）、およびＸ２が２００％の電界強度分布図（Ｃ）である。 Ｘ２を４０％、１２０％および２００％とした場合におけるＯＬＴストレス条件下での図３８の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿った電界強度を示す図である。 ＯＬＴストレス条件下でのＸ２が４０％のインパクトイオン化率分布図（Ａ）、Ｘ２が１２０％のインパクトイオン化率分布図（Ｂ）、およびＸ２が２００％のインパクトイオン化率分布図（Ｃ）である。 Ｘ２を４０％、１２０％および２００％とした場合におけるＯＬＴストレス条件下での図４０の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿ったインパクトイオン化率を示す図である。 本発明の実施の形態７における半導体装置の構成であって、平面視において角部が溝の一部に形成された構成を概略的に示す平面図である。 図４２および図４４の各々のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う概略断面図である。 本発明の実施の形態７における半導体装置の構成であって、平面視において角部が溝の全体に形成された構成を概略的に示す平面図である。 ＲＥＳＵＲＦ型のＭＯＳトランジスタにおいてＳＴＩ構造の溝のソース側の側壁に傾斜部が設けられた構成を示す概略断面図である。 ＲＥＳＵＲＦ型のＭＯＳトランジスタにおいてＳＴＩ構造の溝のドレイン側の側壁に傾斜部が設けられた構成を示す概略断面図である。 ＲＥＳＵＲＦ型のＭＯＳトランジスタにおいてＳＴＩ構造の溝のソース側およびドレイン側の双方の側壁に傾斜部が設けられた構成を示す概略断面図である。 非ＲＥＳＵＲＦ型のＭＯＳトランジスタにおいてＳＴＩ構造の溝のソース側およびドレイン側の双方の側壁に傾斜部が設けられた構成を示す概略断面図である。 ＳＴＩ構造下の半導体領域を通してＳＴＩ構造の一方側から他方側へ電流を流す素子においてＳＴＩ構造の溝の両側壁に傾斜部が設けられた構成を示す概略断面図である。 図４５〜図４９に示したＳＴＩ構造の溝の断面形状を説明するための溝の拡大断面図である。 ＯＬＴストレス条件下での比較例の電子電流密度分布図（Ａ）および図４５に示す傾斜型の構成の電子電流密度分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例のインパクトイオン化率分布図（Ａ）および図４５に示す傾斜型の構成のインパクトイオン化率分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例および図４５に示す構成（傾斜型）の各々の図５２に示す点Ｐ１１と点Ｐ１２との間の半導体基板の界面に沿うインパクトイオン化率分布を示す図である。 ＯＬＴストレス条件下での比較例の電子電流密度分布図（Ａ）および図４６に示す傾斜型の構成の電子電流密度分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例のインパクトイオン化率分布図（Ａ）および図４６に示す傾斜型の構成のインパクトイオン化率分布図（Ｂ）である。 ＯＬＴストレス条件下での比較例および図４６に示す構成（傾斜型）の各々の図５５に示す点Ｐ１３と点Ｐ１４との間の半導体基板の界面に沿うインパクトイオン化率分布を示す図である。 ＳＴＩ構造の側壁が階段形状を有し、かつその側壁に角部が複数ある構成を示す概略断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず実施の形態１における半導体装置の構成について図１および図２を用いて説明する。
図１を参照して、アナログ・デジタル混載チップＣＨは、たとえばアナログ素子形成領域ＡＮと、ロジック素子形成領域ＬＯと、メモリー素子形成領域ＮＶＭと、パワー素子形成領域ＰＷとを有している。アナログ素子形成領域ＡＮには、たとえば抵抗などのアナログデバイスが形成されており、ロジック素子形成領域ＬＯには、たとえばＣＭＯＳ（Complementary MOS）トランジスタなどが形成されている。メモリー素子形成領域ＮＶＭには、たとえばスタックゲート型の不揮発性メモリなどが形成されており、パワー素子形成領域ＰＷには、たとえばＬＤＭＯＳトランジスタなどが形成されている。
図２を参照して、上記のＬＤＭＯＳトランジスタは、半導体基板ＳＵＢと、ｎ+ソース領域（第１領域）ＳＯと、ｎ+ドレイン領域（第２領域）ＤＲと、ｐ型ウエル領域（第３領域）ＷＬと、ｎ型ドリフト領域（第４領域）ＤＲＩと、ｐ-エピタキシャル領域（第５領域）ＥＰと、ゲート電極層ＧＥと、ＳＴＩ構造ＴＲ、ＢＩとを主に有している。
半導体基板ＳＵＢはたとえばシリコンよりなっており、主表面に溝ＴＲを有している。この溝ＴＲ内には埋め込み絶縁膜ＢＩが形成されている。この溝ＴＲと埋め込み絶縁膜ＢＩとによりＳＴＩ構造が構成されている。このＳＴＩ構造を構成する溝ＴＲは、底部ＢＴと、互いに対向する一方壁部ＦＳおよび他方壁部ＳＳとを有している。
ｎ+ソース領域ＳＯは、溝ＴＲに対してその溝ＴＲの一方壁部ＦＳ側に位置する半導体基板ＳＵＢの主表面に形成されている。このｎ+ソース領域ＳＯと隣接するように半導体基板ＳＵＢの主表面にはｐ+ボディコンタクト領域ＩＲが形成されている。ｐ型ウエル領域ＷＬは、ｎ+ソース領域ＳＯおよびｐ+ボディコンタクト領域ＩＲの下に位置し、かつｎ+ソース領域ＳＯと溝ＴＲとの間に挟まれる半導体基板ＳＵＢの主表面の一部に位置するように形成されている。このｐ型ウエル領域ＷＬは、ｐ+ボディコンタクト領域ＩＲよりも低いｐ型不純物濃度を有しており、かつｎ+ソース領域ＳＯとｐｎ接合を構成している。
ｎ+ドレイン領域ＤＲは、溝ＴＲに対してその溝ＴＲの他方壁部ＳＳ側に位置する半導体基板ＳＵＢの主表面に形成されている。ｎ型ドリフト領域ＤＲＩは、ｎ+ドレイン領域ＤＲおよび溝ＴＲの下に位置し、かつ溝ＴＲとｎ+ソース領域ＳＯとの間に挟まれる半導体基板ＳＵＢの主表面の一部に位置するように半導体基板ＳＵＢに形成されている。このｎ型ドリフト領域ＤＲＩは、ｎ+ドレイン領域ＤＲよりも低いｎ型不純物濃度を有している。このｎ型ドリフト領域ＤＲＩは、ｐ型ウエル領域ＷＬの横に隣接して形成されており、かつｐ型ウエル領域ＷＬとｐｎ接合を構成している。
ｐ-エピタキシャル領域ＥＰは、ｎ型ドリフト領域ＤＲＩとｐ型ウエル領域ＷＬとの双方の下に位置するように半導体基板ＳＵＢに形成されている。このｐ-エピタキシャル領域ＥＰは、ｎ型ドリフト領域ＤＲＩとｐ型ウエル領域ＷＬとの双方に接して形成されている。このｐ-エピタキシャル領域ＥＰはｎ型ドリフト領域ＤＲＩとｐｎ接合を構成しており、そのｐｎ接合の一部は半導体基板ＳＵＢの主表面に沿う面内（主表面にほぼ平行な面内）に位置している。ｐ-エピタキシャル領域ＥＰは、ｐ型ウエル領域ＷＬよりも低いｐ型不純物濃度を有している。
ゲート電極層ＧＥは、半導体基板ＳＵＢの主表面に位置するｐ型ウエル領域ＷＬ上およびｎ型ドリフト領域ＤＲＩ上にゲート絶縁膜ＧＩを介在して形成されている。またゲート電極層ＧＥは、そのドレイン側の端部が埋め込み絶縁膜ＢＩ上に乗り上げるように形成されており、これによりゲート電極層ＧＥを用いたフィールドプレート効果を得ることができる。
ｎ+ソース領域ＳＯおよびｐ+ボディコンタクト領域ＩＲの双方に電気的に接続するようにソース導電層ＳＣＬが半導体基板ＳＵＢの主表面上に形成されている。またｎ+ドレイン領域ＤＲに電気的に接続するようにドレイン導電層ＤＣＬが半導体基板ＳＵＢの主表面上に形成されている。
本実施の形態においては、ＳＴＩ構造を構成する溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの少なくともいずれかの壁部に角部が形成されている。この角部は、本実施の形態ではたとえば溝ＴＲのソース側の一方壁部ＦＳに形成されている。具体的には、溝ＴＲの一方壁部ＦＳにたとえば凸状の角部ＣＰ１Ａと凹状の角部ＣＰ２Ａが形成され、これにより一方壁部ＦＳは断面視において階段形状を有している。
この２つの角部ＣＰ１Ａ、ＣＰ２Ａは、半導体基板ＳＵＢの主表面に位置する溝ＴＲの上側部分ＵＰ１と底部ＢＴとの間に位置している。また本実施の形態における溝ＴＲの上側部分ＵＰ１と底部ＢＴとの間に位置する角部には、溝ＴＲの底部ＢＴと一方壁部ＦＳとの交差部に生じるエッジ部ＥＤ１は含まれない。
上記の角部は、図２の断面視において直角形状であってもよく、鈍角形状であってもよく、また鋭角形状であってもよい。
次に、溝ＴＲの一方壁部ＦＳの階段形状について図３を用いて説明する。
図３を参照して、溝ＴＲの一方壁部ＦＳの上側部分ＵＰ１から底部ＢＴまでの深さ方向（厚み方向）の寸法をＳ１とし、割合（％）をＸ２、Ｙ２としたとき、角部ＣＰ１Ａは溝ＴＲの底部ＢＴからＳ１×Ｙ２だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また一方壁部ＦＳと底部ＢＴとの接合部（エッジ部）ＥＤ１は、半導体基板ＳＵＢの主表面からＳ１の深さで、かつ溝ＴＲの上側部分ＵＰ１から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ１×Ｘ２だけドレイン側（他方壁部ＳＳ側）に位置している。
ここで、割合Ｘ２が８０％の場合、割合Ｙ２は４０％以上８０％以下であることが好ましい。また割合Ｘ２が４０％以上１２０％以下の範囲では、Ｘ２：Ｙ２＝１：２であることが好ましい。
次に、本実施の形態の半導体装置の製造方法について図４〜図１３を用いて説明する。
なお図４〜図１３においては図１に示したアナログ・デジタル混載チップにおけるスタックゲート型の不揮発性メモリＮＶＭおよびＣＭＯＳトランジスタとともに、図２に示すＬＤＭＯＳトランジスタ（以下、「ＳＳ−ＬＤＭＯＳトランジスタ」と称する）が示されている。
図４を参照して、ＳＳ−ＬＤＭＯＳトランジスタ領域（第１素子領域）、ＣＭＯＳトランジスタ領域（第２素子領域）および不揮発性メモリ領域（第３素子領域）の各々にｐ-エピタキシャル領域ＥＰを有する半導体基板ＳＵＢが準備される。
図５を参照して、イオン注入などによって半導体基板ＳＵＢの主表面に、それぞれの素子に必要な不純物拡散層が形成される。たとえばＳＳ−ＬＤＭＯＳトランジスタ領域にはｎ型ドリフト領域ＤＲＩとｐ型ウエル領域ＷＬとが形成される。ｐＭＯＳトランジスタ領域にはｎ型領域ＷＬ１が形成され、ｎＭＯＳトランジスタ領域および不揮発性メモリ領域ＮＶＭのそれぞれにはｐ型領域ＷＬ２が形成される。
図６を参照して、ＳＴＩ構造を形成するためのハードマスク（絶縁膜）ＨＭが半導体基板ＳＵＢの主表面全面上に形成される。
図７を参照して、ハードマスクＨＭ上に、通常の写真製版技術により、パターニングされたフォトレジストＰＲ１が形成される。このフォトレジストＰＲ１をマスクとしてハードマスクＨＭに異方性エッチングが施される。この後、フォトレジストＰＲ１がたとえばアッシングなどにより除去される。
図８を参照して、上記のエッチングによりハードマスクＨＲがパターニングされて、半導体基板ＳＵＢの一部表面が露出する。このパターニングされたハードマスクＨＭをマスクとして、半導体基板ＳＵＢの露出した主表面に異方性エッチングが施される。
図９を参照して、上記のエッチングにより、ＳＳ−ＬＤＭＯＳトランジスタ領域に半導体基板ＳＵＢの主表面にＳＴＩ構造用の溝（第１の溝）ＴＲＡが形成される。また上記のエッチングにより、ＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第１の溝）ＴＲＡと同じ工程で、ＣＭＯＳトランジスタ領域にもＳＴＩ構造用の溝（第３の溝）ＴＲＡが形成され、かつ不揮発性メモリ領域にもＳＴＩ構造用の溝（第４の溝）ＴＲＡが形成される。これらの溝ＴＲＡの各々は、互いに対向する１対の側壁を有するように形成され、かつ互いにほぼ同じ深さとなるように形成される。
図１０を参照して、通常の写真製版技術により、パターニングされたフォトレジストＰＲ２が形成される。このフォトレジストＰＲ２は、ＳＳ−ＬＤＭＯＳトランジスタ領域において溝（第１の溝）ＴＲＡのソース側の側壁を覆うとともに、溝（第１の溝）ＴＲＡのソース側とドレイン側との側壁の間の中央部およびドレイン側の側壁を開口するように形成される。またフォトレジストＰＲ２は、ＣＭＯＳトランジスタ領域において溝（第３の溝）ＴＲＡの全体を開口し、かつ不揮発性メモリ領域において溝（第４の溝）ＴＲＡの全体を覆うように形成される。
図１１を参照して、このフォトレジストＰＲ２をマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、ＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第１の溝）ＴＲＡの中央部およびドレイン側の側壁の下側に深く延びる溝（第２の溝）ＴＲＢが形成される。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢの形成と同時に、ＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＡはＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢとほぼ同じ深さに延びた溝ＴＲＢとなる。
ＳＳ−ＬＤＭＯＳトランジスタ領域では、溝（第１の溝）ＴＲＡと溝（第２の溝）ＴＲＢとにより、一方壁部ＦＳに階段形状を構成する角部ＣＰ１Ａ、ＣＰ２Ａを有する溝ＴＲが形成される。角部ＣＰ１Ａ、ＣＰ２Ａの深さは、不揮発性メモリ領域の溝（第４の溝）ＴＲＡの深さとほぼ同じ深さとなる。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝ＴＲの底部ＢＴの深さはＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＢの深さとほぼ同じ深さとなる。この後、フォトレジストＰＲ２がたとえばアッシングなどにより除去される。
図１２を参照して、溝ＴＲ、ＴＲＡ、ＴＲＢの各々を埋め込むように埋め込み絶縁膜ＢＩが形成される。
図１３を参照して、ＳＳ−ＬＤＭＯＳトランジスタ領域においては、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、ソース領域ＳＯ、ドレイン領域ＤＲおよびｐ+ボディコンタクト領域が形成される。ＣＭＯＳトランジスタ領域においては、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、およびソース・ドレイン領域ＳＤが形成される。不揮発性メモリ領域においては、ゲート絶縁膜ＧＩ、フローティングゲート電極ＦＧ、ゲート間絶縁膜ＧＢＩ、コントロールゲート電極ＣＧおよびソース・ドレイン領域ＳＤが形成される。
以上により、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について図１４に示す比較例と対比して説明する。
図１４を参照して、比較例の半導体装置は、図２に示す本実施の形態の構成と比較して、ＳＴＩ構造を構成する溝ＴＲの一方壁部ＦＳに角部が構成されていない点において異なっている。このため、比較例における溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの双方は、溝ＴＲの上側部分ＵＰ１から底部に至るまで直線状の断面形状を有している。
なお、比較例の上記以外の構成については図２に示す本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。
本発明者は、図２に示す本実施の形態の構成と図１４に示す比較例の構成とについてＯＬＴ（Operating Life Test）試験におけるドレイン電流Ｉｄｓの劣化量について調べた。その結果を図１５に示す。
なおＯＬＴ試験とは、測定素子に対し一定のストレス（電圧や温度）を与え、ドレイン電流Ｉｄｓの劣化量やしきい値電圧Ｖｔｈの経時変化量を評価する方法である。今回の試験においては、オン耐圧６０Ｖ以上の素子に対し、ゲート電圧Ｖｇを３．３Ｖとし、かつドレイン電圧Ｖｄを４５Ｖとして、ワーストケース動作時のストレスを与えてドレイン電流Ｉｄｓを測定した。
図１５の結果から、図２に示す本実施の形態の構成におけるドレイン電流の劣化を、図１４に示す比較例の構成におけるドレイン電流の劣化に対して半分程度に抑制でき、高い素子信頼性が得られることがわかった。
また本発明者は、Ｉｄｓ劣化抑制効果の検証を行うために、デバイス・シミュレーションによってＯＬＴ試験のストレス状態を再現し、素子内部状態の比較を行った。図１６は比較例（Ａ）と図２に示す本実施の形態の構成（Ｂ）とのストレス条件下における電子電流密度分布を示しており、図１７は比較例（Ａ）と図２に示す本実施の形態の構成（Ｂ）とのストレス条件下におけるインパクトイオン化率分布を示している。図１６（Ｂ）、図１７（Ｂ）における階段形状は、図３で説明されたＸ２が１２０％で、Ｙ２が４０％の形状とした。また図１８は、図１７（Ａ）、（Ｂ）の各々の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿うインパクトイオン化率分布を示している。
図１６〜図１８の結果から、比較例および図２に示す本実施の形態の構成のいずれも溝ＴＲのエッジ部ＥＤ１付近および角部ＣＰ１Ａ付近において高い電子電流密度と高いインパクトイオン化率とを示していることがわかった。また、図２に示す構成におけるエッジ部ＥＤ１付近および角部ＣＰ１Ａ付近での電子電流密度およびインパクトイオン化率の方が、図１４に示す比較例のエッジ部ＥＤ１付近での電子電流密度およびインパクトイオン化率よりも低いことがわかった。
インパクトイオン化は、電界により加速された電子が結晶格子と衝突することによって電子・正孔対を発生させる現象である。比較例においては溝ＴＲのエッジ部ＥＤ１において電流が集中することで電子電流密度が大きくなり、結果としてインパクトイオン化率が高くなったと考えられる。一方、本実施の形態においては、溝ＴＲの一方壁部ＦＳを階段状にしたことでエッジ部ＥＤ１と凸状の角部ＣＰ１Ａとに電流集中が分散したことで電流集中が緩和されて、インパクトイオン化率が低くなったと考えられる。
また本発明者は上記インパクトイオン化によって発生したホットキャリアが、溝ＴＲのエッジ部ＥＤ１の界面にトラップされた場合、電気特性にどの様な影響を及ぼすかの検証を行った。この検証においては、デバイス・シミュレーションによって溝ＴＲのエッジ部ＥＤ１の界面にマイナス電荷を発生させ、擬似的に電子トラップ状態を再現して検証した。
図１９は、溝ＴＲのエッジ部ＥＤ１に電荷をおいた場合と電荷をおかない場合とにおけるＶｇ−Ｉｄｓ特性を示している。この図１９の結果から、溝ＴＲのエッジ部ＥＤ１におかれるマイナス電荷が大きいほどオン電流が低下する傾向が見られた。
また図２０は、溝ＴＲのエッジ部ＥＤ１に−１．０×１０12の電荷量をおいた場合（Ａ）と、−０．５×１０12の電荷量をおいた場合（Ｂ）と、電荷をおかない場合（Ｃ）とのオン状態（Ｖｇ＝３．３Ｖ、Ｖｄ＝０．１Ｖ）での電流経路を比較のために並べた図である。この図２０の半導体基板内の実線は電流電位の等高線であり、複数の等高線は溝ＴＲ側に近いほどマイナス側に高い電流電位を示している。
この図２０の結果から、溝ＴＲのエッジ部ＥＤ１のマイナス電荷が大きくなるほど溝ＴＲのエッジ部ＥＤ１を大きく迂回して電流が流れることがわかった。電流が迂回する分、電流経路が長くなるのでオン抵抗が上昇し、電流能力が低下したと考えられる。
これにより、ＯＬＴ試験におけるＩｄｓの劣化は、インパクトイオン化によって発生したホットキャリアが溝ＴＲのエッジ部ＥＤ１の界面にトラップされたことが原因で生じており、溝ＴＲのエッジ部ＥＤ１におけるインパクトイオン化率と相関関係にあることがわかった。
以上より、本実施の形態のＳＳ−ＬＤＭＯＳトランジスタにおいては、溝ＴＲの一方壁部ＦＳを階段形状にすることにより、比較例の構成よりも電流集中を緩和できるので、インパクトイオン化によるホットキャリアの発生と溝ＴＲのエッジ部ＥＤ１の界面における電子トラップが抑制され、Ｉｄｓ劣化の低減が可能になったと考えられる。
（実施の形態２）
次に、実施の形態２の半導体装置の構成について図２１を用いて説明する。
図２１を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、溝ＴＲのドレイン側の他方壁部ＳＳが階段形状となっており、溝ＴＲのソース側の一方壁部ＦＳが階段形状になっていない点において異なっている。本実施の形態の構成では、溝ＴＲの他方壁部ＳＳは凸状の角部ＣＰ１Ｂと凹状の角部ＣＰ２Ｂとを有することにより断面視において階段形状となっている。
この２つの角部ＣＰ１Ｂ、ＣＰ２Ｂは、半導体基板ＳＵＢの主表面に位置する溝ＴＲの上側部分ＵＰ２と底部ＢＴとの間に位置している。また本実施の形態における溝ＴＲの上側部分ＵＰ２と底部ＢＴとの間に位置する角部には、溝ＴＲの底部ＢＴと他方壁部ＳＳとの交差部に生じるエッジ部ＥＤ２は含まれない。
上記の角部は、図２１の断面視において直角形状であってもよく、鈍角形状であってもよく、また鋭角形状であってもよい。
なお、これ以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。
次に、溝ＴＲの他方壁部ＳＳの階段形状について図３を用いて説明する。
図３を参照して、溝ＴＲの上側部分ＵＰ２から底部ＢＴまでの深さ方向の寸法をＳ２とし、割合（％）をＸ１、Ｙ１としたとき、他方壁部ＳＳの角部ＣＰ１Ｂは溝ＴＲの底部ＢＴからＳ２×Ｙ１だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また他方壁部ＳＳと底部ＢＴとの接合部（エッジ部）ＥＤ２は、半導体基板ＳＵＢの主表面からＳ２の深さで、かつ溝ＴＲの上側部分ＵＰ２から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ２×Ｘ１だけソース側（一方壁部ＦＳ側）に位置している。
ここで、割合Ｘ１が１２０％の場合、割合Ｙ１は４０％であることが好ましい。また割合Ｘ１が２００％の場合、Ｙ１は６０％以上８０％以下であることが好ましい。
次に、本実施の形態の半導体装置の製造方法について図２２および図２３を用いて説明する。
本実施の形態の製造方法は、まず図４〜図９に示す実施の形態１の工程と同様の工程を経る。この後、図２２を参照して、通常の写真製版技術により、パターニングされたフォトレジストＰＲ２が形成される。このフォトレジストＰＲ２は、ＳＳ−ＬＤＭＯＳトランジスタ領域において溝（第１の溝）ＴＲＡのドレイン側を覆うとともに、溝（第１の溝）ＴＲＡのソース側とドレイン側との間の中央部およびソース側を開口するように形成される。またフォトレジストＰＲ２は、ＣＭＯＳトランジスタ領域において溝（第３の溝）ＴＲＡの全体を開口し、かつ不揮発性メモリ領域において溝（第４の溝）ＴＲＡの全体を覆うように形成される。
図２３を参照して、このフォトレジストＰＲ２をマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、ＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第１の溝）ＴＲＡの中央部およびソース側の側壁の下側に深く延びる溝（第２の溝）ＴＲＢが形成される。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢの形成と同時に、ＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＡはＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢとほぼ同じ深さに延びた溝ＴＲＢとなる。
ＳＳ−ＬＤＭＯＳトランジスタ領域では、溝（第１の溝）ＴＲＡと溝（第２の溝）ＴＲＢとにより、他方壁部ＳＳに階段形状を構成する角部ＣＰ１Ｂ、ＣＰ２Ｂを有する溝ＴＲが形成される。角部ＣＰ１Ｂ、ＣＰ２Ｂの深さは、不揮発性メモリ領域の溝（第４の溝）ＴＲＡの深さとほぼ同じ深さとなる。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝ＴＲの底部ＢＴの深さはＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＢの深さとほぼ同じ深さとなる。この後、フォトレジストＰＲ２がたとえばアッシングなどにより除去される。
この後、図１２および図１３に示す実施の形態１と同様の工程を経ることにより、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について図１４に示す比較例と対比して説明する。
本発明者は、デバイス・シミュレーションによってＯＬＴ試験のストレス状態を再現し、素子内部状態の比較を行った。図２４は比較例（Ａ）と図２１に示す本実施の形態（Ｂ）とのストレス条件下における電子電流密度分布を示しており、図２５は比較例（Ａ）と図２１に示す本実施の形態（Ｂ）とのストレス条件下におけるインパクトイオン化率分布を示している。図２４（Ｂ）、図２５（Ｂ）における階段形状は、図３で説明されたＸ１が１２０％で、Ｙ１が４０％の形状とした。また図２６は、図２５（Ａ）、（Ｂ）の各々の点Ｐ３と点Ｐ４との間の半導体基板の界面に沿うインパクトイオン化率分布を示している。
図２４〜図２６の結果から、比較例および本実施の形態のいずれも溝ＴＲのエッジ部ＥＤ２付近および角部ＣＰ１Ｂ付近において高い電子電流密度と高いインパクトイオン化率とを示していることがわかった。また、本実施の形態におけるエッジ部ＥＤ２付近および角部ＣＰ１Ｂ付近での電子電流密度およびインパクトイオン化率の方が、比較例のエッジ部ＥＤ２付近での電子電流密度およびインパクトイオン化率よりも低いことがわかった。
上記の結果については実施の形態１と同様に考えることができる。つまり、比較例においては溝ＴＲのエッジ部ＥＤ２において電流が集中することで電子電流密度が大きくなり、結果としてインパクトイオン化率が高くなったと考えられる。一方、本実施の形態においては、溝ＴＲの他方壁部ＳＳを階段形状にしたことでエッジ部ＥＤ２と凸状の角部ＣＰ１Ｂとに電流集中が分散したことで電流集中が緩和されて、インパクトイオン化率が低くなったと考えられる。
これにより、本実施の形態のＳＳ−ＬＤＭＯＳトランジスタにおいては、溝ＴＲの他方壁部ＳＳを階段形状にすることにより、比較例の構成よりも電流集中を緩和できるので、インパクトイオン化によるホットキャリアの発生と溝ＴＲのエッジ部ＥＤ２の界面における電子トラップが抑制され、Ｉｄｓ劣化の低減が可能になったと考えられる。
（実施の形態３）
次に、実施の形態３の半導体装置の構成について図２７を用いて説明する。
図２７を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、溝ＴＲのソース側の一方壁部ＦＳだけでなく、溝ＴＲのドレイン側の他方壁部ＳＳも階段形状となっている点において異なっている。本実施の形態の構成では、溝ＴＲのソース側の一方壁部ＦＳは凸状の角部ＣＰ１Ａと凹状の角部ＣＰ２Ａとを有することによりは断面視において階段形状となっている。また溝ＴＲのドレイン側の他方壁部ＳＳは凸状の角部ＣＰ１Ｂと凹状の角部ＣＰ２Ｂとを有することによりは断面視において階段形状となっている。
一方壁部ＦＳにおける２つの角部ＣＰ１Ａ、ＣＰ２Ａは、半導体基板ＳＵＢの主表面に位置する溝ＴＲの上側部分ＵＰ１と底部ＢＴとの間に位置している。
また他方壁部ＳＳにおける２つの角部ＣＰ１Ｂ、ＣＰ２Ｂは、半導体基板ＳＵＢの主表面に位置する溝ＴＲの上側部分ＵＰ２と底部ＢＴとの間に位置している。
これらの角部の各々は、図２７の断面視において直角形状であってもよく、鈍角形状であってもよく、また鋭角形状であってもよい。
なお、これ以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。
また溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々の階段形状については、上記の実施の形態１および２にて図３を用いて説明した形状と同様である。
つまり図３を参照して、角部ＣＰ１Ａは溝ＴＲの底部ＢＴからＳ１×Ｙ２だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また階段形状の一方壁部ＦＳと底部ＢＴとの接合部（エッジ部）ＥＤ１は、半導体基板ＳＵＢの主表面からＳ１の深さで、かつ溝ＴＲの上側部分ＵＰ１から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ１×Ｘ２だけドレイン側（他方壁部ＳＳ側）に位置している。
ここで、割合Ｘ２が８０％の場合、割合Ｙ２は４０％以上８０％以下であることが好ましい。また割合Ｘ２が４０％以上１２０％以下の範囲では、Ｘ２：Ｙ２＝１：２であることが好ましい。
また図３を参照して、他方壁部ＳＳの角部ＣＰ１Ｂは溝ＴＲの底部ＢＴからＳ２×Ｙ１だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また階段形状の他方壁部ＳＳと底部ＢＴとの接合部（エッジ部）ＥＤ２は、半導体基板ＳＵＢの主表面からＳ２の深さで、かつ溝ＴＲの上側部分ＵＰ２から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ２×Ｘ１だけソース側（一方壁部ＦＳ側）に位置している。
ここで、割合Ｘ１が１２０％の場合、割合Ｙ１は４０％であることが好ましい。また割合Ｘ１が２００％の場合、Ｙ１は６０％以上８０％以下であることが好ましい。
次に、本実施の形態の半導体装置の製造方法について図２８および図２９を用いて説明する。
本実施の形態の製造方法は、まず図４〜図９に示す実施の形態１の工程と同様の工程を経る。この後、図２８を参照して、通常の写真製版技術により、パターニングされたフォトレジストＰＲ２が形成される。このフォトレジストＰＲ２は、ＳＳ−ＬＤＭＯＳトランジスタ領域において溝（第１の溝）ＴＲＡのドレイン側およびソース側を覆うとともに、溝（第１の溝）ＴＲＡのドレイン側およびソース側に挟まれた中央部を開口するように形成される。またフォトレジストＰＲ２は、ＣＭＯＳトランジスタ領域において溝（第３の溝）ＴＲＡの全体を開口し、かつ不揮発性メモリ領域において溝（第４の溝）ＴＲＡの全体を覆うように形成される。
図２９を参照して、このフォトレジストＰＲ２をマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、ＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第１の溝）ＴＲＡの中央部の下側に深く延びる溝（第２の溝）ＴＲＢが形成される。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢの形成と同時に、ＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＡはＳＳ−ＬＤＭＯＳトランジスタ領域の溝（第２の溝）ＴＲＢとほぼ同じ深さに延びた溝ＴＲＢとなる。
ＳＳ−ＬＤＭＯＳトランジスタ領域では、溝（第１の溝）ＴＲＡと溝（第２の溝）ＴＲＢとにより溝ＴＲが形成される。この溝ＴＲは、一方壁部ＦＳに階段形状を構成する角部ＣＰ１Ａ、ＣＰ２Ａを有し、かつ他方壁部ＳＳに階段形状を構成する角部ＣＰ１Ｂ、ＣＰ２Ｂを有する。角部ＣＰ１Ａ、ＣＰ２Ａ、ＣＰ１Ｂ、ＣＰ２Ｂの深さは、不揮発性メモリ領域の溝（第４の溝）ＴＲＡの深さとほぼ同じ深さとなる。またＳＳ−ＬＤＭＯＳトランジスタ領域の溝ＴＲの底部ＢＴの深さはＣＭＯＳトランジスタ領域の溝（第３の溝）ＴＲＢの深さとほぼ同じ深さとなる。この後、フォトレジストＰＲ２がたとえばアッシングなどにより除去される。
この後、図１２および図１３に示す実施の形態１と同様の工程を経ることにより、本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置の作用効果について図１４に示す比較例と対比して説明する。
本発明者は、デバイス・シミュレーションによってＯＬＴ試験のストレス状態を再現し、素子内部状態の比較を行った。図３０は比較例（Ａ）と図２７に示す本実施の形態（Ｂ）とのストレス条件下における電子電流密度分布を示しており、図３１は比較例（Ａ）と図２７に示す本実施の形態（Ｂ）とのストレス条件下におけるインパクトイオン化率分布を示している。図３０（Ｂ）、図３１（Ｂ）における階段形状は、図３で説明されたＸ１、Ｘ２が１２０％で、Ｙ１、Ｙ２が４０％の形状とした。また図３２は、図３１（Ａ）、（Ｂ）の各々の点Ｐ５と点Ｐ６との間の半導体基板の界面に沿うインパクトイオン化率分布を示している。
図３０〜図３２の結果から、比較例および本実施の形態のいずれも溝ＴＲのエッジ部ＥＤ１付近、ＥＤ２付近、角部ＣＰ１Ａ付近および角部ＣＰ１Ｂ付近において高い電子電流密度と高いインパクトイオン化率とを示していることがわかった。また、本実施の形態におけるエッジ部ＥＤ１、ＥＤ２付近および角部ＣＰ１Ａ、ＣＰ１Ｂ付近での電子電流密度およびインパクトイオン化率の方が、比較例のエッジ部ＥＤ１付近およびエッジ部ＥＤ２付近での電子電流密度およびインパクトイオン化率よりも低いことがわかった。
上記の結果については実施の形態１と同様に考えることができる。つまり、比較例においては溝ＴＲのエッジ部ＥＤ１、ＥＤ２において電流が集中することで電子電流密度が大きくなり、結果としてインパクトイオン化率が高くなったと考えられる。一方、本実施の形態においては、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々を階段形状にしたことでエッジ部ＥＤ１、ＥＤ２と凸状の角部ＣＰ１Ａ、ＣＰ１Ｂとに電流集中が分散したことで電流集中が緩和されて、インパクトイオン化率が低くなったと考えられる。
これにより、本実施の形態のＳＳ−ＬＤＭＯＳトランジスタにおいては、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々を階段形状にすることにより、比較例の構成よりも電流集中を緩和できるので、インパクトイオン化によるホットキャリアの発生と溝ＴＲのエッジ部ＥＤ１、ＥＤ２の界面における電子トラップが抑制され、Ｉｄｓ劣化の低減が可能になったと考えられる。
（実施の形態４）
上記の実施の形態１〜３においては、ＳＳ−ＬＤＭＯＳトランジスタがＲＥＳＵＲＦ型の場合について説明したが、ＳＳ−ＬＤＭＯＳトランジスタは非ＲＥＳＵＲＦ型であってもよい。以下、その構成について図３３を用いて説明する。
図３３を参照して、本実施の形態の構成は、図２７に示す実施の形態３の構成と比較して、ｎ型埋め込み領域ＢＬが形成されている点、およびｎ型ドリフト（オフセット）領域ＤＲＩがｐ型ウエル領域ＷＬの下側に回りこむように形成されている点において異なっている。
ｎ型埋め込み領域ＢＬは、ｐ-エピタキシャル領域ＥＰ上に位置してｐ-エピタキシャル領域ＥＰと互いにｐｎ接合を構成するように半導体基板ＳＵＢに形成されている。このｎ型埋め込み領域ＢＬ上には、ｐ-エピタキシャル領域ＥＰＡが形成されている。
ｎ型ドリフト領域ＤＲＩは、ｐ型ウエル領域ＷＬの下側に回りこむように形成されており、かつｎ型埋め込み領域ＢＬに接するように形成されている。これにより、非ＲＥＳＵＲＦ型のＳＳ−ＬＤＭＯＳトランジスタが形成されている。
なお、これ以外の本実施の形態の構成は、上述した実施の形態３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を省略する。
本実施の形態のように非ＲＥＳＵＲＦ型のＳＳ−ＬＤＭＯＳトランジスタにおいても、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの少なくともいずれかの壁部に角部ＣＰ１Ａ、ＣＰ２Ａ、ＣＰ１Ｂ、ＣＰ２Ｂを形成することにより、溝ＴＲの壁部における電界集中を緩和でき、電子トラップによる電気特性の劣化を抑制することができる。
なお本実施の形態においては、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの双方に角部を設けた構成について説明したが、角部は一方壁部ＦＳおよび他方壁部ＳＳのいずれか一方のみに設けられていてもよい。
（実施の形態５）
上記の実施の形態１〜４においては、角部を有する溝をＬＤＭＯＳトランジスタに適用した場合について説明したが、角部を有する溝は、その溝の下側に位置する半導体基板内に電流を流す素子に適用することもできる。以下、その構成について図３４を用いて説明する。
図３４を参照して、本実施の形態においては、半導体基板ＳＵＢにｐ-エピタキシャル領域ＥＰが形成されている。このｐ-エピタキシャル領域ＥＰ上に、ｐ-エピタキシャル領域ＥＰとｐｎ接合を構成するようにｎ型領域ＤＩが形成されている。このｎ型領域ＤＩ上の半導体基板ＳＵＢの主表面にＳＴＩ構造が形成されている。
このＳＴＩ構造は、半導体基板ＳＵＢの主表面に形成された溝ＴＲと、その溝ＴＲ内を埋め込む埋め込み絶縁膜ＢＩとを有している。この溝ＴＲの一方壁部ＦＳには角部ＣＰ１Ａ、ＣＰ２Ａが設けられており、他方壁部ＳＳには角部ＣＰ１Ｂ、ＣＰ２Ｂが設けられている。これらの角部の形状および位置は実施の形態３の構成とほぼ同じであるため、その説明は省略する。
溝ＴＲの一方壁部ＦＳ側の半導体基板ＳＵＢの主表面には、ｎ型領域ＤＩよりもｎ型不純物濃度の高いｎ+領域ＩＲ２が形成されている。また溝ＴＲの他方壁部ＳＳ側の半導体基板ＳＵＢの主表面には、ｎ型領域ＤＩよりもｎ型不純物濃度の高いｎ+領域ＩＲ１が形成されている。ｎ+領域ＩＲ２には電極ＣＬ２が電気的に接続されており、ｎ+領域ＩＲ１には電極ＣＬ１が電気的に接続されている。
ｎ+領域ＩＲ２はたとえば比較的低い電圧が印加されるものであり、ｎ+領域ＩＲ１はたとえば比較的高い電圧が印加されるものである。このような電圧の印加により、ｎ+領域ＩＲ２とｎ+領域ＩＲ１との間で溝ＴＲの下の半導体基板ＳＵＢの領域を通して電流を流すことが可能となっている。
本実施の形態のように溝ＴＲの下側に位置する半導体基板ＳＵＢ内に電流を流す素子においても、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの少なくともいずれかの壁部に角部を形成することにより、溝ＴＲの壁部における電界集中を緩和でき、電子トラップによる電気特性の劣化を抑制することができる。
なお本実施の形態においては、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの双方に角部を設けた構成について説明したが、角部は一方壁部ＦＳおよび他方壁部ＳＳのいずれか一方のみに設けられていてもよい。
（実施の形態６）
本発明者は、図２に示す実施の形態１における溝ＴＲの一方壁部ＦＳの階段形状について好ましい形状を検討した。その検討内容および検討結果を図３５〜図３７を用いて説明する。
まず本発明者は溝ＴＲの一方壁部ＦＳの階段形状におけるＸ２依存性を評価した。この評価は、Ｙ２を４０％として、Ｘ２を４０％、１２０％および２００％の３水準に振り分けることにより行った。またこの評価におけるＯＬＴストレス条件はＶｇ＝３．３Ｖ、Ｖｄ＝４５Ｖとし、Ｉｄｓの測定条件はＶｇ＝３．３Ｖ、Ｖｄ＝０．２Ｖとした。その結果を図３５に示す。
図３５の結果から、Ｘ２が０％のときに比較して、Ｘ２が４０％、１２０％および２００％のいずれの場合においてもＩｄｓ劣化抑制の効果が得られることがわかった。またＸ２パラメータについては、Ｘ２が１２０％、２００％、４０％の順にＩｄｓ劣化の抑制効果が高いことがわかった。
また上記の各Ｘ２における電子電流分布、電界強度分布およびインパクトイオン化率分布を調べた。その結果を図３６〜図４１に示す。
図３６は、ＯＬＴストレス条件下でのＸ２が４０％（Ａ）、Ｘ２が１２０％（Ｂ）、およびＸ２が２００％（Ｃ）の各電子電流分布を示している。図３７は、図３６（Ａ）〜（Ｃ）の各々の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿うＯＬＴストレス条件下での電子電流分布を示している。図３８は、ＯＬＴストレス条件下でのＸ２が４０％（Ａ）、Ｘ２が１２０％（Ｂ）、およびＸ２が２００％（Ｃ）の各電界強度分布を示している。図３９は、図３８（Ａ）〜（Ｃ）の各々の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿うＯＬＴストレス条件下での電界強度分布を示している。図４０は、ＯＬＴストレス条件下でのＸ２が４０％（Ａ）、Ｘ２が１２０％（Ｂ）、およびＸ２が２００％（Ｃ）の各インパクトイオン化率分布を示している。図４１は、図４０（Ａ）〜（Ｃ）の各々の点Ｐ１と点Ｐ２との間の半導体基板の界面に沿うＯＬＴストレス条件下でのインパクトイオン化率分布を示している。
図３６〜図４１の結果から、溝ＴＲのエッジ部ＥＤ１における電子電流はＸ２＝４０％が最も高く（図３７参照）、電界強度はＸ２＝２００％が最も高くなった（図３９参照）。またインパクトイオン化率はＸ２＝１２０％が最も低くなった（図４１参照）。
よって、Ｘ２＝４０％では電子電流が高インパクトイオン化率の原因となり、かつＸ２＝２００％では電界強度が高インパクトイオン化率の原因となり、それらの中間のＸ２＝１２０％で最も低いインパクトイオン化率になったと考えられる。
これらの結果からも、Ｉｄｓの変動は溝ＴＲのエッジ部ＥＤ１、角部ＣＰ１に相関があることが確認された。
また本発明者は、溝ＴＲの一方壁部ＦＳの階段形状におけるＸ２およびＹ２の値をそれぞれ変えたときのインパクトイオン化率を調べるシミュレーションを行った。その結果を以下の表１に示す。
Figure 2010258226
表１の結果から、Ｘ２＝８０％に対してＹ２＝４０％〜８０％の範囲に角部ＣＰ１Ａが位置する場合、最も低いインパクトイオン化率を示した。また、Ｘ２＝４０％〜１２０％の範囲では、Ｘ２：Ｙ２＝２：１の比率で角部ＣＰ１Ａが位置する場合に、低いインパクトイオン化率を示す傾向があることがわかった。
また本発明者は、溝ＴＲの他方壁部ＳＳの階段形状におけるＸ１およびＹ１の値をそれぞれ変えたときのインパクトイオン化率を調べるシミュレーションを行った。その結果を以下の表２に示す。
Figure 2010258226
表２の結果から、（Ｘ１，Ｙ１）＝（１２０％，４０％）および（２００％，６０％〜８０％）において、最も低いインパクトイオン化率を示すことがわかった。
（実施の形態７）
本実施の形態においては、角部の平面レイアウトについて図４２〜図４４を用いて説明する。
図４２および図４３を参照して、ゲート電極層ＧＥおよびｐ+ボディコンタクト領域ＩＲは平面視（図４２）においてドレイン領域ＤＲの外周に位置するように形成されている。素子終端部ＲＳに電流を流さない場合には、ソース領域ＳＯは平面視においてドレイン領域ＤＲの短手方向（図４２中矢印Ｍ方向）に対向する位置に形成されており、ドレイン領域ＤＲの長手方向（図４２中矢印Ｎ方向）に対向する位置を含む素子終端部ＲＳには形成されていない。つまり、平面視においてソース領域ＳＯとドレイン領域ＤＲとの間に位置するように、角部ＣＰ１Ａ、ＣＰ２Ａは溝ＴＲの一部に形成されている。この場合、ソース領域ＳＯとドレイン領域ＤＲとは平面視における長手方向（図４２中矢印Ｎ方向）に互いに同じ寸法を有している。
この構成において、角部ＣＰ１Ａ、ＣＰ２Ａの各々は、ソース領域ＳＯおよびドレイン領域ＤＲの間でソース領域ＳＯおよびドレイン領域ＤＲのそれぞれと短手方向に対向する位置に形成されている。また角部ＣＰ１Ａ、ＣＰ２Ａの各々は素子終端部ＲＳには形成されておらず、かつソース領域ＳＯおよびドレイン領域ＤＲと同じ長手方向（図４２中矢印Ｎ方向）の寸法を有している。
図４４および図４３を参照して、素子終端部ＲＳに電流を流す場合には、ソース領域ＳＯは平面視（図４４）においてドレイン領域ＤＲの外周に位置するように形成されており、素子終端部ＲＳにも形成されている。つまり、平面視においてソース領域ＳＯとドレイン領域ＤＲとの間に位置するように、角部ＣＰ１Ａ、ＣＰ２Ａは溝ＴＲの全体に形成されている。この場合、ソース領域ＳＯは平面視においてドレイン領域ＤＲの長手方向（図４２中矢印Ｎ方向）および短手方向（図４２中矢印Ｍ方向）の双方に形成されている。
この構成において、角部ＣＰ１Ａ、ＣＰ２Ａの各々は、ソース領域ＳＯおよびドレイン領域ＤＲの間でドレイン領域ＤＲの周囲を取り囲むように形成されている。このため、角部ＣＰ１Ａ、ＣＰ２Ａの各々は素子終端部ＲＳにも形成されている。
以上のように溝ＴＲの角部ＣＰ１Ａ、ＣＰ２Ａの各々は、平面視においてソース領域ＳＯとドレイン領域ＤＲとに挟まれる領域に配置されていることが好ましい。
また溝ＴＲの他方壁部ＳＳに設ける角部ＣＰ１Ｂ、ＣＰ２Ｂの各々も、上記の角部ＣＰ１Ａ、ＣＰ２Ａと同様、平面視においてソース領域ＳＯとドレイン領域ＤＲとに挟まれる領域に配置されていることが好ましい。
（実施の形態８）
上記の実施の形態１〜７においては、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳが断面視において階段形状となるように角部を形成した場合について説明したが、角部は溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々に断面視において傾斜部を形成するように設けられてもよい。以下、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々に傾斜部を形成するような角部を有する構成について図４５〜４９を用いて説明する。
図４５を参照して、この構成は、図２に示す実施の形態１における溝ＴＲの一方壁部ＦＳの階段形状を傾斜部を有する形状に変更した構成である。具体的には、溝ＴＲの一方壁部ＦＳは凸状の角部ＣＰＡを有している。この角部ＣＰＡと底部ＢＴとの間の壁部は、角部ＣＰＡと上側部分ＵＰ１との間の壁部に対して傾斜した傾斜部ＩＮＣ１となっている。この凸状の角部ＣＰＡの角度θ１は鈍角である。また傾斜部ＩＮＣ１は断面視において直線状である。
また図４６を参照して、この構成は、図２１に示す実施の形態２における溝ＴＲの他方壁部ＳＳの階段形状を傾斜部を有する形状に変更した構成である。具体的には、溝ＴＲの他方壁部ＳＳは凸状の角部ＣＰＢを有している。この角部ＣＰＢと底部ＢＴとの間の壁部が角部ＣＰＢと上側部分ＵＰ２との間の壁部に対して傾斜した傾斜部ＩＮＣ２となっている。この凸状の角部ＣＰＢの角度θ２は鈍角である。また傾斜部ＩＮＣ２は断面視において直線状である。
また図４７を参照して、この構成は、図２７に示す実施の形態３における溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々の階段形状を傾斜部を有する形状に変更した構成である。具体的には、溝ＴＲの一方壁部ＦＳは凸状の角部ＣＰＡを有している。この角部ＣＰＡと底部ＢＴとの間の壁部が角部ＣＰＡと上側部分ＵＰ１との間の壁部に対して傾斜した傾斜部ＩＮＣ１となっている。また溝ＴＲの他方壁部ＳＳは凸状の角部ＣＰＢを有している。この角部ＣＰＢと底部ＢＴとの間の壁部が角部ＣＰＢと上側部分ＵＰ２との間の壁部に対して傾斜した傾斜部ＩＮＣ２となっている。この凸状の角部ＣＰＡの角度θ１およびＣＰＢの角度θ２のそれぞれは鈍角である。また傾斜部ＩＮＣ１、ＩＮＣ２のそれぞれは断面視において直線状である。
また図４８を参照して、この構成は、図３３に示す実施の形態４における溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々の階段形状を傾斜部を有する形状に変更した構成である。溝ＴＲの一方壁部ＦＳの角部ＣＰＡおよび他方壁部ＳＳの角部ＣＰＢのそれぞれは図４７の構成における角部ＣＰＡおよび角部ＣＰＢと同じ形状を有しているため、その説明は省略する。
また図４９を参照して、この構成は、図３４に示す実施の形態５における溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々の階段形状を傾斜部を有する形状に変更した構成である。溝ＴＲの一方壁部ＦＳの角部ＣＰＡおよび他方壁部ＳＳの角部ＣＰＢのそれぞれは図４７の構成における角部ＣＰＡおよび角部ＣＰＢと同じ形状を有しているため、その説明は省略する。
（実施の形態９）
本発明者は、図４５および図４６の各々に示す構成について、デバイス・シミュレーションによってＯＬＴ試験のストレス状態を再現し、図１４に示す比較例との素子内部状態の比較を行った。その比較検討の内容および検討結果を図５０〜５６を用いて説明する。
まず、溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの傾斜部の形状について図５０を用いて説明する。
図５０を参照して、溝ＴＲの一方壁部ＦＳの上側部分ＵＰ１から底部ＢＴまでの深さ方向の寸法をＳ１とし、割合（％）をＸ２、Ｙ２としたとき、角部ＣＰＡは溝ＴＲの底部ＢＴからＳ１×Ｙ２だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また一方壁部ＦＳと底部ＢＴとの接合部（エッジ部）ＥＤ１は、半導体基板ＳＵＢの主表面からＳ１の深さで、かつ溝ＴＲの上側部分ＵＰ１から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ１×Ｘ２だけドレイン側（他方壁部ＳＳ側）に位置している。
また溝ＴＲの他方壁部ＳＳの上側部分ＵＰ２から底部ＢＴまでの深さ方向の寸法をＳ２とし、割合（％）をＸ１、Ｙ１としたとき、角部ＣＰＢは溝ＴＲの底部ＢＴからＳ２×Ｙ１だけ浅い位置（半導体基板ＳＵＢの主表面に近い位置）に位置している。また他方壁部ＳＳと底部ＢＴとの接合部（エッジ部）ＥＤ２は、半導体基板ＳＵＢの主表面からＳ２の深さで、かつ溝ＴＲの上側部分ＵＰ２から横方向（半導体基板ＳＵＢの主表面に沿う方向）にＳ２×Ｘ１だけソース側（一方壁部ＦＳ側）に位置している。
次に、図４５の構成において溝ＴＲの一方壁部ＦＳのＸ２を４０％、Ｙ２を１２０％としてＯＬＴ試験のストレス状態を再現したときの素子内部状態について説明する。
図５１は比較例（Ａ）と図４５の構成（Ｂ）とのストレス条件下における電子電流密度分布を示しており、図５２は比較例（Ａ）と図４５の構成（Ｂ）とのストレス条件下におけるインパクトイオン化率分布を示している。また図５３は、図５２（Ａ）、（Ｂ）の各々の点Ｐ１１と点Ｐ１２との間の半導体基板の界面に沿うインパクトイオン化率分布を示している。
図５１〜図５３の結果から、比較例および図４５の構成のいずれも溝ＴＲのエッジ部ＥＤ１付近および角部ＣＰＡ付近において高い電子電流密度と高いインパクトイオン化率とを示していることがわかった。また、図４５の構成におけるエッジ部ＥＤ１付近および角部ＣＰＡ付近での電子電流密度およびインパクトイオン化率の方が比較例のエッジ部ＥＤ１付近での電子電流密度およびインパクトイオン化率よりも低いことがわかった。
以上より、図４５の構成のＳＳ−ＬＤＭＯＳトランジスタにおいては、溝ＴＲの一方壁部ＦＳを傾斜部を有する形状にすることにより、比較例の構成よりも電流集中を緩和できるので、インパクトイオン化によるホットキャリアの発生と溝ＴＲのエッジ部ＥＤ１の界面における電子トラップが抑制され、Ｉｄｓ劣化の低減が可能になったと考えられる。
次に、図４６の構成において溝ＴＲの他方壁部ＳＳのＸ１を４０％、Ｙ１を１２０％としてＯＬＴ試験のストレス状態を再現したときの素子内部状態について説明する。
図５４は比較例（Ａ）と図４６の構成（Ｂ）とのストレス条件下における電子電流密度分布を示しており、図５５は比較例（Ａ）と図４６の構成（Ｂ）とのストレス条件下におけるインパクトイオン化率分布を示している。また図５６は、図５５（Ａ）、（Ｂ）の各々の点Ｐ１１と点Ｐ１２との間の半導体基板の界面に沿うインパクトイオン化率分布を示している。
図５４〜図５６の結果から、比較例および図４６の構成のいずれも溝ＴＲのエッジ部ＥＤ２付近および角部ＣＰＢ付近において高い電子電流密度と高いインパクトイオン化率とを示していることがわかった。また、図４６の構成におけるエッジ部ＥＤ２付近および角部ＣＰＢ付近での電子電流密度およびインパクトイオン化率の方が比較例のエッジ部ＥＤ２付近での電子電流密度およびインパクトイオン化率よりも低いことがわかった。
以上より、図４６の構成のＳＳ−ＬＤＭＯＳトランジスタにおいては、溝ＴＲの他方壁部ＳＳを傾斜部を有する形状にすることにより、比較例の構成よりも電流集中を緩和できるので、インパクトイオン化によるホットキャリアの発生と溝ＴＲのエッジ部ＥＤ１の界面における電子トラップが抑制され、Ｉｄｓ劣化の低減が可能になったと考えられる。
以上より、図４５〜図４９に示すような溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの少なくともいずれかに傾斜部をなす角部を有する構成において、そのような角部のない比較例と比べて溝の壁部における電界集中を緩和でき、電子トラップによる電気特性の劣化を抑制することができる。
次に本発明者は、図４５に示す構成における溝ＴＲの一方壁部ＦＳと、図４６に示す構成における溝ＴＲの他方壁部ＳＳとのそれぞれの傾斜部の形状について好ましい形状を検討した。その検討内容および検討結果を以下に説明する。
まず本発明者は、図５０における溝形状の定義に基づいて、図４５に示す構成の溝ＴＲの一方壁部ＦＳについてＸ２およびＹ２の値をそれぞれ変えたときのインパクトイオン化率を調べるシミュレーションを行った。その結果を以下の表３に示す。
Figure 2010258226
表３の結果から、Ｘ２＝４０％〜１２０％の範囲では、Ｘ２：Ｙ２＝１：２の比率で角部ＣＰＡが位置する場合に、低いインパクトイオン化率を示す傾向があることがわかった。
また本発明者は、図５０における溝形状の定義に基づいて、図４６に示す構成の溝ＴＲの他方壁部ＳＳについてＸ１およびＹ１の値をそれぞれ変えたときのインパクトイオン化率を調べるシミュレーションを行った。その結果を以下の表４に示す。
Figure 2010258226
表４の結果から、Ｘ１＝８０％以上、Ｙ１＝４０％以上の範囲で低いインパクトイオン化率を示す傾向になることがわかった。一方、上記の範囲以外の範囲では、比較例（Ｘ１＝０％、Ｙ１＝０％）よりも高いインパクトイオン化率を示す、高低差の大きい傾向となることがわかった。
（その他）
実施の形態１〜７においては溝ＴＲの一方壁部ＦＳ、他方壁部ＳＳの階段形状は段部が１段の場合について説明したが、図５７に示すように２段以上の複数の段部を有していてもよい。複数の段部を有する場合には、一方壁部ＦＳおよび他方壁部ＳＳの各々には、凸状の角部ＣＰ１と凹状の角部ＣＰ２との組が複数組形成されることなる。
また実施の形態８および９における溝ＴＲの一方壁部ＦＳおよび他方壁部ＳＳの各々は、傾斜部を構成するための角部を複数有していてもよい。
また溝ＴＲの一方壁部ＦＳ、他方壁部ＳＳの断面視における形状は、実施の形態１〜７における階段形状と実施の形態８および９における傾斜部を有する形状とが適宜組み合わされた形状であってもよい。
またこのような一方壁部ＦＳおよび他方壁部ＳＳの少なくともいずれかに角部を有する本発明の構成は、ＬＤＭＯＳトランジスタのｎ+ドレイン領域ＤＲをｐ型のエミッタ領域に変えた構成のＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用されてもよい。また本発明の構成は、ゲート絶縁膜がシリコン酸化膜よりなるＭＯＳトランジスタだけでなく、ＭＩＳ（Metal Insulator Semiconductor）トランジスタに適用されてもよい。
また上記において示した素子はｐ型およびｎ型の導電型がそれぞれ逆の導電型よりなる構成を有していてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
ＡＮ アナログ素子形成領域、ＢＩ 埋め込み絶縁膜、ＢＬ ｎ型埋め込み領域、ＢＴ 底部、ＣＧ コントロールゲート電極、ＣＨ アナログ・デジタル混載チップ、ＣＬ１，ＣＬ２ 電極、ＣＰ１Ａ，ＣＰ１Ｂ，ＣＰ２Ａ，ＣＰ２Ｂ，ＣＰＡ，ＣＰＢ 角部、ＤＣＬ ドレイン導電層、ＤＩ ｎ型領域、ＤＲ ドレイン領域、ＤＲＩ ｎ型ドリフト領域、ＥＤ１，ＥＤ２ エッジ部、ＥＰ，ＥＰＡ ｐ-エピタキシャル領域、ＦＧ フローティングゲート電極、ＦＳ 一方壁部、ＧＢＩ ゲート間絶縁膜、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＨＭ ハードマスク、ＩＮＣ１，ＩＮＣ２ 傾斜部、ＩＲ ｐ+ボディコンタクト領域、ＬＯ ロジック素子形成領域、ＮＶＭ 不揮発性メモリ、ＰＲ１，ＰＲ２ フォトレジスト、ＰＷ パワー素子形成領域、ＲＳ 素子終端部、ＳＣＬ ソース導電層、ＳＤ ソース・ドレイン領域、ＳＯ ソース領域、ＳＳ 他方壁部、ＳＵＢ 半導体基板、ＴＲ，ＴＲＡ，ＴＲＢ 溝、ＵＰ１，ＵＰ２ 上側部分、ＷＬ ｐ型ウエル領域、ＷＬ１ ｎ型領域、ＷＬ２ ｐ型領域。

Claims (11)

  1. 主表面を有し、かつ前記主表面に溝を有する半導体基板と、
    前記溝内を埋め込む埋め込み絶縁膜と、
    少なくとも前記埋め込み絶縁膜上に位置するゲート電極層とを備え、
    前記溝は、互いに対向する一方壁部と他方壁部とを有し、かつ前記一方壁部および前記他方壁部の少なくともいずれかの壁部の前記主表面と前記溝の底部との間に角部を有している、半導体装置。
  2. 前記角部は、前記溝の前記一方壁部および前記他方壁部の少なくともいずれかの壁部が断面において階段形状となるように形成されている、請求項１に記載の半導体装置。
  3. 前記角部から前記溝の前記底部までの下側部分が前記角部から前記主表面までの上側部分に対して断面において傾斜している、請求項１に記載の半導体装置。
  4. 前記溝の前記一方壁部側の前記半導体基板の前記主表面に形成された第１導電型の第１領域と、
    前記溝の前記他方壁部側の前記半導体基板の前記主表面に形成された第２領域とをさらに備え、
    前記第１領域の下に位置し、かつ前記第１領域と前記溝との間に挟まれる前記半導体基板の前記主表面に位置するように形成された第２導電型の第３領域と、
    前記第２領域および前記溝の下に位置するように前記半導体基板に形成された第１導電型の第４領域とをさらに備え、
    前記ゲート電極層は、前記半導体基板の前記主表面に位置する前記第３領域上に位置し、かつ前記埋め込み絶縁膜を介して前記第４領域と対向している、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記第３領域よりも低い不純物濃度を有し、かつ前記第４領域とｐｎ接合を構成するように前記第３および第４領域の下に形成された第２導電型の第５領域をさらに備えた、請求項４に記載の半導体装置。
  6. 前記第４領域が前記第３領域の下側に回りこむように形成されており、かつ
    前記第３領域よりも低い不純物濃度を有し、かつ前記第４領域の下に形成された第２導電型の第５領域と、
    前記第４領域と前記第５領域との間に形成され、かつ前記第４領域よりも高い不純物濃度を有する第１導電型の第６領域をさらに備えた、請求項４に記載の半導体装置。
  7. 平面視において前記第１領域と前記第２領域との間に位置するように、前記角部は前記溝の一部に形成されている、請求項４〜６のいずれかに記載の半導体装置。
  8. 平面視において前記第１領域と前記第２領域との間に位置するように、前記角部は前記溝の全体に形成されている、請求項４〜６のいずれかに記載の半導体装置。
  9. 主表面を有し、かつ互いに対向する一方壁部と他方壁部とを有する溝を前記主表面に有する半導体基板と、
    前記溝内を埋め込む埋め込み絶縁膜と、
    前記溝の前記一方壁部側の前記半導体基板の前記主表面に形成された第１領域と、
    前記溝の前記他方壁部側の前記半導体基板の前記主表面に形成され、かつ前記第１領域との間で前記溝の下の前記半導体基板の領域を通して電流を流すための第２領域とをさらに備え、
    前記溝は、前記一方壁部および前記他方壁部の少なくともいずれかの壁部を階段形状とするような角部を有している、半導体装置。
  10. 半導体基板の主表面に、互いに対向する１対の側壁を有する第１の溝を形成する工程と、
    前記第１の溝の前記１対の側壁の少なくともいずれかを覆い、かつ前記１対の側壁の間の中央部を開口するようにマスクパターンを形成する工程と、
    前記マスクパターンをマスクに用いて前記半導体基板をエッチングして前記第１の溝の少なくとも前記中央部に第２の溝を形成することにより、前記第１および第２の溝からなる溝の互いに対向する一方壁部および他方壁部の少なくともいずれかに階段形状をなす角部を形成する工程とを備えた、半導体装置の製造方法。
  11. 前記半導体基板は第１素子領域と第２素子領域と第３素子領域とを有し、
    前記第１の溝は前記第１素子領域に形成され、かつ前記第１の溝と同じ工程で前記第２素子領域に第３の溝が形成され、かつ前記第３素子領域に第４の溝が形成され、
    前記マスクパターンは、前記第３の溝を開口し、かつ前記第４の溝を覆うように形成され、
    前記マスクパターンをマスクに用いて前記半導体基板をエッチングすることにより、前記第２の溝の形成と同時に前記第３の溝の深さが深くされる、請求項１０に記載の半導体装置の製造方法。
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