KR20220168360A - 반도체 장치 - Google Patents

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김준혁
유재현
권의희
이규옥
전용우
정다원
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판의 상면 상에 배치되는 게이트 전극, 게이트 전극의 제1 측에 배치되는 소오스 영역, 게이트 전극의 제1 측과 수평 방향으로 대향하는 게이트 전극의 제2 측에 배치되는 드레인 영역, 및 기판 상에서 적어도 일부가 기판의 내부에 매립되고, 기판과 게이트 전극 사이에 배치되는 제1 부분 및 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체를 포함하되, 절연 구조체의 제2 부분의 최상면은 절연 구조체의 제1 부분의 최상면보다 낮게 형성되고, 게이트 전극의 적어도 일부는 절연 구조체의 제2 부분의 최상면 상에 배치된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOSFET; MOS Field Effect Transistor)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 발생되는 소수 캐리어(carrier)의 축적 또는 재결합에 의한 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 전력 모스 트랜지스터는 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(LDMOS; Lateral Double diffused MOSFET) 또는 드레인 확장 트랜지스터(DEMOS; Drain Extended MOSFET)와 같이 이중 확산(double diffusion) 기술을 이용한 트랜지스터가 널리 사용되고 있다.
본 발명이 해결하고자 하는 과제는, 드레인 영역에 인접한 절연 구조체의 일부를 식각하여, 소오스 영역에 인접한 절연 구조체의 가장자리 부분에 형성되는 전기장(Electric Field)을 드레인 영역에 인접한 절연 구조체의 가장자리 부분으로 분산시킴으로써 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판의 상면 상에 배치되는 게이트 전극, 게이트 전극의 제1 측에 배치되는 소오스 영역, 게이트 전극의 제1 측과 수평 방향으로 대향하는 게이트 전극의 제2 측에 배치되는 드레인 영역, 및 기판 상에서 적어도 일부가 기판의 내부에 매립되고, 기판과 게이트 전극 사이에 배치되는 제1 부분 및 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체를 포함하되, 절연 구조체의 제2 부분의 최상면은 절연 구조체의 제1 부분의 최상면보다 낮게 형성되고, 게이트 전극의 적어도 일부는 절연 구조체의 제2 부분의 최상면 상에 배치된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판의 상면 상에 배치되는 게이트 전극, 게이트 전극의 제1 측에 배치되는 소오스 영역, 게이트 전극의 제1 측과 수평 방향으로 대향하는 게이트 전극의 제2 측에 배치되는 드레인 영역, 기판 상에 배치되고, 기판과 게이트 전극 사이에 배치되는 제1 부분 및 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체, 기판의 상면과 게이트 전극 사이 및 절연 구조체의 제1 부분의 최상면과 게이트 전극 사이에 배치되는 게이트 절연막, 및 게이트 전극의 제1 측 및 제2 측 각각에 배치되는 게이트 스페이서를 포함하되, 절연 구조체의 제2 부분의 최상면은 절연 구조체의 제1 부분의 최상면보다 낮게 형성되고, 게이트 전극의 제2 측에 배치된 게이트 스페이서는 절연 구조체의 제2 부분의 최상면과 접한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판, 기판의 상면 상에 배치되는 게이트 전극, 게이트 전극의 제1 측에 배치되는 소오스 영역, 게이트 전극의 제1 측과 수평 방향으로 대향하는 게이트 전극의 제2 측에 배치되는 드레인 영역, 기판 상에서 적어도 일부가 기판의 내부에 매립되고, 최상면이 기판의 상면보다 높게 형성되고, 기판과 게이트 전극 사이에 배치되는 제1 부분 및 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체, 기판의 상면과 게이트 전극 사이 및 절연 구조체의 제1 부분의 최상면과 게이트 전극 사이에 배치되고, 절연 구조체의 제2 부분의 최상면과 게이트 전극 사이에 미배치되는 게이트 절연막, 게이트 전극의 제1 측 및 제2 측 각각에 배치되는 게이트 스페이서, 및 게이트 전극의 상면 상에 배치되고, 절연 구조체 상에서 단차를 갖는 캡핑 패턴을 포함하되, 절연 구조체의 제2 부분의 최상면은 절연 구조체의 제1 부분의 최상면보다 낮게 형성되고, 게이트 전극의 적어도 일부는 절연 구조체의 제2 부분의 최상면 상에 배치되고, 게이트 전극의 제2 측에 배치된 게이트 스페이서는 절연 구조체의 제2 부분의 최상면과 접한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 내지 도 17은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26 내지 도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 횡형 디모스 트랜지스터(Lateral Double diffused MOSFET; LDMOS)일 수 있지만, 이는 예시적인 것일 뿐이다. 설명의 편의를 위해, 본 발명의 몇몇 실시예에 따른 반도체 장치는 n형 트랜지스터인 것으로 설명한다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 다른 형태 및 다른 도전형의 트랜지스터에도 본 발명의 기술적 사상이 적용될 수 있음은 당업자에게 자명하다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 매몰층(101), 에피택셜층(102), 드리프트 영역(103), 웰 영역(104), 바디 영역(105), 바디 컨택 영역(106), 절연 구조체(110), 게이트 전극(120), 게이트 절연막(121), 게이트 스페이서(122), 캡핑 패턴(123), 소오스 영역(130), 드레인 영역(140), 제1 층간 절연막(150), 소오스 컨택(161), 드레인 컨택(162), 식각 정지막(170), 제2 층간 절연막(180), 제1 비아(191) 및 제2 비아(192)를 포함한다.
기판(100)은 제1 도전형(예를 들어, P형)의 불순물로 도핑된 반도체 기판일 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있고, SOI(Semiconductor On Insulator) 기판일 수도 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 매몰층(101), 에피택셜층(102), 드리프트 영역(103), 웰 영역(104), 바디 영역(105), 바디 컨택 영역(106), 소오스 영역(130) 및 드레인 영역(140) 각각이 기판(100) 상에 배치되는 것으로 도시되어 있지만, 이는 도 2가 일부 영역의 단면을 도시하기 때문이다. 이하에서는, 매몰층(101), 에피택셜층(102), 드리프트 영역(103), 웰 영역(104), 바디 영역(105), 바디 컨택 영역(106), 소오스 영역(130) 및 드레인 영역(140) 각각이 기판(100)의 내부에 배치되는 것으로 정의하여 설명한다.
매몰층(Buried Layer)(101)은 기판(100)의 내부에 배치될 수 있다. 매몰층(101)은 제1 도전형과 다른 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다.
에피택셜층(102)은 기판(100)의 내부에서 매몰층(101) 상에 배치될 수 있다. 에피택셜층(102)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 에피택셜층(102)에 도핑된 제2 도전형의 불순물의 농도는 매몰층(101)에 도핑된 제2 도전형의 불순물의 농도보다 낮을 수 있다.
드리프트 영역(Drift region)(103)은 에피택셜층(102)의 내부에 배치될 수 있다. 드리프트 영역(103)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다. 드리프트 영역(103)에 도핑된 제2 도전형의 불순물의 농도는 에피택셜층(102)에 도핑된 제2 도전형의 불순물의 농도보다 높을 수 있다.
웰 영역(Well region)(104)은 에피택셜층(102)의 내부에 배치될 수 있다. 예를 들어, 웰 영역(104)은 드리프트 영역(103)에 직접 인접하게 배치될 수 있다. 웰 영역(104)은 제1 도전형(예를 들어, P형)의 불순물로 도핑될 수 있다. 웰 영역(104)의 수직 방향(DR3)의 깊이는 드리프트 영역(103)의 수직 방향(DR3)의 깊이보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
바디 영역(Body region)(105)은 웰 영역(104)의 내부에 배치될 수 있다. 예를 들어, 바디 영역(105)은 드리프트 영역(103)과 제1 수평 방향(DR1)으로 이격될 수 있다. 바디 영역(105)은 제1 도전형(예를 들어, P형)의 불순물로 도핑될 수 있다. 바디 영역(105)에 도핑된 제1 도전형의 불순물의 농도는 웰 영역(104)에 도핑된 제1 도전형의 불순물의 농도보다 높을 수 있다.
바디 컨택 영역(106)은 바디 영역(105)의 내부에 배치될 수 있다. 바디 컨택 영역(106)은 제1 도전형(예를 들어, P형)의 불순물로 도핑될 수 있다. 바디 컨택 영역(106)에 도핑된 제1 도전형의 불순물의 농도는 바디 영역(105)에 도핑된 제1 도전형의 불순물의 농도보다 높을 수 있다.
예를 들어, 매몰층(101), 에피택셜층(102), 드리프트 영역(103), 웰 영역(104), 바디 영역(105) 및 바디 컨택 영역(106) 각각의 상면은 기판(100)의 상면(100a)과 동일 평면 상에 형성되는 것으로 정의될 수 있다.
게이트 전극(120)은 기판(100)의 상면(100a) 상에 배치될 수 있다. 게이트 전극(120)은 웰 영역(104), 바디 영역(105) 및 드리프트 영역(103) 상에 배치될 수 있다. 게이트 전극(120)의 적어도 일부는 후술하는 절연 구조체(110) 상에 배치될 수 있다. 게이트 전극(120)은 제1 수평 방향(DR1)과 다른 제2 수평 방향(DR2)으로 연장될 수 있다. 게이트 전극(120)의 상면은 단차를 가질 수 있다. 예를 들어, 웰 영역(104) 및 바디 영역(105) 상에 배치된 게이트 전극(120)의 상면은 절연 구조체(110) 상에 배치된 게이트 전극(120)의 상면보다 낮게 형성될 수 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 전극(120)은 폴리 실리콘, 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
소오스 영역(130)은 바디 영역(105)의 내부에 배치될 수 있다. 소오스 영역(130)은 게이트 전극(120)의 제1 수평 방향(DR1)의 제1 측에 배치될 수 있다. 소오스 영역(130)은 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 소오스 영역(130)의 상면은 기판(100)의 상면(100a)과 동일 평면 상에 형성될 수 있다.
도 2에는 소오스 영역(130)이 바디 컨택 영역(106)과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 소오스 영역(130)은 바디 컨택 영역(106)과 이격될 수 있다. 소오스 영역(130)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다.
드레인 영역(140)은 드리프트 영역(103)의 내부에 배치될 수 있다. 드레인 영역(140)은 게이트 전극(120)의 제1 측과 제1 수평 방향(DR1)으로 대향하는 게이트 전극(120)의 제2 측에 배치될 수 있다. 드레인 영역(140)은 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 드레인 영역(140)의 상면은 기판(100)의 상면(100a)과 동일 평면 상에 형성될 수 있다. 드레인 영역(140)은 제2 도전형(예를 들어, N형)의 불순물로 도핑될 수 있다.
절연 구조체(110)는 기판(100) 상에 배치될 수 있다. 예를 들어, 절연 구조체(110)는 드리프트 영역(103) 상에 배치될 수 있다. 절연 구조체(110)의 적어도 일부는 기판(100)의 내부에 매립될 수 있다. 예를 들어, 절연 구조체(110)의 적어도 일부는 드리프트 영역(103)의 내부에 매립될 수 있다. 절연 구조체(110)의 일부는 기판(100)과 게이트 전극(120) 사이에 배치될 수 있다. 예를 들어, 절연 구조체(110)의 일부는 드리프트 영역(103)과 게이트 전극 사이에 배치될 수 있다. 절연 구조체(110)의 적어도 일부는 기판(100)의 상면(100a)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 절연 구조체(110)는 제2 수평 방향(DR2)으로 연장될 수 있다.
절연 구조체(110)는 제1 부분(111) 및 제1 부분(111)과 접하는 제2 부분(112)을 포함할 수 있다. 절연 구조체(110)의 제1 부분(111)은 기판(100)과 게이트 전극(120) 사이에 배치될 수 있다. 예를 들어, 절연 구조체(110)의 제1 부분(111)은 드리프트 영역(103)과 게이트 전극(120) 사이에 배치될 수 있다. 절연 구조체(110)의 제2 부분(112)은 절연 구조체(110)의 제1 부분(111)과 드레인 영역(140) 사이에 배치될 수 있다. 절연 구조체(110)의 제2 부분(112)은 드레인 영역(140)과 접할 수 있다.
절연 구조체(110)의 제1 부분(111)의 최상면(111a)은 기판(100)의 상면(100a)보다 높게 형성될 수 있다. 또한, 절연 구조체(110)의 제2 부분(112)의 최상면(112a)은 기판(100)의 상면(100a)보다 높게 형성될 수 있다. 절연 구조체(110)의 제2 부분(112)의 최상면(112a)은 절연 구조체(110)의 제1 부분(111)의 최상면(111a)보다 낮게 형성될 수 있다. 절연 구조체(110)는 절연 물질을 포함할 수 있다. 절연 구조체(110)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
게이트 전극(120)은 절연 구조체(110)의 제1 부분(111)의 최상면(111a) 상에 배치될 수 있다. 게이트 전극(120)은 절연 구조체(110)의 제2 부분(112)의 최상면(112a)의 적어도 일부 상에 배치될 수 있다. 다만, 게이트 전극(120)은 절연 구조체(110)의 제2 부분(112)의 최상면(112a)의 나머지 일부 상에 미배치될 수 있다. 즉, 게이트 전극(120)은 절연 구조체(110)의 제1 부분(111)과 드레인 영역(140) 사이에서 절연 구조체(110)의 제2 부분(112)의 최상면(112a)의 나머지 일부 상에 미배치될 수 있다.
게이트 절연막(121)은 기판(100)의 상면(100a)과 게이트 전극(120) 사이에 배치될 수 있다. 게이트 절연막(121)은 절연 구조체(110)의 제1 부분(111)의 최상면(111a)과 게이트 전극(120) 사이에 배치될 수 있다. 또한, 게이트 절연막(121)은 기판(100)의 상면(100a)과 절연 구조체(110)의 제1 부분(111)의 최상면(111a)을 연결하는 절연 구조체(110)의 제1 부분(111)의 일 측벽 상에 배치될 수 있다.
게이트 절연막(121)은 절연 구조체(110)의 제2 부분(112)의 최상면(112a) 상에 미배치될 수 있다. 또한, 게이트 절연막(121)은 절연 구조체(110)의 제1 부분(111)의 최상면(111a)과 절연 구조체(110)의 제2 부분(112)의 최상면(112a)을 연결하는 절연 구조체(110)의 제1 부분(111)의 타 측벽 상에 미배치될 수 있다.
게이트 절연막(121)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상기 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(122)는 게이트 전극(120)의 제1 수평 방향(DR1)의 양 측에 배치될 수 있다. 즉, 게이트 스페이서(122)는 소오스 영역(130)과 인접한 게이트 전극(120)의 제1 측 및 드레인 영역(140)과 인접한 게이트 전극(120)의 제2 측 각각에 배치될 수 있다. 게이트 스페이서(122)는 제2 수평 방향(DR2)으로 연장될 수 있다.
예를 들어, 소오스 영역(130)과 인접한 게이트 전극(120)의 제1 측에 배치된 게이트 스페이서(122)는 소오스 영역(130)의 상면과 접할 수 있다. 드레인 영역(140)과 인접한 게이트 전극(120)의 제2 측에 배치된 게이트 스페이서(122)는 절연 구조체(110)의 제2 부분(112)의 최상면(112a) 상에 배치될 수 있다. 드레인 영역(140)과 인접한 게이트 전극(120)의 제2 측에 배치된 게이트 스페이서(122)는 절연 구조체(110)의 제2 부분(112)의 최상면(112a)과 접할 수 있다.
게이트 스페이서(122)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(123)은 게이트 전극(120)의 상면 상에 배치될 수 있다. 캡핑 패턴(123)은 게이트 스페이서(122) 사이에 배치될 수 있다. 예를 들어, 캡핑 패턴(123)은 컨포말하게 형성될 수 있다. 캡핑 패턴(123)은 절연 구조체(110) 상에서 단차를 가질 수 있다. 캡핑 패턴(123)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(150)은 기판(100)의 상면(100a) 상에 배치될 수 있다. 제1 층간 절연막(150)은 드리프트 영역(103)의 상면, 바디 영역(105)의 상면, 바디 컨택 영역(106)의 상면, 소오스 영역(130)의 상면, 드레인 영역(140)의 상면, 노출된 절연 구조체(110), 게이트 스페이서(122) 및 캡핑 패턴(123)을 덮을 수 있다.
제1 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스 컨택(161)은 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 소오스 영역(130)에 연결될 수 있다. 몇몇 실시예에서, 소오스 컨택(161)은 바디 컨택 영역(106)에도 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 소오스 컨택(161)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 소오스 컨택(161)은 다중막으로 형성될 수 있다. 소오스 컨택(161)은 도전성 물질을 포함할 수 있다.
드레인 컨택(162)은 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 드레인 영역(140)에 연결될 수 있다. 도 2에는 드레인 컨택(162)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 드레인 컨택(162)은 다중막으로 형성될 수 있다. 드레인 컨택(162)은 도전성 물질을 포함할 수 있다.
식각 정지막(170)은 제1 층간 절연막(150) 상에 배치될 수 있다. 도 2에는 식각 정지막(170)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(170)은 다중막으로 형성될 수 있다. 식각 정지막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(180)은 식각 정지막(170) 상에 배치될 수 있다. 제2 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(191)는 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 소오스 컨택(161)에 연결될 수 있다. 도 2에는 제1 비아(191)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 비아(191)는 다중막으로 형성될 수 있다. 제1 비아(191)는 도전성 물질을 포함할 수 있다.
제2 비아(192)는 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 드레인 컨택(162)에 연결될 수 있다. 도 2에는 제2 비아(192)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 비아(192)는 다중막으로 형성될 수 있다. 제2 비아(192)는 도전성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 드레인 영역(140)에 인접한 절연 구조체(110)의 일부를 식각하여, 소오스 영역(130)에 인접한 절연 구조체(110)의 가장자리 부분에 형성되는 전기장(Electric Field)을 드레인 영역(140)에 인접한 절연 구조체(110)의 가장자리 부분으로 분산시킴으로써 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 2 내지 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3 내지 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 기판(100)의 내부에 매몰층(101) 및 에피택셜층(102)이 형성될 수 있다. 예를 들어, 매몰층(101) 및 에피택셜층(102) 각각은 N형 불순물로 도핑될 수 있다. 이어서, 에피택셜층(102)의 내부에 드리프트 영역(103)이 형성될 수 있다. 예를 들어, N형 불순물로 도핑될 수 있다.
도 4를 참조하면, 드리프트 영역(103) 상에 프리(pre)-절연 구조체(110p)가 형성될 수 있다. 프리-절연 구조체(110p)의 적어도 일부는 드리프트 영역(103)에 매립될 수 있다.
도 5를 참조하면, 에피택셜층(102)의 내부에서 드리프트 영역(103)의 일 측에 웰 영역(104) 및 바디 영역(105)이 형성될 수 있다. 예를 들어, 웰 영역(104) 및 바디 영역(105) 각각은 P형 불순물로 도핑될 수 있다.
도 6을 참조하면, 기판(100)의 상면(100a) 상에 게이트 절연 물질층(121M)이 형성될 수 있다. 게이트 절연 물질층(121M)은 기판(100)의 상면(100a) 상에 노출된 절연 구조체(110) 상에도 형성될 수 있다. 예를 들어, 게이트 절연 물질층(121M)은 컨포말하게 형성될 수 있다.
도 7을 참조하면, 웰 영역(104), 바디 영역(105), 프리-절연 구조체(도 6의 110p)에 인접한 드리프트 영역(103) 및 프리-절연 구조체(도 6의 110p)의 일부 상에 제1 마스크 패턴(M1)이 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 노출된 게이트 절연 물질층(121M) 및 프리-절연 구조체(도 6의 110p)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해 상면이 단차를 갖는 절연 구조체(110)가 형성될 수 있다.
도 8을 참조하면, 제1 마스크 패턴(M1)을 제거한 후에, 남아있는 게이트 절연 물질층(121M), 노출된 절연 구조체(110) 및 노출된 드리프트 영역(103) 상에 게이트 전극 물질층(120M) 및 캡핑 패턴 물질층(123M)이 순차적으로 형성될 수 있다. 예를 들어, 게이트 전극 물질층(120M) 및 캡핑 패턴 물질층(123M) 각각은 컨포말하게 형성될 수 있다. 이어서, 캡핑 패턴 물질층(123M) 상에 제2 마스크 패턴(M2)이 형성될 수 있다.
도 9를 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 캡핑 패턴 물질층(도 8의 123M), 게이트 전극 물질층(도 8의 120M) 및 게이트 절연 물질층(도 8의 121M)이 식각될 수 있다. 이러한 식각 공정을 통해, 게이트 절연막(121), 게이트 전극(120) 및 캡핑 패턴(123)이 형성될 수 있다.
도 10을 참조하면, 제2 마스크 패턴(M2)을 제거한 후에, 게이트 절연막(121), 게이트 전극(120) 및 캡핑 패턴(123) 각각의 양 측에 게이트 스페이서(122)가 형성될 수 있다.
게이트 전극(120)의 제1 측에 형성된 게이트 스페이서(122)는 바디 영역(105)의 상면과 접할 수 있다. 게이트 전극(120)의 제1 측과 제1 수평 방향(DR1)으로 대향하는 게이트 전극(120)의 제2 측에 형성된 게이트 스페이서(122)는 절연 구조체(110)의 제2 부분(112)의 최상면(도 2의 112a)과 접할 수 있다.
도 11을 참조하면, 게이트 전극(120)의 제1 측 상에서 바디 영역(105)의 내부에 바디 컨택 영역(106) 및 소오스 영역(130)이 형성될 수 있다. 예를 들어, 바디 컨택 영역(106)은 P형의 불순물로 도핑될 수 있고, 소오스 영역(130)은 N형의 불순물로 도핑될 수 있다.
또한, 게이트 전극(120)의 제2 측 상에서 드리프트 영역(103)의 내부에 드레인 영역(140)이 형성될 수 있다. 드레인 영역(140)은 절연 구조체(110)의 제2 부분(112)과 접하도록 형성될 수 있다. 드레인 영역(140)은 N형의 불순물로 도핑될 수 있다.
도 12를 참조하면, 드리프트 영역(103)의 상면, 바디 영역(105)의 상면, 바디 컨택 영역(106)의 상면, 소오스 영역(130)의 상면, 드레인 영역(140)의 상면, 노출된 절연 구조체(110), 게이트 스페이서(122) 및 캡핑 패턴(123)을 덮도록 제1 층간 절연막(150)이 형성될 수 있다.
이어서, 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 바디 컨택 영역(106) 및 소오스 영역(130)에 연결되는 소오스 컨택(161)이 형성될 수 있다. 또한, 제1 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 드레인 영역(140)에 연결되는 드레인 컨택(162)이 형성될 수 있다.
도 2를 참조하면, 제1 층간 절연막(150), 소오스 컨택(161) 및 드레인 컨택(162) 상에 식각 정지막(170) 및 제2 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 소오스 컨택(161)에 연결되는 제1 비아(191)가 형성될 수 있다. 또한, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 드레인 컨택(162)에 연결되는 제2 비아(192)가 형성될 수 있다. 이러한 제조 방법을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 게이트 절연막(221)이 절연 구조체(110) 상에 미배치될 수 있다. 게이트 절연막(221)은 게이트 절연막(121)은 절연 구조체(110)의 제1 부분(111)의 최상면(111a)에 미배치될 수 있다. 또한, 게이트 절연막(221)은 기판(100)의 상면(100a)과 절연 구조체(110)의 제1 부분(111)의 최상면(111a)을 연결하는 절연 구조체(110)의 제1 부분(111)의 일 측벽 상에 미배치될 수 있다.
게이트 전극(220)은 절연 구조체(110)의 제1 부분(111) 및 절연 구조체(110)의 제2 부분(112) 각각과 접할 수 있다. 캡핑 패턴(223)은 게이트 전극(220) 상에 배치될 수 있다.
이하에서, 도 13 내지 도 17을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 12에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 14 내지 도 17은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14를 참조하면, 도 3 내지 도 5에 도시된 공정을 수행한 후에, 기판(100)의 상면(100a) 상에 게이트 절연 물질층(221M)이 형성될 수 있다. 게이트 절연 물질층(221M)은 기판(100)의 상면(100a) 상에 노출된 절연 구조체(110) 상에는 형성되지 않는다. 예를 들어, 게이트 절연 물질층(221M)은 기판(100)을 산화시켜 형성될 수 있다.
도 15를 참조하면, 웰 영역(104), 바디 영역(105), 프리-절연 구조체(도 14의 110p)에 인접한 드리프트 영역(103) 및 프리-절연 구조체(도 14의 110p)의 일부 상에 제1 마스크 패턴(M1)이 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 노출된 프리-절연 구조체(도 14의 110p)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해 상면이 단차를 갖는 절연 구조체(110)가 형성될 수 있다.
도 16을 참조하면, 제1 마스크 패턴(M1)을 제거한 후에, 게이트 절연 물질층(221M), 노출된 절연 구조체(110) 및 노출된 드리프트 영역(103) 상에 게이트 전극 물질층(220M) 및 캡핑 패턴 물질층(223M)이 순차적으로 형성될 수 있다. 예를 들어, 게이트 전극 물질층(220M) 및 캡핑 패턴 물질층(223M) 각각은 컨포말하게 형성될 수 있다. 이어서, 캡핑 패턴 물질층(223M) 상에 제2 마스크 패턴(M2)이 형성될 수 있다.
도 17을 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 캡핑 패턴 물질층(도 16의 223M), 게이트 전극 물질층(도 16의 220M) 및 게이트 절연 물질층(도 16의 221M)이 식각될 수 있다. 이러한 식각 공정을 통해, 게이트 절연막(221), 게이트 전극(220) 및 캡핑 패턴(223)이 형성될 수 있다.
도 13을 참조하면, 도 9 내지 도 12에 도시된 제조 공정을 수행한 후에, 제1 층간 절연막(150), 소오스 컨택(161) 및 드레인 컨택(162) 상에 식각 정지막(170) 및 제2 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 소오스 컨택(161)에 연결되는 제1 비아(191)가 형성될 수 있다. 또한, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 드레인 컨택(162)에 연결되는 제2 비아(192)가 형성될 수 있다. 이러한 제조 방법을 통해 도 13에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 게이트 절연막(321)이 절연 구조체(110)와 게이트 전극(320) 사이에 배치될 수 있다. 게이트 절연막(321)은 기판(100)의 상면(100a)과 게이트 전극(320) 사이, 절연 구조체(110)의 제1 부분(111)과 게이트 전극(320) 사이 및 절연 구조체(110)의 제2 부분(112)의 최상면(112a)과 게이트 전극(320) 사이에 배치될 수 있다. 캡핑 패턴(323)은 게이트 전극(320) 상에 배치될 수 있다.
이하에서, 도 18 내지 도 21을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 12에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 19 내지 도 21은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19를 참조하면, 도 3 내지 도 5에 도시된 공정을 수행한 후에, 웰 영역(104), 바디 영역(105), 프리-절연 구조체(도 5의 110p)에 인접한 드리프트 영역(103) 및 프리-절연 구조체(도 5의 110p)의 일부 상에 제1 마스크 패턴(M1)이 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 노출된 프리-절연 구조체(도 5의 110p)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해 상면이 단차를 갖는 절연 구조체(110)가 형성될 수 있다.
도 20을 참조하면, 제1 마스크 패턴(M1)을 제거한 후에, 웰 영역(104), 바디 영역(105), 노출된 절연 구조체(110) 및 드리프트 영역(103) 상에 게이트 절연 물질층(321M), 게이트 전극 물질층(320M) 및 캡핑 패턴 물질층(323M)이 순차적으로 형성될 수 있다. 예를 들어, 게이트 절연 물질층(321M), 게이트 전극 물질층(320M) 및 캡핑 패턴 물질층(323M) 각각은 컨포말하게 형성될 수 있다. 이어서, 캡핑 패턴 물질층(323M) 상에 제2 마스크 패턴(M2)이 형성될 수 있다.
도 21을 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 캡핑 패턴 물질층(도 20의 323M), 게이트 전극 물질층(도 20의 320M) 및 게이트 절연 물질층(도 20의 321M)이 식각될 수 있다. 이러한 식각 공정을 통해, 게이트 절연막(321), 게이트 전극(320) 및 캡핑 패턴(323)이 형성될 수 있다.
도 18을 참조하면, 도 9 내지 도 12에 도시된 제조 공정을 수행한 후에, 제1 층간 절연막(150), 소오스 컨택(161) 및 드레인 컨택(162) 상에 식각 정지막(170) 및 제2 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 소오스 컨택(161)에 연결되는 제1 비아(191)가 형성될 수 있다. 또한, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 드레인 컨택(162)에 연결되는 제2 비아(192)가 형성될 수 있다. 이러한 제조 방법을 통해 도 18에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 22를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 절연 구조체(410)의 제2 부분(412)의 최상면(412a)이 기판(100)의 상면(100a)과 동일 평면 상에 형성될 수 있다.
게이트 전극(420)은 절연 구조체(410)의 제1 부분(411)의 최상면(411a)과 절연 구조체(410)의 제2 부분(412)의 최상면(412a) 사이에서 단차를 가질 수 있다. 게이트 전극(420)과 드레인 영역(140) 사이에 배치된 게이트 스페이서(422)는 절연 구조체(410)의 제2 부분(412)의 최상면(412a)과 접할 수 있다. 캡핑 패턴(423)은 게이트 전극(420) 상에 배치될 수 있다.
이하에서, 도 23을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 23은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 절연 구조체(510)의 제2 부분(512)의 상면이 단차를 가질 수 있다.
절연 구조체(510)는 소오스 영역(130)과 인접한 제1 부분(511) 및 드레인 영역(140)과 접하는 제2 부분(512)을 포함할 수 있다. 절연 구조체(510)의 제2 부분(512)은 드레인 영역(140)과 접하는 제3 부분(513) 및 절연 구조체(510)의 제1 부분(511)과 절연 구조체(510)의 제3 부분(513) 사이에 배치되는 제4 부분(514)을 포함할 수 있다.
절연 구조체(510)의 제4 부분(514)의 최상면(514a)은 절연 구조체(510)의 제1 부분(511)의 최상면(511a)보다 낮게 형성될 수 있다. 절연 구조체(510)의 제3 부분(513)의 최상면(513a)은 절연 구조체(510)의 제4 부분(514)의 최상면(514a)보다 낮게 형성될 수 있다.
게이트 전극(520)은 절연 구조체(510)의 제4 부분(514)의 최상면(514a)과 접할 수 있다. 게이트 전극(520)과 드레인 영역(140) 사이에 배치된 게이트 스페이서(522)는 절연 구조체(510)의 제4 부분(514)의 최상면(514a)과 접할 수 있다. 캡핑 패턴(523)은 게이트 전극(520) 상에 배치될 수 있다.
이하에서, 도 24를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 절연 구조체(610)의 제2 부분(612)의 상면(612a)이 기판(100)을 향해 오목하게 형성될 수 있다. 또한, 절연 구조체(610)의 제2 부분(612)에 인접한 절연 구조체(610)의 제1 부분(611)의 측벽은 절연 구조체(610)의 제2 부분(612)의 상면(612a)과 연속적인 경사 프로파일을 가질 수 있다.
드레인 영역(140)에 인접한 절연 구조체(610)의 제2 부분(612)의 최상부는 절연 구조체(610)의 제1 부분(611)의 최상면(611a)보다 낮게 형성될 수 있다. 게이트 전극(620)은 절연 구조체(610)의 제2 부분(612)의 상면(612a)과 접할 수 있다. 게이트 전극(620)과 드레인 영역(140) 사이에 배치된 게이트 스페이서(622)는 절연 구조체(610)의 제2 부분(612)의 상면(612a)과 접할 수 있다. 캡핑 패턴(623)은 게이트 전극(620) 상에 배치될 수 있다.
이하에서, 도 25를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 게이트 절연막(721)이 기판(100)의 상면(100a)과 게이트 전극(720) 사이, 절연 구조체(110)와 게이트 전극(720) 사이 및 게이트 스페이서(722)와 게이트 전극(720) 사이에 배치될 수 있다.
게이트 트렌치(GT)는 기판(100)의 상면(100a) 및 절연 구조체(110) 상에서 게이트 스페이서(722)에 의해 정의될 수 있다. 게이트 절연막(721)은 게이트 트렌치(GT)의 바닥면 및 측벽을 따라 배치될 수 있다. 게이트 전극(720)은 게이트 절연막(721) 상에서 게이트 트렌치(GT)의 내부를 채울 수 있다.
게이트 전극(720)의 상면은 게이트 스페이서(722)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 절연 구조체(110)의 제1 부분(111) 상에 배치된 게이트 전극(720)의 상면, 절연 구조체(110)의 제2 부분(112) 상에 배치된 게이트 전극(720)의 상면 및 웰 영역(104) 상에 배치된 게이트 전극(720)의 상면 각각은 동일 평면 상에 형성될 수 있다.
캡핑 패턴(723)은 게이트 스페이서(722)의 상면 및 게이트 전극(720)의 상면 상에 형성될 수 있다. 예를 들어, 제1 층간 절연막(750)의 상면은 캡핑 패턴(723)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 층간 절연막(750)은 캡핑 패턴(723)의 상면 상에도 배치될 수 있다.
소오스 컨택(761)은 제1 층간 절연막(750)을 수직 방향(DR3)으로 관통하여 소오스 영역(130) 및 바디 컨택 영역(106)에 연결될 수 있다. 드레인 컨택(762)은 제1 층간 절연막(750)을 수직 방향(DR3)으로 관통하여 드레인 영역(140)에 연결될 수 있다.
이하에서, 도 25 내지 도 30을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 12에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 26 내지 도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26은 참조하면, 도 3 내지 도 5에 도시된 공정을 수행한 후에, 웰 영역(104), 바디 영역(105), 프리-절연 구조체(도 5의 110p)에 인접한 드리프트 영역(103) 및 프리-절연 구조체(도 5의 110p)의 일부 상에 제1 마스크 패턴(M1)이 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 노출된 프리-절연 구조체(도 5의 110p)의 일부가 식각될 수 있다. 이러한 식각 공정을 통해 상면이 단차를 갖는 절연 구조체(110)가 형성될 수 있다.
도 27을 참조하면, 제1 마스크 패턴(M1)을 제거한 후에, 바디 영역(105), 웰 영역(104), 웰 영역(104)과 절연 구조체(110) 사이의 드리프트 영역(103), 절연 구조체(110)의 제1 부분(111) 및 절연 구조체(110)의 제2 부분(112)의 일부 상에 더미 게이트(DG)가 형성될 수 있다. 이어서, 더미 게이트(DG)의 제1 수평 방향(DR1)의 양 측벽 상에 더미 게이트 스페이서(DGS)가 형성될 수 있다. 더미 게이트(DG)의 제1 수평 방향(DR1)의 제1 측에 형성된 더미 게이트 스페이서(DGS)는 바디 영역(105)과 접할 수 있다. 또한, 더미 게이트(DG)의 제1 측과 제1 수평 방향(DR1)으로 대향하는 더미 게이트(DG)의 제2 측에 형성된 더미 게이트 스페이서(DGS)는 절연 구조체(110)의 제2 부분(112)의 최상면(도 25의 112a)과 접할 수 있다.
도 28을 참조하면, 더미 게이트(DG)의 제1 측 상에서 바디 영역(105)의 내부에 바디 컨택 영역(106) 및 소오스 영역(130)이 형성될 수 있다. 또한, 더미 게이트(DG)의 제2 측 상에서 드리프트 영역(103)의 내부에 드레인 영역(140)이 형성될 수 있다.
도 29를 참조하면, 기판(100)의 상면(100a) 및 노출된 절연 구조체(110)의 제2 부분(112) 상에서 더미 게이트 스페이서(DGS)의 측벽을 덮도록 제1 층간 절연막(750)이 형성될 수 있다. 이어서, 더미 게이트(DG)가 제거될 수 있다. 더미 게이트(DG)가 제거된 부분은 게이트 트렌치(GT)로 정의될 수 있다.
도 30을 참조하면, 게이트 트렌치(GT)의 바닥면 및 측벽을 따라 게이트 절연막(721)이 형성될 수 있다. 또한, 게이트 절연막(721) 상에서 게이트 트렌치(GT)를 채우도록 게이트 전극(720)이 형성될 수 있다. 이어서, 더미 게이트 스페이서(도 29의 DGS), 게이트 절연막(721) 및 게이트 전극(720) 각각의 상부의 일부가 식각될 있다.
이어서, 더미 게이트 스페이서(도 29의 DGS), 게이트 절연막(721) 및 게이트 전극(720) 각각이 식각된 부분에 캡핑 패턴(723)이 형성될 수 있다. 캡핑 패턴(723)의 상면은 제1 층간 절연막(750)의 상면과 동일 평면 상에 형성될 수 있다.
도 25를 참조하면, 제1 층간 절연막(750)을 수직 방향(DR3)으로 관통하여 소오스 영역(130) 및 바디 컨택 영역(106)에 연결되는 소오스 컨택(761)이 형성될 수 있다. 또한, 제1 층간 절연막(750)을 수직 방향(DR3)으로 관통하여 드레인 영역(140)에 연결되는 드레인 컨택(762)이 형성될 수 있다.
이어서, 제1 층간 절연막(750), 캡핑 패턴(723), 소오스 컨택(761) 및 드레인 컨택(762) 상에 식각 정지막(170) 및 제2 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 소오스 컨택(761)에 연결되는 제1 비아(191)가 형성될 수 있다. 또한, 제2 층간 절연막(180) 및 식각 정지막(170)을 수직 방향(DR3)으로 관통하여 드레인 컨택(762)에 연결되는 제2 비아(192)가 형성될 수 있다. 이러한 제조 방법을 통해 도 25에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 매몰층
102: 에피택셜층 102: 드리프트 영역
104: 웰 영역 105: 바디 영역
106: 바디 컨택 영역 110: 절연 구조체
120: 게이트 전극 121: 게이트 절연막
122: 게이트 스페이서 123: 캡핑 패턴
130: 소오스 영역 140: 드레인 영역
150: 제1 층간 절연막 161: 소오스 컨택
162: 드레인 컨택 170: 식각 정지막
180: 제2 층간 절연막 191: 제1 비아
192: 제2 비아

Claims (20)

  1. 기판;
    상기 기판의 상면 상에 배치되는 게이트 전극;
    상기 게이트 전극의 제1 측에 배치되는 소오스 영역;
    상기 게이트 전극의 상기 제1 측과 수평 방향으로 대향하는 상기 게이트 전극의 제2 측에 배치되는 드레인 영역; 및
    상기 기판 상에서 적어도 일부가 상기 기판의 내부에 매립되고, 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 부분 및 상기 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체를 포함하되,
    상기 절연 구조체의 상기 제2 부분의 최상면은 상기 절연 구조체의 상기 제1 부분의 최상면보다 낮게 형성되고,
    상기 게이트 전극의 적어도 일부는 상기 절연 구조체의 상기 제2 부분의 최상면 상에 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 절연 구조체의 상기 제1 부분의 최상면은 상기 기판의 상면보다 높게 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 기판의 상면과 상기 게이트 전극 사이 및 상기 절연 구조체의 상기 제1 부분의 최상면과 상기 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 게이트 절연막은 상기 절연 구조체의 상기 제2 부분의 최상면과 상기 게이트 전극 사이에 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판의 상면과 상기 게이트 전극 사이에 배치되고, 상기 절연 구조체의 상기 제1 부분의 최상면과 상기 게이트 전극 사이에 미배치되는 게이트 절연막을 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연 구조체의 상기 제2 부분의 최상면은 상기 기판의 상면과 동일 평면 상에 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 절연 구조체의 상기 제2 부분은,
    상기 드레인 영역과 접하는 제3 부분과,
    상기 절연 구조체의 상기 제1 부분과 상기 절연 구조체의 상기 제3 부분 사이에 배치되는 제4 부분을 포함하되,
    상기 절연 구조체의 상기 제4 부분의 최상면은 상기 절연 구조체의 상기 제1 부분의 최상면보다 낮게 형성되고,
    상기 절연 구조체의 상기 제3 부분의 최상면은 상기 절연 구조체의 상기 제4 부분의 최상면보다 낮게 형성되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 절연 구조체의 상기 제2 부분의 상면은 상기 기판을 향해 오목하게 형성된 반도체 장치.
  9. 제 1항에 있어서,
    상기 게이트 전극의 상기 제1 측 및 상기 제2 측 각각에 배치되는 게이트 스페이서를 더 포함하되,
    상기 게이트 전극의 상기 제2 측에 배치된 상기 게이트 스페이서는 상기 절연 구조체의 상기 제2 부분의 최상면과 접하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 기판의 상면과 상기 게이트 전극 사이, 상기 절연 구조체와 상기 게이트 전극 사이 및 상기 게이트 스페이서와 상기 게이트 전극 사이에 배치되는 게이트 절연막을 더 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 절연 구조체의 상기 제1 부분 상에 배치되는 상기 게이트 전극의 상면은 상기 절연 구조체의 상기 제2 부분 상에 배치되는 상기 게이트 전극의 상면과 동일 평면 상에 형성되는 반도체 장치.
  12. 기판;
    상기 기판의 상면 상에 배치되는 게이트 전극;
    상기 게이트 전극의 제1 측에 배치되는 소오스 영역;
    상기 게이트 전극의 상기 제1 측과 수평 방향으로 대향하는 상기 게이트 전극의 제2 측에 배치되는 드레인 영역;
    상기 기판 상에 배치되고, 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 부분 및 상기 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체;
    상기 기판의 상면과 상기 게이트 전극 사이 및 상기 절연 구조체의 상기 제1 부분의 최상면과 상기 게이트 전극 사이에 배치되는 게이트 절연막; 및
    상기 게이트 전극의 상기 제1 측 및 상기 제2 측 각각에 배치되는 게이트 스페이서를 포함하되,
    상기 절연 구조체의 상기 제2 부분의 최상면은 상기 절연 구조체의 상기 제1 부분의 최상면보다 낮게 형성되고,
    상기 게이트 전극의 상기 제2 측에 배치된 상기 게이트 스페이서는 상기 절연 구조체의 상기 제2 부분의 최상면과 접하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 게이트 전극의 적어도 일부는 상기 절연 구조체의 상기 제2 부분의 최상면 상에 배치되는 반도체 장치.
  14. 제 12항에 있어서,
    상기 절연 구조체의 적어도 일부는 상기 기판의 내부에 매립되고, 상기 절연 구조체의 상기 제1 부분의 최상면은 상기 기판의 상면보다 높게 형성되는 반도체 장치.
  15. 제 12항에 있어서,
    상기 게이트 전극의 상면 상에 배치되고, 상기 절연 구조체 상에서 단차를 갖는 캡핑 패턴을 더 포함하는 반도체 장치.
  16. 제 12항에 있어서,
    상기 게이트 절연막은 상기 절연 구조체의 상기 제2 부분의 최상면과 상기 게이트 전극 사이에 배치되는 반도체 장치.
  17. 제 12항에 있어서,
    상기 절연 구조체의 상기 제2 부분은,
    상기 드레인 영역과 접하는 제3 부분과,
    상기 절연 구조체의 상기 제1 부분과 상기 절연 구조체의 상기 제3 부분 사이에 배치되는 제4 부분을 포함하되,
    상기 절연 구조체의 상기 제4 부분의 최상면은 상기 절연 구조체의 상기 제1 부분의 최상면보다 낮게 형성되고,
    상기 절연 구조체의 상기 제3 부분의 최상면은 상기 절연 구조체의 상기 제4 부분의 최상면보다 낮게 형성되는 반도체 장치.
  18. 제 17항에 있어서,
    상기 게이트 전극의 상기 제2 측에 배치된 상기 게이트 스페이서는 상기 절연 구조체의 상기 제4 부분의 최상면과 접하는 반도체 장치.
  19. 제 12항에 있어서,
    상기 게이트 절연막은 상기 게이트 스페이서와 상기 게이트 전극 사이에 배치되는 반도체 장치.
  20. 기판;
    상기 기판의 상면 상에 배치되는 게이트 전극;
    상기 게이트 전극의 제1 측에 배치되는 소오스 영역;
    상기 게이트 전극의 상기 제1 측과 수평 방향으로 대향하는 상기 게이트 전극의 제2 측에 배치되는 드레인 영역;
    상기 기판 상에서 적어도 일부가 상기 기판의 내부에 매립되고, 최상면이 상기 기판의 상면보다 높게 형성되고, 상기 기판과 상기 게이트 전극 사이에 배치되는 제1 부분 및 상기 드레인 영역과 접하는 제2 부분을 포함하는 절연 구조체;
    상기 기판의 상면과 상기 게이트 전극 사이 및 상기 절연 구조체의 상기 제1 부분의 최상면과 상기 게이트 전극 사이에 배치되고, 상기 절연 구조체의 상기 제2 부분의 최상면과 상기 게이트 전극 사이에 미배치되는 게이트 절연막;
    상기 게이트 전극의 상기 제1 측 및 상기 제2 측 각각에 배치되는 게이트 스페이서; 및
    상기 게이트 전극의 상면 상에 배치되고, 상기 절연 구조체 상에서 단차를 갖는 캡핑 패턴을 포함하되,
    상기 절연 구조체의 상기 제2 부분의 최상면은 상기 절연 구조체의 상기 제1 부분의 최상면보다 낮게 형성되고,
    상기 게이트 전극의 적어도 일부는 상기 절연 구조체의 상기 제2 부분의 최상면 상에 배치되고,
    상기 게이트 전극의 상기 제2 측에 배치된 상기 게이트 스페이서는 상기 절연 구조체의 상기 제2 부분의 최상면과 접하는 반도체 장치.
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