KR20230095252A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230095252A
KR20230095252A KR1020210184542A KR20210184542A KR20230095252A KR 20230095252 A KR20230095252 A KR 20230095252A KR 1020210184542 A KR1020210184542 A KR 1020210184542A KR 20210184542 A KR20210184542 A KR 20210184542A KR 20230095252 A KR20230095252 A KR 20230095252A
Authority
KR
South Korea
Prior art keywords
horizontal direction
contact
gate
source
gate electrode
Prior art date
Application number
KR1020210184542A
Other languages
English (en)
Inventor
박상욱
송윤경
김봉근
박세진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210184542A priority Critical patent/KR20230095252A/ko
Priority to US17/851,857 priority patent/US20230197803A1/en
Publication of KR20230095252A publication Critical patent/KR20230095252A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 수평 방향으로 연장되는 제1 액티브 패턴, 제1 수평 방향으로 연장되고, 제1 액티브 패턴과 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴, 제1 수평 방향으로 연장되고, 제2 액티브 패턴과 제2 수평 방향으로 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴, 제1 내지 제3 액티브 패턴 상에서 제2 수평 방향으로 연장되는 제1 게이트 전극, 제1 및 제2 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 제1 수평 방향으로 이격된 제2 게이트 전극, 제1 게이트 전극 상에 배치되고, 제1 게이트 전극과 직접 전기적으로 연결되는 제1 게이트 컨택, 및 제2 게이트 전극 상에서 제2 수평 방향으로 연장되고, 제2 게이트 전극과 직접 전기적으로 연결되고, 제1 수평 방향의 폭이 제2 수평 방향의 폭보다 작은 제2 게이트 컨택을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는, 게이트 컨택이 게이트 전극이 연장되는 방향으로 길게 연장되도록 배치됨으로써, 게이트 컨택과 게이트 전극 사이의 접촉 면적을 확보하고, 게이트 컨택과 소오스/드레인 컨택 사이에서 쇼트가 발생하는 것을 감소시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 수평 방향으로 연장되는 제1 액티브 패턴, 제1 수평 방향으로 연장되고, 제1 액티브 패턴과 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴, 제1 수평 방향으로 연장되고, 제2 액티브 패턴과 제2 수평 방향으로 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴, 제1 내지 제3 액티브 패턴 상에서 제2 수평 방향으로 연장되는 제1 게이트 전극, 제1 및 제2 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 제1 수평 방향으로 이격된 제2 게이트 전극, 제1 게이트 전극 상에 배치되고, 제1 게이트 전극과 직접 전기적으로 연결되는 제1 게이트 컨택, 및 제2 게이트 전극 상에서 제2 수평 방향으로 연장되고, 제2 게이트 전극과 직접 전기적으로 연결되고, 제1 수평 방향의 폭이 제2 수평 방향의 폭보다 작은 제2 게이트 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 수평 방향으로 연장되는 제1 액티브 패턴, 제1 수평 방향으로 연장되고, 제1 액티브 패턴과 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴, 제1 수평 방향으로 연장되고, 제2 액티브 패턴과 제2 수평 방향으로 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴, 제1 및 제2 액티브 패턴 상에서 제2 수평 방향으로 연장되는 제1 게이트 전극, 제3 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 제2 수평 방향으로 이격된 제2 게이트 전극, 제1 게이트 전극의 일 측에서 제1 액티브 패턴 상에 배치되는 제1 소오스/드레인 영역, 제2 게이트 전극의 일 측에서 제3 액티브 패턴 상에 배치되는 제2 소오스/드레인 영역, 제1 및 제2 소오스/드레인 영역 상에 배치되고, 제1 및 제2 소오스/드레인 영역 각각과 직접 전기적으로 연결되고, 제1 부분 및 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하는 소오스/드레인 컨택, 및 제1 게이트 전극 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 직접 전기적으로 연결되고, 제1 수평 방향의 폭이 제2 수평 방향의 폭보다 작고, 소오스/드레인 컨택의 제1 부분과 제1 수평 방향으로 오버랩되는 제1 게이트 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 제1 수평 방향으로 연장되는 제1 액티브 패턴, 제1 수평 방향으로 연장되고, 제1 액티브 패턴과 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴, 제1 수평 방향으로 연장되고, 제2 액티브 패턴과 제2 수평 방향으로 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴, 제1 액티브 패턴 상에서 수직 방향으로 서로 이격되어 적층되는 제1 복수의 나노시트, 제3 액티브 패턴 상에서 수직 방향으로 서로 이격되어 적층되는 제2 복수의 나노시트, 제1 내지 제3 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 및 제2 복수의 나노시트를 둘러싸는 제1 게이트 전극, 제1 및 제2 액티브 패턴 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 제1 수평 방향으로 이격되고, 제1 복수의 나노시트를 둘러싸는 제2 게이트 전극, 제1 게이트 전극과 제2 게이트 전극 사이에서 제1 액티브 패턴 상에 배치되는 제1 소오스/드레인 영역, 제1 게이트 전극의 일 측에서 제3 액티브 패턴 상에 배치되는 제2 소오스/드레인 영역, 제1 및 제2 소오스/드레인 영역 상에 배치되고, 제1 및 제2 소오스/드레인 영역 각각과 직접 전기적으로 연결되고, 제1 부분 및 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하는 소오스/드레인 컨택, 제1 게이트 전극 상에서 제2 수평 방향으로 연장되고, 제1 게이트 전극과 직접 전기적으로 연결되고, 제1 수평 방향의 폭이 제2 수평 방향의 폭보다 작은 제1 게이트 컨택, 및 제2 게이트 전극 상에서 제2 수평 방향으로 연장되고, 제2 게이트 전극과 직접 전기적으로 연결되고, 제1 수평 방향의 폭이 제2 수평 방향의 폭보다 작고, 제1 및 제2 액티브 패턴 각각과 수직 방향으로 오버랩되는 제2 게이트 컨택을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5는 도 1의 D-D' 선을 따라 절단한 단면도이다.
도 6은 도 1의 E-E' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 F-F' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 G-G' 선을 따라 절단한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 H-H' 선을 따라 절단한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 I-I' 선을 따라 절단한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 도 17의 J-J' 선을 따라 절단한 단면도이다.
도 19는 도 17의 K-K' 선을 따라 절단한 단면도이다.
도 20은 도 17의 L-L' 선을 따라 절단한 단면도이다.
도 21은 도 17의 M-M' 선을 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노시트를 포함하는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 및 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 포함하는 것을 설명하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 6을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다. 도 5는 도 1의 D-D' 선을 따라 절단한 단면도이다. 도 6은 도 1의 E-E' 선을 따라 절단한 단면도이다.
도 1 내지 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제4 액티브 패턴(F1, F2, F3, F4), 필드 절연막(105), 제1 및 제2 복수의 나노시트(NW1, NW2), 제1 내지 제3 게이트 전극(G1, G2, G3), 게이트 스페이서(111), 게이트 절연막(112), 캡핑 패턴(113), 게이트 컷(GC), 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 층간 절연막(120), 소오스/드레인 컨택(130), 실리사이드층(140), 제1 내지 제3 게이트 컨택(151, 152, 153), 식각 정지막(160), 제2 층간 절연막(170), 제1 비아(V1) 및 제2 비아(V2)를 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F2)은 제1 액티브 패턴(F1)과 제1 수평 방향(DR1)과 다른 제2 수평 방향(DR2)으로 이격될 수 있다. 제3 액티브 패턴(F3)은 제2 액티브 패턴(F2)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제4 액티브 패턴(F4)은 제3 액티브 패턴(F3)과 제2 수평 방향(DR2)으로 이격될 수 있다. 여기에서, 수직 방향(DR3)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2) 각각과 수직인 방향으로 정의될 수 있다.
제1 액티브 패턴(F1)과 제2 액티브 패턴(F2) 사이의 제2 수평 방향(DR2)의 제1 간격(P1)은 제2 액티브 패턴(F2)과 제3 액티브 패턴(F3) 사이의 제2 수평 방향(DR2)의 제2 간격(P2)보다 작을 수 있다. 또한, 제3 액티브 패턴(F3)과 제4 액티브 패턴(F4) 사이의 제2 수평 방향(DR2)의 제3 간격(P3)은 제2 액티브 패턴(F2)과 제3 액티브 패턴(F3) 사이의 제2 수평 방향(DR2)의 제2 간격(P2)보다 작을 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 제2 액티브 패턴(F2) 사이의 제2 수평 방향(DR2)의 제1 간격(P1)은 제3 액티브 패턴(F3)과 제4 액티브 패턴(F4) 사이의 제2 수평 방향(DR2)의 제3 간격(P3)과 동일할 수 있다.
제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 화합물 반도체를 포함할 수 있고, 예를 들어, Ⅳ-Ⅳ족 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
Ⅳ-Ⅳ족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 Ⅳ족 원소가 도핑된 화합물일 수 있다. Ⅲ-Ⅴ족 화합물 반도체는 예를 들어, Ⅲ족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 Ⅴ족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각의 측벽을 둘러쌀 수 있다. 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 복수의 나노시트(NW1)는 제1 및 제2 액티브 패턴(F1, F2) 각각 상에 배치될 수 있다. 제1 복수의 나노시트(NW1)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제1 복수의 나노시트(NW1)는 제1 및 제2 액티브 패턴(F1, F2) 각각과 제1 및 제2 게이트 전극(G1, G2) 각각이 교차하는 부분에 배치될 수 있다.
제1 복수의 나노시트(NW1)는 제1 수평 방향(DR1) 또는 제2 수평 방향(DR2)으로 서로 이격될 수 있다. 예를 들어, 제1 액티브 패턴(F1)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제1 복수의 나노시트(NW1)는 제1 액티브 패턴(F1)과 제2 게이트 전극(G2)이 교차하는 부분에 배치된 제1 복수의 나노시트(NW1)와 제1 수평 방향(DR1)으로 이격될 수 있다. 또한, 제1 액티브 패턴(F1)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제1 복수의 나노시트(NW1)는 제2 액티브 패턴(F2)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제1 복수의 나노시트(NW1)와 제2 수평 방향(DR2)으로 이격될 수 있다.
제2 복수의 나노시트(NW2)는 제3 및 제4 액티브 패턴(F3, F4) 각각 상에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 나노시트(NW2)는 제3 및 제4 액티브 패턴(F3, F4) 각각과 제1 내지 제3 게이트 전극(G1, G3) 각각이 교차하는 부분에 배치될 수 있다.
제2 복수의 나노시트(NW2)는 제1 수평 방향(DR1) 또는 제2 수평 방향(DR2)으로 서로 이격될 수 있다. 예를 들어, 제3 액티브 패턴(F3)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제2 복수의 나노시트(NW2)는 제3 액티브 패턴(F3)과 제3 게이트 전극(G3)이 교차하는 부분에 배치된 제2 복수의 나노시트(NW2)와 제1 수평 방향(DR1)으로 이격될 수 있다. 또한, 제3 액티브 패턴(F3)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제2 복수의 나노시트(NW2)는 제4 액티브 패턴(F4)과 제1 게이트 전극(G1)이 교차하는 부분에 배치된 제2 복수의 나노시트(NW2)와 제2 수평 방향(DR2)으로 이격될 수 있다.
도 4 및 도 6에는 제1 및 제2 복수의 나노시트(NW1, NW2) 각각이 수직 방향(DR3)으로 서로 이격되어 적층된 3개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것을 아니다. 다른 몇몇 실시예에서, 제1 및 제2 복수의 나노시트(NW1, NW2) 각각은 수직 방향(DR3)으로 서로 이격되어 적층된 4개 이상의 나노시트를 포함할 수 있다.
제1 게이트 전극(G1)은 필드 절연막(105), 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 필드 절연막(105), 제1 및 제2 액티브 패턴(F1, F2) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제1 게이트 전극(G1)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제3 게이트 전극(G3)은 필드 절연막(105), 제3 및 제4 액티브 패턴(F3, F4) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제3 게이트 전극(G3)은 제1 게이트 전극(G1)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제3 게이트 전극(G3)은 제2 게이트 전극(G2)과 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 게이트 전극(G1, G2, G3) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(111)는 필드 절연막(105) 상에서 제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 게이트 스페이서(111)는 제1 및 제2 복수의 나노시트(NW1, NW2) 각각의 최상부 나노시트 상에서 제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
게이트 절연막(112)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각과 제1 및 제2 복수의 나노시트(NW1, NW2) 각각 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각과 게이트 스페이서(111) 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각과 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각과 제1 내지 제4 액티브 패턴(F1, F2, F3, F4) 각각 사이에 배치될 수 있다. 게이트 절연막(112)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각과 필드 절연막(105) 사이에 배치될 수 있다.
게이트 절연막(112)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(112)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(112)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(112)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(112)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
캡핑 패턴(113)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각 상에 배치될 수 있다. 예를 들어, 캡핑 패턴(113)의 상면은 제1 층간 절연막(120)의 상면과 동일 평면 상에 배치될 수 있다. 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 컷(GC)은 제2 게이트 전극(G2)과 제3 게이트 전극(G3) 사이에 배치될 수 있다. 예를 들어, 게이트 컷(GC)은 필드 절연막(105)의 상면으로부터 제1 층간 절연막(120)의 상면까지 수직 방향(DR3)으로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 게이트 컷(GC)의 적어도 일부는 필드 절연막(105)의 내부에 배치될 수 있다. 게이트 컷(GC)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(SD1)은 제1 및 제2 게이트 전극(G1, G2) 각각의 적어도 일 측에서 제1 및 제2 액티브 패턴(F1, F2) 각각 상에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에서 제1 및 제2 액티브 패턴(F1, F2) 각각 상에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제1 및 제3 게이트 전극(G1, G3) 각각의 적어도 일 측에서 제3 및 제4 액티브 패턴(F3, F4) 각각 상에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제1 게이트 전극(G1)과 제3 게이트 전극(G3) 사이에서 제3 및 제4 액티브 패턴(F3, F4) 각각 상에 배치될 수 있다.
제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각은 제1 및 제2 복수의 나노시트(NW1, NW2) 각각과 접할 수 있다. 도 2에는 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각의 상면이 제1 및 제2 복수의 나노시트(NW1, NW2) 각각의 최상부 나노시트의 상면보다 높게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 도 5에는 제1 액티브 패턴(F1) 상에 배치된 제1 소오스/드레인 영역(SD1) 및 제2 액티브 패턴(F2) 상에 배치된 제1 소오스/드레인 영역(SD1)이 서로 이격되어 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 액티브 패턴(F1) 상에 배치된 제1 소오스/드레인 영역(SD1) 및 제2 액티브 패턴(F2) 상에 배치된 제1 소오스/드레인 영역(SD1)이 결합(merged)된 형상을 가질 수 있다.
제1 층간 절연막(120)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(120)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각의 측벽을 둘러쌀 수 있다. 제1 층간 절연막(120)은 제1 내지 제3 게이트 전극(G1, G2, G3) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 층간 절연막(120)의 상면은 캡핑 패턴(113)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 컨택(130)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각 상에 배치될 수 있다. 제1 층간 절연막(120)을 수직 방향(DR3)으로 관통하여 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각까지 연장될 수 있다. 소오스/드레인 컨택(130)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각과 직접 전기적으로 연결될 수 있다.
예를 들어, 소오스/드레인 컨택(130)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이 및 제1 게이트 전극(G1)과 제3 게이트 전극(G3) 사이에 배치될 수 있다. 소오스/드레인 컨택(130)은 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 소오스/드레인 컨택(130)의 상면은 제1 층간 절연막(120)의 상면과 동일 평면 상에 형성될 수 있다.
소오스/드레인 컨택(130)은 제1 부분(130_1) 및 제1 부분(130_1)으로부터 수직 방향(DR3)으로 돌출된 제2 부분(130_2)을 포함할 수 있다. 소오스/드레인 컨택(130)의 제1 부분(130_1)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각에 연결될 수 있다. 소오스/드레인 컨택(130)의 제1 부분(130_1)의 상면은 제1 층간 절연막(120)과 접할 수 있다. 소오스/드레인 컨택(130)의 제2 부분(130_2)은 소오스/드레인 컨택(130)의 제1 부분(130_1)의 상면으로부터 수직 방향(DR3)으로 돌출된 수 있다.
소오스/드레인 컨택(130)의 제2 부분(130_2)의 측벽은 제1 층간 절연막(120)과 접할 수 있다. 예를 들어, 소오스/드레인 컨택(130)의 제2 부분(130_2)의 상면은 제1 층간 절연막(120)의 상면과 동일 평면 상에 형성될 수 있다. 예를 들어, 소오스/드레인 컨택(130)의 제2 부분(130_2)은 제2 액티브 패턴(F2)과 제3 액티브 패턴(F3) 사이에서 필드 절연막(105) 상에 배치될 수 있다. 소오스/드레인 컨택(130)의 제2 부분(130_2)의 제2 수평 방향(DR2)의 폭(SW2)은 소오스/드레인 컨택(130)의 제1 부분(130_1)의 제2 수평 방향(DR2)의 폭(SW1)보다 작을 수 있다.
다른 몇몇 실시예에서, 소오스/드레인 컨택(130)의 제1 부분(130_1)의 제2 수평 방향(DR2)의 측벽은 소오스/드레인 컨택(130)의 제2 부분(130_2)의 제2 수평 방향(DR2)의 측벽과 연속적인 경사 프로파일을 가질 수도 있다.
소오스/드레인 컨택(130)은 제1 컨택 배리어층(130a) 및 제1 컨택 필링층(130b)을 포함할 수 있다. 제1 컨택 배리어층(130a)은 소오스/드레인 컨택(130)의 제1 부분(130_1)의 측벽 및 바닥면을 형성할 수 있다. 제1 컨택 배리어층(130a)은 소오스/드레인 컨택(130)의 제2 부분(130_2)의 제1 수평 방향(DR1)의 양 측벽 상에 배치될 수 있다. 제1 컨택 배리어층(130a)은 소오스/드레인 컨택(130)의 제2 부분(130_2)의 제2 수평 방향(DR2)의 양 측벽 상에 미배치될 수 있다.
제1 컨택 배리어층(130a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 컨택 필링층(130b)은 제1 컨택 배리어층(130a) 상에 배치될 수 있다. 소오스/드레인 컨택(130)의 제1 부분(130_1)의 제1 컨택 필링층(130b)의 상면은 제1 층간 절연막(120)과 접할 수 있다. 소오스/드레인 컨택(130)의 제2 부분(130_2)의 제1 컨택 필링층(130b)의 측벽은 제1 층간 절연막(120)과 접할 수 있다. 제1 컨택 필링층(130b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드층(140)은 제1 소오스/드레인 영역(SD1)과 소오스/드레인 컨택(130) 사이 및 제2 소오스/드레인 영역(SD2)과 소오스/드레인 컨택(130) 사이 각각에 배치될 수 있다. 실리사이드층(140)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 게이트 컨택(151)은 제1 게이트 전극(G1) 상에 배치될 수 있다. 제1 게이트 컨택(151)은 제2 액티브 패턴(F2)과 제3 액티브 패턴(F3) 사이에 배치될 수 있다. 제1 게이트 컨택(151)은 소오스/드레인 컨택(130)의 제2 부분(130_2)과 제1 수평 방향(DR1)으로 오버랩될 수 있다. 제1 게이트 컨택(151)은 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)까지 연장될 수 있다. 제1 게이트 컨택(151)은 제1 게이트 전극(G1)과 직접 전기적으로 연결될 수 있다.
제1 게이트 컨택(151)은 제2 수평 방향(DR2)으로 연장될 수 있다. 즉, 제1 게이트 컨택(151)의 제1 수평 방향(DR1)의 폭(GW1)은 제1 게이트 컨택(151)의 제2 수평 방향(DR2)의 폭(GW2)보다 작을 수 있다. 제1 게이트 컨택(151)은 예를 들어, 제2 수평 방향(DR2)으로의 장변을 갖는 직사각형 형상을 가질 수 있다.
제2 게이트 컨택(152)은 제2 게이트 전극(G2) 상에 배치될 수 있다. 제2 게이트 컨택(152)은 제1 및 제2 액티브 패턴(F1, F2) 중 적어도 하나와 수직 방향(DR3)으로 오버랩될 수 있다. 제2 게이트 컨택(152)은 제1 및 제2 액티브 패턴(F1, F2) 상에 배치된 소오스/드레인 컨택(130)의 제1 부분(130_1)과 제1 수평 방향(DR1)으로 오버랩될 수 있다. 제2 게이트 컨택(152)은 소오스/드레인 컨택(130)의 제2 부분(130_2)과 오버랩되지 않을 수 있다. 제2 게이트 컨택(152)은 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G2)까지 연장될 수 있다. 제2 게이트 컨택(152)은 제2 게이트 전극(G2)과 직접 전기적으로 연결될 수 있다.
제2 게이트 컨택(152)은 제2 수평 방향(DR2)으로 연장될 수 있다. 즉, 제2 게이트 컨택(152)의 제1 수평 방향(DR1)의 폭(GW3)은 제2 게이트 컨택(152)의 제2 수평 방향(DR2)의 폭(GW4)보다 작을 수 있다. 제2 게이트 컨택(152)은 예를 들어, 제2 수평 방향(DR2)으로의 장변을 갖는 직사각형 형상을 가질 수 있다.
제3 게이트 컨택(153)은 제3 게이트 전극(G3) 상에 배치될 수 있다. 제3 게이트 컨택(153)은 제3 및 제4 액티브 패턴(F3, F4) 중 적어도 하나와 수직 방향(DR3)으로 오버랩될 수 있다. 제3 게이트 컨택(153)은 제3 및 제4 액티브 패턴(F3, F4) 상에 배치된 소오스/드레인 컨택(130)의 제1 부분(130_1)과 제1 수평 방향(DR1)으로 오버랩될 수 있다. 제3 게이트 컨택(153)은 소오스/드레인 컨택(130)의 제2 부분(130_2)과 오버랩되지 않을 수 있다. 제3 게이트 컨택(153)은 캡핑 패턴(113)을 수직 방향(DR3)으로 관통하여 제3 게이트 전극(G3)까지 연장될 수 있다. 제3 게이트 컨택(153)은 제3 게이트 전극(G3)과 직접 전기적으로 연결될 수 있다.
제3 게이트 컨택(153)은 제2 게이트 컨택(152)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제3 게이트 컨택(153)은 제2 수평 방향(DR2)으로 연장될 수 있다. 즉, 제3 게이트 컨택(153)의 제1 수평 방향(DR1)의 폭은 제3 게이트 컨택(153)의 제2 수평 방향(DR2)의 폭보다 작을 수 있다. 제3 게이트 컨택(153)은 예를 들어, 제2 수평 방향(DR2)으로의 장변을 갖는 직사각형 형상을 가질 수 있다.
제1 내지 제3 게이트 컨택(151, 152, 153) 각각은 제2 컨택 배리어층(150a) 및 제2 컨택 필링층(150b)을 포함할 수 있다. 제2 컨택 배리어층(150a)은 제1 내지 제3 게이트 컨택(151, 152, 153) 각각의 측벽 및 바닥면을 형성할 수 있다. 제2 컨택 필링층(150b)은 제2 컨택 배리어층(150a) 상에 배치될 수 있다.
제2 컨택 배리어층(150a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 컨택 필링층(150b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 정지막(160)은 제1 층간 절연막(120) 및 캡핑 패턴(113) 상에 배치될 수 있다. 식각 정지막(160)은 소오스/드레인 컨택(130)의 제2 부분(130_2)의 상면, 제1 내지 제3 게이트 컨택(151, 152, 153) 각각의 상면의 일부를 덮을 수 있다. 도 2 내지 도 6에는 식각 정지막(160)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(160)은 다중막으로 형성될 수 있다. 식각 정지막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(170)은 식각 정지막(160) 상에 배치될 수 있다. 제2 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 비아(V1)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 소오스/드레인 컨택(130)의 제2 부분(130_2)에 연결될 수 있다. 도 5에는 제1 비아(V1)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 비아(V1)는 다중막으로 형성될 수 있다. 제1 비아(V1)는 도전성 물질을 포함할 수 있다.
제2 비아(V2)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 내지 제3 게이트 컨택(151, 152, 153) 중 어느 하나에 연결될 수 있다. 도 4 및 도 6에는 제2 비아(V2)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제2 비아(V2)는 다중막으로 형성될 수 있다. 제2 비아(V2)는 도전성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 컨택(151, 152, 153)이 게이트 전극(G1, G2, G3)이 연장되는 제2 수평 방향(DR2)으로 길게 연장되도록 배치됨으로써, 게이트 컨택(151, 152, 153)과 게이트 전극(G1, G2, G3) 사이의 접촉 면적을 확보하고, 게이트 컨택(151, 152, 153)과 소오스/드레인 컨택(130) 사이에서 쇼트(short)가 발생하는 것을 감소시킬 수 있다.
이하에서, 도 7 및 도 8을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 F-F' 선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제2 수평 방향(DR2)으로 서로 이격된 제1 소오스/드레인 컨택(231) 및 제2 소오스/드레인 컨택(232)을 포함할 수 있다.
예를 들어, 제1 소오스/드레인 컨택(231)은 제1 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(231)은 제1 및 제2 액티브 패턴(F1, F2) 각각과 수직 방향(DR3)으로 오버랩될 수 있다. 제1 소오스/드레인 컨택(231)은 제1 부분(231_1) 및 제1 부분(231_1)으로부터 수직 방향(DR3)으로 돌출된 제2 부분(231_2)을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 컨택(231)의 제2 부분(231_2)의 제2 수평 방향(DR2)의 폭은 제1 소오스/드레인 컨택(231)의 제1 부분(231_1)의 제2 수평 방향(DR2)의 폭보다 작을 수 있다.
예를 들어, 제2 소오스/드레인 컨택(232)은 제2 소오스/드레인 영역(SD2) 상에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(232)은 제3 및 제4 액티브 패턴(F3, F4) 각각과 수직 방향(DR3)으로 오버랩될 수 있다. 제2 소오스/드레인 컨택(232)은 제1 소오스/드레인 컨택(231)과 제2 수평 방향(DR2)으로 이격될 수 있다. 제2 소오스/드레인 컨택(232)은 제1 부분(232_1) 및 제1 부분(232_1)으로부터 수직 방향(DR3)으로 돌출된 제2 부분(232_2)을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 컨택(232)의 제2 부분(232_2)의 제2 수평 방향(DR2)의 폭은 제2 소오스/드레인 컨택(232)의 제1 부분(232_1)의 제2 수평 방향(DR2)의 폭보다 작을 수 있다.
제1 및 제2 소오스/드레인 컨택(231, 232) 각각은 제1 컨택 배리어층(230a) 및 제1 컨택 필링층(230b)을 포함할 수 있다. 제1 컨택 배리어층(230a)은 제1 소오스/드레인 컨택(231)의 제1 부분(231_1)의 측벽 및 바닥면을 형성할 수 있다. 또한, 제1 컨택 배리어층(230a)은 제2 소오스/드레인 컨택(232)의 제1 부분(232_1)의 측벽 및 바닥면을 형성할 수 있다.
제1 컨택 배리어층(230a)은 제1 소오스/드레인 컨택(231)의 제2 부분(231_2)의 제1 수평 방향(DR1)의 양 측벽 상에 배치될 수 있다. 또한, 제1 컨택 배리어층(230a)은 제2 소오스/드레인 컨택(232)의 제2 부분(232_2)의 제1 수평 방향(DR1)의 양 측벽 상에 배치될 수 있다. 제1 컨택 배리어층(230a)은 제1 소오스/드레인 컨택(231)의 제2 부분(231_2)의 제2 수평 방향(DR2)의 양 측벽 상에 미배치될 수 있다. 또한, 제1 컨택 배리어층(230a)은 제2 소오스/드레인 컨택(232)의 제2 부분(232_2)의 제2 수평 방향(DR2)의 양 측벽 상에 미배치될 수 있다.
제1 컨택 필링층(230b)은 제1 컨택 배리어층(230a) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(231)의 제1 부분(231_1)의 제1 컨택 필링층(230b)의 상면은 제1 층간 절연막(120)과 접할 수 있다. 또한, 제1 컨택 필링층(230b)은 제1 컨택 배리어층(230a) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(231)의 제1 부분(231_1)의 제1 컨택 필링층(230b)의 상면은 제1 층간 절연막(120)과 접할 수 있다. 또한, 제2 소오스/드레인 컨택(232)의 제1 부분(232_1)의 제1 컨택 필링층(230b)의 상면은 제1 층간 절연막(120)과 접할 수 있다. 제1 소오스/드레인 컨택(231)의 제2 부분(231_2)의 제1 컨택 필링층(230b)의 측벽은 제1 층간 절연막(120)과 접할 수 있다. 또한, 제2 소오스/드레인 컨택(232)의 제2 부분(232_2)의 제1 컨택 필링층(230b)의 측벽은 제1 층간 절연막(120)과 접할 수 있다.
제1 비아(V21)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 소오스/드레인 컨택(231)의 제2 부분(231_2) 및 제2 소오스/드레인 컨택(232)의 제2 부분(232_2) 증 어느 하나에 연결될 수 있다.
이하에서, 도 9 및 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 G-G' 선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 컨택(351)이 제1 게이트 전극(G1) 상에서 제1 및 제2 액티브 패턴(F1, F2) 각각과 수직 방향(DR3)으로 오버랩될 수 있다. 제1 게이트 컨택(351)은 제2 게이트 컨택(152)과 제1 수평 방향(DR1)으로 오버랩될 수 있다.
제1 게이트 컨택(351)은 제1 및 제2 액티브 패턴(F1, F2) 상에 배치된 소오스/드레인 컨택(130)의 제1 부분(130_1)과 제1 수평 방향(DR1)으로 오버랩될 수 있다. 제1 게이트 컨택(351)은 제2 수평 방향(DR2)으로 연장될 수 있다. 즉, 제1 게이트 컨택(351)의 제1 수평 방향(DR1)의 폭(GW31)은 제1 게이트 컨택(351)의 제2 수평 방향(DR2)의 폭(GW32)보다 작을 수 있다.
제1 게이트 컨택(351)에 연결된 제2 비아(V32)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(351)에 연결될 수 있다.
이하에서, 도 11 및 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 H-H' 선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 컨택(451)의 제1 수평 방향(DR1)의 폭(GW41)이 제1 게이트 컨택(451)의 제2 수평 방향(DR2)의 폭(GW42)과 동일할 수 있다.
즉, 제1 게이트 컨택(451)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 정사각형 형상을 가질 수 있다. 제1 게이트 컨택(451)은 제2 액티브 패턴(F2)과 제3 액티브 패턴(F3) 사이에 배치될 수 있다. 제1 게이트 컨택(451)에 연결된 제2 비아(V42)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(451)에 연결될 수 있다.
이하에서, 도 13 및 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13의 I-I' 선을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 컨택(551)이 제1 게이트 전극(G1) 상에서 제1 액티브 패턴(F1)과 수직 방향(DR3)으로 오버랩될 수 있다. 다른 몇몇 실시예에서, 제1 게이트 컨택(551)은 제1 게이트 전극(G1) 상에서 제2 액티브 패턴(F2)과 수직 방향(DR3)으로 오버랩될 수도 있다. 제1 게이트 컨택(551)은 제2 게이트 컨택(152)과 제1 수평 방향(DR1)으로 오버랩될 수 있다.
제1 게이트 컨택(551)의 제1 수평 방향(DR1)의 폭(GW51)은 제1 게이트 컨택(551)의 제2 수평 방향(DR2)의 폭(GW52)과 동일할 수 있다. 즉, 제1 게이트 컨택(551)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 정사각형 형상을 가질 수 있다. 제1 게이트 컨택(551)에 연결된 제2 비아(V52)는 제2 층간 절연막(170) 및 식각 정지막(160)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(551)에 연결될 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 제1 내지 제3 게이트 컨택(661, 662, 663) 각각이 제2 수평 방향(DR2)으로의 장축을 갖는 타원 형상을 가질 수 있다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 제1 내지 제3 게이트 컨택(761, 762, 763) 중 일부가 원형 형상을 갖고, 나머지는 타원 형상을 가질 수 있다.
예를 들어, 제1 게이트 컨택(761)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 원형 형상을 가질 수 있다. 또한, 제2 및 제3 게이트 컨택(762, 763) 각각은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 의해 정의되는 평면에서 제2 수평 방향(DR2)으로의 장축을 갖는 타원 형상을 가질 수 있다.
이하에서, 도 17 내지 도 21을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 18은 도 17의 J-J' 선을 따라 절단한 단면도이다. 도 19는 도 17의 K-K' 선을 따라 절단한 단면도이다. 도 20은 도 17의 L-L' 선을 따라 절단한 단면도이다. 도 21은 도 17의 M-M' 선을 따라 절단한 단면도이다.
도 17 내지 도 21을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터(FinFET)를 포함할 수 있다. 예를 들어, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 내지 제4 액티브 패턴(F81, F82, F83, F84), 필드 절연막(105), 제1 내지 제3 게이트 전극(G81, G82, G83), 게이트 스페이서(811), 게이트 절연막(812), 캡핑 패턴(813), 게이트 컷(GC), 제1 및 제2 소오스/드레인 영역(SD81, SD82), 제1 층간 절연막(120), 소오스/드레인 컨택(130), 실리사이드층(140), 제1 내지 제3 게이트 컨택(151, 152, 153), 식각 정지막(160), 제2 층간 절연막(170), 제1 비아(V1) 및 제2 비아(V2)를 포함할 수 있다. 이하에서는 도 1 내지 도 6에서 설명된 구성들에 대하여는 설명을 생략한다.
제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각은 기판(100) 상에 배치될 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각은 기판(100) 상에 형성된 딥 트렌치(DT)에 의해 정의될 수 있다. 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 및 제2 액티브 패턴(F81, F82) 각각은 제1 액티브 영역(AR1) 상에 배치될 수 있다. 제1 및 제2 액티브 패턴(F81, F82) 각각은 제1 액티브 영역(AR1)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제1 및 제2 액티브 패턴(F81, F82) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(F82)은 제1 액티브 패턴(F81)과 제2 수평 방향(DR2)으로 이격될 수 있다.
제3 및 제4 액티브 패턴(F83, F84) 각각은 제2 액티브 영역(AR2) 상에 배치될 수 있다. 제3 및 제4 액티브 패턴(F83, F84) 각각은 제2 액티브 영역(AR2)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 제3 및 제4 액티브 패턴(F83, F84) 각각은 제1 수평 방향(DR1)으로 연장될 수 있다. 제4 액티브 패턴(F84)은 제3 액티브 패턴(F83)과 제2 수평 방향(DR2)으로 이격될 수 있다.
제1 게이트 전극(G81)은 필드 절연막(105), 제1 내지 제4 액티브 패턴(F81, F82, F83, F84) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G82)은 필드 절연막(105), 제1 및 제2 액티브 패턴(F81, F82) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G82)은 제1 게이트 전극(G81)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제3 게이트 전극(G83)은 필드 절연막(105), 제3 및 제4 액티브 패턴(F83, F84) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제3 게이트 전극(G83)은 제1 게이트 전극(G81)과 제1 수평 방향(DR1)으로 이격될 수 있다. 제3 게이트 전극(G83)은 제2 게이트 전극(G82)과 제2 수평 방향(DR2)으로 이격될 수 있다.
게이트 스페이서(811)는 필드 절연막(105) 상에서 제1 내지 제3 게이트 전극(G81, G82, G83) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다. 게이트 스페이서(811)는 제1 내지 제4 액티브 패턴(F81, F82, F83, F84) 상에서 제1 내지 제3 게이트 전극(G81, G82, G83) 각각의 측벽을 따라 제2 수평 방향(DR2)으로 연장될 수 있다.
게이트 절연막(812)은 제1 내지 제3 게이트 전극(G81, G82, G83) 각각과 게이트 스페이서(811) 사이에 배치될 수 있다. 게이트 절연막(812)은 제1 내지 제3 게이트 전극(G81, G82, G83) 각각과 제1 내지 제4 액티브 패턴(F81, F82, F83, F84) 각각 사이에 배치될 수 있다. 게이트 절연막(812)은 제1 내지 제3 게이트 전극(G81, G82, G83) 각각과 필드 절연막(105) 사이에 배치될 수 있다.
제1 소오스/드레인 영역(SD81)은 제1 및 제2 액티브 패턴(F81, F82) 각각 상에서 제1 및 제2 게이트 전극(G81, G82) 각각의 적어도 일 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD82)은 제3 및 제4 액티브 패턴(F83, F84) 각각 상에서 제1 및 제3 게이트 전극(G81, G83) 각각의 적어도 일 측에 배치될 수 있다.
제1 및 제2 액티브 패턴(F81, F82) 상에 배치된 제1 소오스/드레인 영역(SD81)은 결합(merged)된 형상을 가질 수 있다. 또한, 제3 및 제4 액티브 패턴(F83, F84) 상에 배치된 제2 소오스/드레인 영역(SD82)은 결합(merged)된 형상을 가질 수 있다. 실리사이드층(840)은 제1 소오스/드레인 영역(SD81)과 소오스/드레인 컨택(130) 사이 및 제2 소오스/드레인 영역(SD82)과 소오스/드레인 컨택(130) 사이 각각에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
F1 내지 F4: 제1 내지 제4 액티브 패턴
NW1, NW2: 제1 및 제2 복수의 나노시트
G1 내지 G3: 제1 내지 제3 게이트 전극
SD1, SD2: 제1 및 제2 소오스/드레인 영역
120: 제1 층간 절연막 130: 소오스/드레인 컨택
151, 152, 153: 제1 내지 제3 게이트 컨택
160: 식각 정지막 170: 제2 층간 절연막
V1, V2: 제1 및 제2 비아

Claims (10)

  1. 제1 수평 방향으로 연장되는 제1 액티브 패턴;
    상기 제1 수평 방향으로 연장되고, 상기 제1 액티브 패턴과 상기 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴;
    상기 제1 수평 방향으로 연장되고, 상기 제2 액티브 패턴과 상기 제2 수평 방향으로 상기 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴;
    상기 제1 내지 제3 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되는 제1 게이트 전극;
    상기 제1 및 제2 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 상기 제1 게이트 전극과 상기 제1 수평 방향으로 이격된 제2 게이트 전극;
    상기 제1 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 직접 전기적으로 연결되는 제1 게이트 컨택; 및
    상기 제2 게이트 전극 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 게이트 전극과 직접 전기적으로 연결되고, 상기 제1 수평 방향의 폭이 상기 제2 수평 방향의 폭보다 작은 제2 게이트 컨택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 게이트 컨택은 상기 제1 및 제2 액티브 패턴 각각과 수직 방향으로 오버랩되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 컨택은 상기 제2 액티브 패턴과 상기 제3 액티브 패턴 사이에서 상기 제2 수평 방향으로 연장되고, 상기 제1 게이트 컨택의 상기 제1 수평 방향의 폭은 상기 제1 게이트 컨택의 상기 제2 수평 방향의 폭보다 작은 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 게이트 컨택의 상기 제1 수평 방향의 폭은 상기 제1 게이트 컨택의 상기 제2 수평 방향과 동일한 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 게이트 컨택은 상기 제1 및 제2 수평 방향에 의해 정의되는 평면에서 타원 형상을 갖는 반도체 장치.
  6. 제1 수평 방향으로 연장되는 제1 액티브 패턴;
    상기 제1 수평 방향으로 연장되고, 상기 제1 액티브 패턴과 상기 제1 수평 방향과 다른 제2 수평 방향으로 제1 간격만큼 이격된 제2 액티브 패턴;
    상기 제1 수평 방향으로 연장되고, 상기 제2 액티브 패턴과 상기 제2 수평 방향으로 상기 제1 간격보다 큰 제2 간격만큼 이격된 제3 액티브 패턴;
    상기 제1 및 제2 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되는 제1 게이트 전극;
    상기 제3 액티브 패턴 상에서 상기 제2 수평 방향으로 연장되고, 상기 제1 게이트 전극과 상기 제2 수평 방향으로 이격된 제2 게이트 전극;
    상기 제1 게이트 전극의 일 측에서 상기 제1 액티브 패턴 상에 배치되는 제1 소오스/드레인 영역;
    상기 제2 게이트 전극의 일 측에서 상기 제3 액티브 패턴 상에 배치되는 제2 소오스/드레인 영역;
    상기 제1 및 제2 소오스/드레인 영역 상에 배치되고, 상기 제1 및 제2 소오스/드레인 영역 각각과 직접 전기적으로 연결되고, 제1 부분 및 상기 제1 부분으로부터 수직 방향으로 돌출된 제2 부분을 포함하는 소오스/드레인 컨택; 및
    상기 제1 게이트 전극 상에서 상기 제2 수평 방향으로 연장되고, 상기 제1 게이트 전극과 직접 전기적으로 연결되고, 상기 제1 수평 방향의 폭이 상기 제2 수평 방향의 폭보다 작고, 상기 소오스/드레인 컨택의 상기 제1 부분과 상기 제1 수평 방향으로 오버랩되는 제1 게이트 컨택을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 게이트 전극 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 게이트 전극과 직접 전기적으로 연결되고, 상기 제1 수평 방향의 폭이 상기 제2 수평 방향의 폭보다 작고, 상기 소오스/드레인 컨택의 상기 제1 부분과 상기 제1 수평 방향으로 오버랩되는 제2 게이트 컨택을 더 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 소오스/드레인 컨택의 상기 제2 부분은 상기 제2 액티브 패턴과 상기 제3 액티브 패턴 사이에 배치되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 게이트 컨택은 상기 소오스/드레인 컨택의 상기 제2 부분과 상기 제1 수평 방향으로 오버랩되지 않는 반도체 장치.
  10. 제 6항에 있어서,
    상기 소오스/드레인 컨택은,
    상기 제1 소오스/드레인 영역 상에 배치된 제1 소오스/드레인 컨택과,
    상기 제2 소오스/드레인 영역 상에 배치되고, 상기 제1 소오스/드레인 컨택과 상기 제2 수평 방향으로 이격된 제2 소오스/드레인 컨택을 포함하는 반도체 장치.
KR1020210184542A 2021-12-22 2021-12-22 반도체 장치 KR20230095252A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210184542A KR20230095252A (ko) 2021-12-22 2021-12-22 반도체 장치
US17/851,857 US20230197803A1 (en) 2021-12-22 2022-06-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210184542A KR20230095252A (ko) 2021-12-22 2021-12-22 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230095252A true KR20230095252A (ko) 2023-06-29

Family

ID=86769019

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210184542A KR20230095252A (ko) 2021-12-22 2021-12-22 반도체 장치

Country Status (2)

Country Link
US (1) US20230197803A1 (ko)
KR (1) KR20230095252A (ko)

Also Published As

Publication number Publication date
US20230197803A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
KR20220124426A (ko) 반도체 장치 및 이의 제조 방법
KR20220033624A (ko) 반도체 장치 및 그 제조 방법
US11869938B2 (en) Semiconductor device
KR20230007702A (ko) 반도체 장치
KR20220091756A (ko) 반도체 장치
KR20230095252A (ko) 반도체 장치
US11837638B2 (en) Semiconductor device
US12009397B2 (en) Semiconductor device
US20230282703A1 (en) Semiconductor device
US20230402382A1 (en) Semiconductor device
US20230031542A1 (en) Semiconductor devices
US20220320301A1 (en) Semiconductor device
US20220376046A1 (en) Semiconductor device
US20240138137A1 (en) Semiconductor device
US20230378264A1 (en) Semiconductor device
US20230170386A1 (en) Semiconductor device
KR20230026747A (ko) 반도체 장치
KR20220137504A (ko) 반도체 장치
KR20230152971A (ko) 반도체 장치
KR20240026651A (ko) 반도체 장치
KR20230012669A (ko) 반도체 장치
KR20220138197A (ko) 반도체 장치
KR20230174550A (ko) 반도체 장치
KR20230163093A (ko) 반도체 장치
KR20240048317A (ko) 반도체 장치