JP2009521131A - 半導体装置とその形成方法 - Google Patents

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Abstract

半導体装置は、第一、第二及び第三の半導体層を含むことができる。第一（２０）及び第三（３２）の層は、第一ドーパント型を有することができ、第二層（２８）は、第二ドーパント型を有することができる。第三半導体層内の第一領域（５０）は、第二ドーパント型を有することができる。第一領域と第二半導体層との間の第二領域（４８）は、第一ドーパント型を有することができる。第二領域の上方の第三領域は、第一ドーパント型を有することができる。第三領域に隣接する第四半導体領域は、第一濃度の第二ドーパント型を有することができる。ソース接触領域は、第三半導体領域に隣接すると共に第四半導体領域に隣接して第二濃度の第二ドーパント型を有することができる。第二濃度は、第一濃度よりも高くてもよい。

Description

本発明は、概して、半導体装置と半導体装置の形成方法に関し、より具体的には、高出力トランジスタに関する。
集積回路は、半導体基板又はウエハ上に形成される。ウエハは、次に、マイクロ電子ダイ又は半導体チップに切断され、各ダイは、各集積回路を保有する。各半導体チップは、パッケージ又はキャリア基板に搭載され、マザーボードに搭載されることが多い。
「出力デバイス」は、例えば、動作制御、エアバッグ展開及び自動車用燃料噴射器ドライバなどの電力応用において存在する高電流及び高電圧に耐えるように特に設計された集積回路（ＩＣ）である。具体的な適用において、出力デバイスは、ソースとボディとが共に短絡され、接地される特定のトランジスタのドレイン側に電圧が加えられる「正の」方向と、ソース及びボディが接地されるトランジスタのドレイン側に負電圧が加えられる「負の」方向との両方向で電圧をブロックすべく要求される。正電圧及び負電圧の双方をブロックする能力は、「双方向」電圧ブロックとして公知である。
伝統的に背中合わせで配置された二つの別個のトランジスタは、出力集積回路技術において双方向電圧ブロックを達成するために必要とされる。二つのトランジスタの必要性は、ダイ及び最終デバイスの寸法を著しく増加させる。双方向ブロックは、ソースとボディ端末とが離れているなら、一つのトランジスタで達成することができる。しかしながら、出力ＩＣ用の表面電界緩和型（ＲＥＳＵＲＦ）構造などの伝統的な高電圧と高出力デバイスは、ドレイン側でのみ高電圧ブロックを考慮して設計される。結果として、ソース側は、低電圧のブロックしかできない。
ドレイン側の貧弱な電圧ブロック性能は、更に、様々な領域において用いられる高濃度のドーパントによって悪化し、例えば、５〜７ボルトなどの高電圧がソース側に加えられるとき、ソースとボディ端末との間のリーク電流は、ゲートの支配下に入る高濃度ドープ接合部付近の電界が増強されるため、著しく増加する。そのような電流は、「ホットキャリア注入」（ＨＣＩ）電流又は「なだれ」電流と呼ばれることが多く、出力デバイス性能を有意に低下させるおそれがある。
従って、ソース側で高い破壊電圧を備えたＲＥＳＵＲＦ構造を提供することが望まれる。更に、他の望ましい形状構成及び本発明の特徴は、添付図面と前述の技術分野及び背景と併せて続く詳細な説明及び添付の特許請求の範囲から明らかになる。
本発明は、今後、以下の図面と併せて説明する。図中、類似番号は、類似の要素を示す。
以下の詳細な説明は、事実上単なる模範であり、本発明又は本発明の適用と用途の限定を意図するものではない。更に、先の技術分野、背景、簡単な概略又は以下の詳細な説明に示される表示又は暗示理論によって拘束する意図はない。
図１〜図１３は、本発明の一実施形態に従うマイクロ電子組立体又は半導体装置を形成する方法を例示する。図１を参照すると、半導体基板２０が示される。半導体基板２０は、例えば、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はケイ素（Ｓｉ）などの半導体材料で作製されている。基板２０は、上面２２と、下面２４と、例えば、約３００〜１０００ミクロンの厚さとを備える。基板２０の半導体材料は、本分野において一般に理解されるように、第一導電型により作製されるか、或いは第一ドーパント型でドープされることができる。図１に示す実施例において、基板２０は「Ｐ型」半導体基板であり、約２．０×１０１８原子／cm3の濃度にホウ素（Ｂ）によってドープされる。半導体基板の一部分しか示されていないが、当然のことながら、基板２０は、例えば、直径が約１５０，２００又は３００mmの半導体ウエハであることができる。更に具体的に示さないが、基板２０は、当該分野において一般に理解されるように、複数のダイ又は「ダイス」に分割可能である。更に次の各工程段階は、基板２０の小さな部分だけで実行されるように示されるが、当然のことながら各段階は、実質的に、全基板２０又は同時に複数のダイス上で実施可能である。
図２に示すように、埋め込み層２８が最初に基板２０の上面２２内に形成される。埋め込み層２８はイオン注入を用いて形成され、例えば、約１〜２ミクロンの厚さを有する。イオン注入工程は、一般に理解されるように、第二導電型（即ち第二ドーパント型）を備えるべく、埋め込み層２８内の基板２０の半導体材料を変化させる。一実施形態において、埋め込み層２８は、約１．０×１０１９原子／cm3の相対的に高い濃度のアンチモン（Ｓｂ）でドープされた「Ｎ型」半導体材料を含む。
次に、図３に示すように、エピタキシャル層３２を基板２０の上面２２上に成長させる。エピタキシャル層３２は、約２〜５ミクロンの厚さを有することが可能であり、エピタキシャル層３２の半導体材料は第一導電型（即ちＰ型）を有することができる。本発明の一実施形態において、エピタキシャル層３２は、約２．０×１０１５原子／cm3の濃度にホウ素でドープされる。エピタキシャル層３２は、上面３６もまた備えることができる。
図４を参照すると、第一、第二、第三及び第四の浅いトレンチ分離（ＳＴＩ）領域３８，４０，４２及び４４が、次に、エピタキシャル層３２の上面３６に形成される。当該分野において一般に理解されるように、ＳＴＩ領域３８，４０，４２及び４４は、エピタキシャル層３２の上面３６内にトレンチをエッチングし、更に、例えば、酸化物フィールドなどの絶縁材料でトレンチを満たすことによって形成可能である。ＳＴＩ領域３８，４０，４２及び４４は、例えば０．３〜１ミクロンの厚さを有することができる。ＳＴＩ領域の幅は、半導体装置の電圧必要条件に応じて適切に調整することができ、通常は、０．５〜５ミクロンである。
次に、図５に示すように、高電圧ウエル４６が第四ＳＴＩ領域４４に隣接し、更に、第四ＳＴＩ領域の下方のエピタキシャル層３２内に形成される。模範的実施形態において、高電圧ウエル４６は、イオン注入を用いて形成され、Ｐ型領域４８とＮ型ドリフト領域５０とを含む。Ｐ型領域４８は、埋め込み層２８に隣接し、第一導電型を有するべく例えば約２．０×１０１６原子／cm3の濃度のホウ素でドープされる。Ｐ型領域４８は、約１．５ミクロンの厚さ５２を有することができる。Ｎ型ドリフト領域５０は、図５に示すように、Ｐ型領域４８の直接上に位置し、エピタキシャル層３２の上面３６に延び、更に、第四ＳＴＩ領域４４を包囲する。Ｎ型ドリフト領域５０は、例えば、約４．０×１０１６原子／cm3の濃度にリン（Ｐ）でドープすることができる。Ｎ型ドリフト領域５０は、約１．５ミクロンの厚さ５４を有することができる。
次に、図６を参照すると、ボディ領域５６（例えばＰボディ）がエピタキシャル層３２の上面３６内に形成される。ボディ領域５６は、イオン注入を用いて形成可能であり、第一導電型を有することができる。ボディ領域５６は、約２．０×１０１７原子／cm3の濃度にホウ素でドープされるＰ型領域であることができる。ボディ領域５６は、約１．６ミクロンの厚さ５８を有し、第二ＳＴＩ領域４０の一端に接触し、更に第三ＳＴＩ領域４２を包囲することができる。約０．２ミクロンのギャップ６０は、エピタキシャル層３２の上面３６に亘りボディ領域５６とＮ型ドリフト領域５０との間に存在することができる。
次に、図７に示すように、「シンカー」領域６２が、例えばイオン注入を用いてエピタキシャル層３２内に形成される。図示するように、シンカー領域６２は、エピタキシャル層３２の上面３６と埋め込み層２８との間に延びると共に、第一ＳＴＩ領域３８と、第二ＳＴＩ領域４０の一端とにそれぞれ接触する。シンカー領域６２は、約５．０×１０１７原子／cm3の濃度のリンによってＮ型導電率（即ち第二の導電型とドーパント型の少なくとも一つ）を備えるべくドープされる。
図８を参照すると、ゲート誘電体６４及びゲート電極６６がエピタキシャル層３２の上面３６上に形成される。図示するように、ゲート誘電体６４及びゲート電極６６は、ボディ領域５６とＮ型ドリフト領域５０との間のギャップ６０に亘り位置することによって、ボディ領域５６と、Ｎ型ドリフト領域５０と、第四ＳＴＩ領域４４とを部分的に覆うことができる。ゲート誘電体６４は、酸化ケイ素のような絶縁材料で作製され、例えば、約３０nm（３００オングストローム）の厚さを有することができる。一実施形態におけるゲート電極６６は、ポリ・シリコンで作製され、約０．２ミクロンの厚さを有する。ゲート電極は、例えば、約２．５ミクロンのゲート長６８を有する。
次に、図９に示すように、低濃度ドープ領域７０がボディ領域５６内に形成される。例示するように、低濃度ドープ領域７０は、第三ＳＴＩ領域４２とゲート誘電体６４との間にそれら接して設けられ、かつ前記第三ＳＴＩ領域４２とゲート誘電体６４とに隣接するエピタキシャル層３２の表面３６に位置する。低濃度ドープ領域７０は、例えば、約０．１〜１ミクロンの厚さ７２を有することができる。低濃度ドープ領域７０は、イオン注入により形成可能であり、例えば、１．０×１０１６〜１．０×１０１８原子／cm3の濃度のリンでドープしたＮ型導電率を有することができる。
次に、図１０に示すように、シリサイドブロック層７４が、ゲート電極６６の一部の上方とゲート電極６６から距離７６だけ離れた低濃度ドープ領域７０に隣接する部分の上方に配置される。シリサイドブロック層７４は、例えば、二酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）などの誘電体により作製され、約０．１ミクロンの厚さを有することができる。
図１１に示すように、ボディ接触領域７８が、第二ＳＴＩ領域４０と第三ＳＴＩ領域４２とに隣接し、かつ前記第二ＳＴＩ領域４０と第三ＳＴＩ領域４２との間にあるエピタキシャル層３２の上面３６に形成される。ボディ接触領域７８は、イオン注入を用いて形成され、Ｐ型導電率を有することができる。ボディ接触領域７８は、１．０×１０２０原子／cm3の濃度のホウ素イオンを含むことができる。ボディ接触領域７８は、低濃度ドープ領域７０と類似の厚さを有することができる。
次に、図１２を参照すれば、ソース接触領域８０、ドレイン接触領域８２及び分離（ＩＳＯ）接触領域８４が、エピタキシャル層３２の上面３６に形成される。ソース接触領域８０は、第三ＳＴＩ領域４２とシリサイドブロック層７４との間に形成されることによって、シリサイドブロック層７４によって覆われない低濃度ドープ領域７０の一部を占有する。結果として、低濃度ドープ領域７０の大きさは、元の低濃度ドープ領域７０のシリサイドブロック層７４によって覆われた部分だけに減少するため、依然としてゲート電極６６とソース接触領域との間の「ソース分離」領域として機能する。
ドレイン接触領域８２は、第四ＳＴＩ領域４４に隣接し、更にゲート電極６６と反対の前記第四ＳＴＩ領域の側面のＮ型ドリフト領域５０に形成される。ＩＳＯ接触領域８４は、第一ＳＴＩ領域３８と第二ＳＴＩ領域４０とに隣接し、かつ前記第一ＳＴＩ領域３８と第二ＳＴＩ領域４０との間のウエル領域６２に形成される。具体的に示さないが、ＩＳＯ接触領域８４は、金属化を介してドレイン接触領域とボディ接触領域とに短絡可能であり、ＩＳＯ接触領域は、当該分野において一般に理解されるように電気的に浮遊することができる。ソース接触領域８０、ドレイン接触領域８２及びＩＳＯの接触領域８４を形成することによって、当該分野において一般に理解されるようなＲＥＳＵＲＦ構造の形成を実質的に完成することができる。当業者にとって明らかなように、高電圧ウエル４６及びボディ領域５６は、大面積デバイスでは反復パターンで背中合わせに配置され、シンカー領域６２は、通常、デバイスの周辺に配置されるだけである。
ソース接触領域８０、ドレイン接触領域８２及びＩＳＯ接触領域８４はいずれもＮ型導電率を有し、約１．０×１０２０原子／cm3の濃度のリンイオンを含むことができる。従って、ソース接触領域８０は、低濃度ドープ領域７０と同じ導電型のイオンでドープされるが、領域に低濃度ドープされた濃度よりも少なくとも１００倍高い濃度でドープすることができる。一実施形態において、ソース接触領域８０におけるドーパントイオンの濃度は、低濃度ドープ領域７０よりも約１０００倍高い。
ボディ接触領域７８、ソース接触領域８０、ドレイン接触領域８２及びＩＳＯ接触領域８４の上方にシリサイド領域を形成することを含む最終処理段階の後、基板２０は、マイクロ電子ダイス又は半導体チップにそれぞれ切断され、パッケージされて、種々の電子システム又はコンピュータシステムに配置される。図１３に示すように、電気連結部８６は、ボディ接触領域７８、ソース接触領域８０、ドレイン接触領域８２、ＩＳＯ接触領域８４及びゲート電極６６に作製される。動作中、ソース接触領域８０とゲート電極６６との間の低濃度ドープ領域７０は、デバイスの破壊電圧を増加させ、電界増強によるリーク電流を急速に増加させないようにする。
図１４は、幾つかの異なるＲＥＳＵＲＦトランジスタの種々ゲート電圧でのボディ電流（ＩＢ）とドレイン電流（ＩＤ）とのシミュレーション比を示す。シミュレーションした第一トランジスタ８８は、ソースとゲートとの間に何れの低濃度ドープ領域（領域７０と類似した）も備えていなかった。第二トランジスタ９０は、９×１０１２原子／cm2濃度にドープした低濃度ドープ領域を含んでいた。第三トランジスタ９２は、７×１０１２原子／cm2濃度の低濃度ドープ領域を含んでいた。第四トランジスタ９４は、５．３×１０１２原子／cm2濃度の低濃度ドープ領域を含んでいた。第五トランジスタ９６は、３．５×１０１２原子／cm2濃度の低濃度ドープ領域を含んでいた。第二、第三、第四及び第五のトランジスタ９０，９２，９４及び９６はいずれもリンでドープされ、１．０×１０２０原子／cm３濃度にドープされたソースを含んでいた。
上記の半導体装置の一つの利点として、ゲート電極及びソース接触領域８０が低濃度ドープ領域７０によって離れているため、トランジスタの破壊電圧が増加することが挙げられる。従って、正電圧がトランジスタのソース側に加えられるとき、任意の電流がトランジスタのソース側を通じてリークする可能性が低下する。別の利点として、ＲＥＳＵＲＦトランジスタは、トランジスタのソース側から電流がリークするおそれがなく、正及び負の両電圧をブロックできるため、第二トランジスタは、双方向電圧ブロックを達成するために必要とされない。従って、最終出力デバイスの寸法が最小化される。
他の実施形態は、異なる濃度で種々のドーパントを用いることができる。高電圧ウエルは、ボディ領域の下方のエピタキシャル層に亘って延びることができるため、ボディ領域は高電圧ウエルに隣接するか、或いは前記高電圧ウエルの内部に形成される。上記の説明は、第一のドーパント及び導電型をＰ型、第二のドーパント及び導電型をＮ型と呼んでいるが、当然のことながら当該分野において一般に理解されるように、種々領域のドーパント型を入れ替えることもできる。更に、上記のドーパント濃度は単なる例であり、変更可能である。
本発明は、半導体装置を提供する。半導体装置は、第一ドーパント型を有する第一半導体層と、第一半導体層の上方に第二ドーパント型を有する第二半導体層と、第二半導体層の上方に第三半導体層とを含むことができる。第三半導体層内の第一半導体領域は、第二ドーパント型を有することができる。第一半導体領域と第二半導体層との間の第三半導体層内の第二半導体領域は、第一ドーパント型を有することができる。第二半導体領域の上方の第三半導体層内の第三半導体領域は、第一ドーパント型を有することができる。第三半導体領域に隣接する第三半導体層内の第四半導体領域は、第一濃度の第二ドーパント型を有することができる。第三半導体領域に隣接すると共に第四半導体領域に隣接する第三半導体層内のソース接触領域は、第二濃度の第二ドーパント型を有することができる。第二濃度は第一濃度よりも高くてもよい。半導体装置はまた、第一半導体領域の少なくとも一部と、第三半導体領域の少なくとも一部との上方にゲート電極を含むことができる。ゲート電極は、第四半導体領域に隣接し、更にソース接触領域と反対の第四半導体領域の側面に存在し得る。
第三半導体領域は、第一半導体領域の隣接すると共に、所定の距離だけ第一半導体領域から離れることができる。第三半導体領域は、第一半導体領域内部に配置可能である。第二濃度は、第一濃度よりも少なくとも１００倍高くてもよい。第二濃度は、第一濃度よりも約１０００倍高くてもよい。
第三半導体層はまた、第三半導体領域に隣接した第二ドーパント型を有するボディ接触領域と、第一半導体領域に隣接した第二ドーパント型を有するドレイン接触領域とを含むことができる。
第三半導体層はまた、第二半導体層に隣接した第二ドーパント型を有する第五半導体領域と、第五半導体領域に隣接した第二ド−パント型を有する分離接触領域とを含むことができる。第三半導体層はまた、複数のトレンチ分離領域を含むことができる。
第一ドーパント型はＰ型であり、第二ドーパント型はＮ型である。第三半導体領域は、第一及び第五の半導体領域間に存在することができる。半導体装置はまた、第四半導体領域とゲート電極の少なくとも一部の上方にシリサイドブロック層を含むことができる。
本発明はまた、マイクロ電子組立体を提供する。マイクロ電子組立体は、第一導電型の第一層と、第二導電型の第二層とを備える半導体基板と、基板の上方のエピタキシャル層を含むことができる。前記エピタキシャル層は、第二導電型の第一半導体領域と、第一半導体領域と半導体基板の第二層との間の第一導電型を有する第二半導体領域と、第二半導体領域の上方の第一導電型の第三半導体領域と、第三半導体領域に隣接した第二導電型の第四半導体領域と、第三半導体領域に隣接すると共に第四半導体領域に隣接した第二導電型のソース接触領域と、第三半導体領域に隣接した第一導電型のボディ接触領域と、第一半導体領域に隣接した第二導電型のドレイン接触領域を備える。マイクロ電子組立体はまた、エピタキシャル層の第一半導体領域の少なくとも一部の上方と第三半導体領域の少なくとも一部の上方にゲート電極を含むことができる。ゲート電極は第四半導体領域に隣接し、更にソース接触領域と反対の前記第四半導体領域の側面にあることができる。第四半導体領域及びソース接触領域は、第二導電型のドーパントでドープすることができる。第四半導体領域は、第一濃度のドーパントを備えることができ、ソース接触領域は、第二濃度のドーパントを備えることができる。第二濃度は第一濃度よりも高くなり得る。
第二濃度は、第一濃度よりも少なくとも１００倍高くなり得る。第二濃度は、第一濃度よりも約１０００倍高くなり得る。
エピタキシャル層はまた、半導体基板の第二層に隣接する第二導電型を有する第五半導体領域と、第五半導体領域に隣接する第二導電型の分離接触領域とを含むことができる。第一ドーパント型はＰ型であり、第二ドーパント型はＮ型である。
本発明は、更に、半導体装置を構成する方法を提供する。前記方法は、第一ドーパント型の半導体基板に第二ドーパント型の埋め込み層を形成するステップと、埋め込み層の上方に第一ドーパント型のエピタキシャル半導体層を形成するステップと、エピタキシャル半導体層に第二ドーパント型の第一半導体領域と、第一半導体領域と埋め込み層の間のエピタキシャル半導体層に規定される第一ドーパント型の第二半導体領域を形成するステップと、エピタキシャル半導体層に第一ドーパント型の第三半導体領域を形成するステップと、第一半導体領域の少なくとも一部の上方と第三半導体領域の少なくとも一部の上方にゲート電極を形成するステップと、第三半導体領域に隣接すると共にゲート電極に隣接したエピタキシャル半導体層に第一濃度の第二ドーパント型を有する第四半導体領域を形成するステップと、第三半導体領域に隣接し、更に第四半導体領域に隣接すると共にゲート電極と反対の前記第四半導体領域の側面にあるエピタキシャル半導体層に第二濃度の第二ドーパント型を有するソース接触領域を形成するステップであって、第二濃度は第一濃度よりも高く、第一半導体領域に隣接したエピタキシャル半導体層に第二ドーパント型のドレイン接触領域を形成するステップと、第三半導体領域に隣接したエピタキシャル半導体層に第一ドーパント型のボディ接触領域を形成するステップとを含むことができる。
前記方法はまた、半導体基板の第二層に隣接したエピタキシャル半導体層に第二ドーパント型の第五半導体領域を形成するステップと、第五半導体領域に隣接したエピタキシャル半導体層に第二ドーパント型の分離接触領域を形成するステップとを含むことができる。
前記方法はまた、エピタキシャル半導体層に複数のトレンチ分離領域を形成することを含むことができ、第一のトレンチ分離領域は、第五半導体領域と第三半導体領域との間に存在し、第二のトレンチ分離領域は、ボディ接触領域とソース接触領域との間に存在し、第三のトレンチ分離領域は、ゲート電極とドレイン接触領域との間に存在する。
第二濃度は、第一濃度よりも少なくとも１００倍高くてもよい。前記方法はまた、第二ドーパント型で第二半導体領域をドープすることを含むことができる。第一ドーパント型はＰ型であり、第二ドーパント型はＮ型である。
少なくとも一つの模範的実施形態を本発明の先の詳細な説明にて示したが、当然のことながら膨大な数の変形例が存在する。更に当然ながら、模範的実施形態又は複数の模範的実施形態は例にすぎなく、如何なる場合も本発明の範囲、適用性又は構成を制限するものではない。むしろ先の詳細な説明は、当業者に本発明の模範的実施形態を実行すべく便利な指針を提供することになる。当然のことながら、模範的実施形態において記載した要素の機能及び配置において、添付の特許請求の範囲とその法的等価物において示す本発明の範囲から逸脱することなく、種々の変更を行うことができる。
半導体基板の側断面図。 上面に埋め込み層が形成された図１の半導体基板の側断面図。 上部にエピタキシャル層が形成された図２の半導体基板の側断面図。 上部に複数の分離領域が形成された図３の半導体基板の側断面図。 エピタキシャル層内に高電圧ウエルが形成された図４の半導体基板の側断面図。 エピタキシャル層にボディ領域が形成された図５の半導体基板の側断面図。 エピタキシャル層にウエル領域が形成された図６の半導体基板の側断面図。 上面にゲート誘電体とゲート電極とが形成された図７の半導体基板の側断面図。 ウエル領域に低濃度ドープ領域が形成された図８の半導体基板の側断面図。 ゲート電極と低濃度ドープ領域の上方に部分的にシリサイドブロック層が形成された図９の半導体基板の側断面図。 ウエル領域内にボディ接触領域が形成された図１０の半導体基板の側断面図。 上面にソース接触領域、ドレイン接触領域、分離接触領域が形成された図１１の半導体基板の側断面図。 様々な接触領域に作製された電気連結部を示す図１２の半導体基板の略断面図。 種々のゲート電圧に対するボディ電流とドレイン電流との比を示すグラフ。

Claims (21)

  1. 第一ドーパント型を有する第一半導体層と、
    前記第一半導体層上に設けられて第二ドーパント型を有する第二半導体層と、
    前記第二半導体層上の第三半導体層と、
    前記第二ドーパント型を有する前記第三半導体層内に設けられた第一半導体領域と、
    前記第一半導体領域と前記第二半導体層との間の前記第三半導体層内に設けられて前記第一ドーパント型を有する第二半導体領域と、
    前記第二半導体領域上の前記第三半導体層内に設けられて前記第一ドーパント型を有する第三半導体領域と、
    前記第三半導体領域に隣接する前記第三半導体層内に設けられて第一濃度の前記第二ドーパント型を有する第四半導体領域と、
    前記第三半導体領域に隣接すると共に前記第四半導体領域に隣接する前記第三半導体層内に設けられて第二濃度の前記第二ドーパント型を有し、前記第二濃度が前記第一濃度よりも高いソース接触領域と、
    前記第一半導体領域の少なくとも一部の上方と前記第三半導体領域の少なくとも一部の上方とに設けられて前記第四半導体領域に隣接し、更に前記ソース接触領域と反対の前記第四半導体領域の側面に設けられたゲート電極と
    を備える半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第三半導体領域は、前記第一半導体領域に隣接して設けられ、
    前記第三半導体領域及び前記第一半導体領域はある距離によって離れている半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第三半導体領域は、前記第一半導体領域内に配置されている半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第二濃度は、前記第一濃度よりも少なくとも１００倍高い半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第二濃度は、前記第一濃度よりも約１０００倍高い半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第三半導体層は、更に、
    前記第三半導体領域に隣接する前記第二ドーパント型を有するボディ接触領域と、前記第一半導体領域に隣接する前記第二ドーパント型を有するドレイン接触領域とを備える半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第三半導体層は、更に、前記第二半導体層に隣接し、かつ前記第二ドーパント型を有する第五半導体領域を備える半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第三半導体層は、更に、前記第五半導体領域に隣接し、かつ前記第二ドーパント型を有する分離接触領域を備える半導体装置。
  9. 請求項８記載の半導体装置において、
    前記分離接触領域は、金属化により前記ドレイン接触領域に短絡されている半導体装置。
  10. 請求項８記載の半導体装置において、
    前記分離接触領域は、金属化により前記ボディ接触領域に短絡されている半導体装置。
  11. 請求項８記載の半導体装置において、
    前記分離接触領域は、電気的に浮遊されている半導体装置。
  12. 第一導電型の第一層と第二導電型の第二層とを有する半導体基板と、
    前記基板上のエピタキシャル層であって、前記第二導電型の第一半導体領域と、前記第一半導体領域と前記半導体基板の前記第二層と間に前記第一導電型を有する第二半導体領域と、前記第二半導体領域の上方に前記第一導電型の第三半導体領域と、前記第三半導体領域に隣接する前記第二導電型の第四半導体領域と、前記第三半導体領域に隣接すると共に前記第四半導体領域に隣接する前記第二導電型のソース接触領域と、前記第三半導体領域に隣接する前記第二導電型のボディ接触領域と、前記第一半導体領域に隣接する前記第二導電型のドレイン接触領域とを有するエピタキシャル層と、
    前記エピタキシャル層の前記第一半導体領域の少なくとも一部の上方と前記第三半導体領域の少なくとも一部の上方と設けられて、前記第四半導体領域に隣接し、更に前記ソース接触領域と反対の第四半導体領域の側面に存在するゲート電極と、
    前記第四半導体領域及び前記ソース接触領域は前記第二導電型のドーパントでドープされ、前記第四半導体領域は第一濃度の前記ドーパントを有し、前記ソース接触領域は第二濃度の前記ドーパントを有し、前記第二濃度は前記第一濃度よりも高いマイクロ電子組立体。
  13. 請求項１２記載のマイクロ電子組立体において、
    前記第二濃度は、前記第一濃度よりも少なくとも１００倍高いマイクロ電子組立体。
  14. 請求項１３記載のマイクロ電子組立体において、
    前記第二濃度は、前記第一濃度よりも約１０００倍高いマイクロ電子組立体。
  15. 請求項１４記載のマイクロ電子組立体において、
    前記エピタキシャル層は、更に、前記半導体基板の前記第二層に隣接した前記第二導電型の第五半導体領域と、前記第五半導体領域に隣接した前記第二導電型の分離接触領域とを備えるマイクロ電子組立体。
  16. 半導体装置を構築する方法であって、
    第一ドーパント型を有する半導体基板に第二ドーパント型を有する埋め込み層を形成するステップと、
    前記埋め込み層上に前記第一ドーパント型を有するエピタキシャル半導体層を形成するステップと、
    前記エピタキシャル半導体層に前記第二ドーパント型を有する第一半導体領域を形成するステップであって、前記第一ドーパント型の第二半導体領域は、前記第一半導体領域と前記埋め込み層との間の前記エピタキシャル半導体層に規定されるステップと、
    前記エピタキシャル半導体層に前記第一ドーパント型を有する第三半導体領域を形成するステップと、
    前記第一半導体領域の少なくとも一部の上方と前記第三半導体領域の少なくとも一部の上方とにゲート電極を形成するステップと、
    前記第三半導体領域に隣接すると共に前記ゲート電極に隣接した前記エピタキシャル半導体層に第一濃度の前記第二ドーパント型を有する第四半導体領域を形成するステップと、
    前記第三半導体領域に隣接すると共に前記第四半導体領域に隣接し、更に前記ゲート電極と反対の前記第四半導体領域の側面にある前記エピタキシャル半導体層に第二濃度の前記第二ドーパント型を有するソース接触領域を形成するステップであって、前記第二濃度は前記第一濃度よりも高いステップと、
    前記第一半導体領域に隣接した前記エピタキシャル半導体層に前記第二ドーパント型を有するドレイン接触領域を形成するステップと、
    前記第三半導体領域に隣接した前記エピタキシャル半導体層に前記第一ドーパント型を有するボディ接触領域を形成するステップと
    を備える方法。
  17. 請求項１５記載の方法法は、更に、
    前記半導体基板の前記第二層に隣接した前記エピタキシャル半導体層に前記第二ドーパント型を有する第五半導体領域を形成するステップと、
    前記第五半導体領域に隣接した前記エピタキシャル半導体層に前記第二ドーパント型を有する分離接触領域を形成するステップと
    を備える方法。
  18. 請求項１７記載の方法は、更に、
    前記エピタキシャル半導体層に複数のトレンチ分離領域を形成するステップであって、第一の前記トレンチ分離領域は、前記第五半導体領域と第三半導体領域との間に存在し、第二の前記トレンチ分離領域は、前記ボディ接触領域と前記ソース接触領域との間に存在し、第三の前記トレンチ分離領域は、前記ゲート電極と前記ドレイン接触領域の間に存在する方法。
  19. 請求項１８記載の方法において、
    前記第二濃度は、前記第一濃度よりも少なくとも１００倍高い方法。
  20. 請求項１９記載の方法は、更に、
    前記第二半導体領域を前記第二ドーパント型でドープするステップを備える方法。
  21. 請求項１９に記載の方法において、
    前記第一ドーパント型はＰ型であり、前記第二ドーパント型はＮ型である方法。
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