KR20090007053A - 고전압 소자 및 그 제조방법 - Google Patents

고전압 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090007053A
KR20090007053A KR1020070070666A KR20070070666A KR20090007053A KR 20090007053 A KR20090007053 A KR 20090007053A KR 1020070070666 A KR1020070070666 A KR 1020070070666A KR 20070070666 A KR20070070666 A KR 20070070666A KR 20090007053 A KR20090007053 A KR 20090007053A
Authority
KR
South Korea
Prior art keywords
drift region
high voltage
forming
device isolation
isolation layer
Prior art date
Application number
KR1020070070666A
Other languages
English (en)
Inventor
오보석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020070070666A priority Critical patent/KR20090007053A/ko
Priority to JP2008181582A priority patent/JP2009021601A/ja
Priority to US12/216,870 priority patent/US8450815B2/en
Publication of KR20090007053A publication Critical patent/KR20090007053A/ko
Priority to US13/870,511 priority patent/US9859365B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 고집적화를 구현할 수 있는 고전압 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 형성된 드리프트 영역과, 상기 드리프트 영역보다 깊게 상기 기판 내에 형성된 소자 분리막과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 드리프트 영역 내에 형성된 소스 및 드레인 영역을 포함하는 고전압 소자를 제공한다.
고전압 소자, 드리프트 영역

Description

고전압 소자 및 그 제조방법{HIGH VOLTAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 고전압 소자 및 그 제조방법에 관한 것이다.
반도체 집적회로가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우 집적 회로 내부에 외부 시스템의 고전압이 직접 인가되는 고전압 제어용 소자가 필요하다.
도 1은 종래기술에 따른 고전압 제어용 소자 중 고전압 트랜지스터를 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 고전압 트랜지스터는 높은 항복전압을 얻기 위하여 고전압용 웰(101) 내에 형성된 드리프트(drift) 영역(103)을 포함한다. 또한, 이웃하는 드리프트 영역(103) 간의 분리를 위해 필드 산화막(field oxide, 102)의 하부에 형성된 필드 스탑 영역(field stop area, FSA)을 포함한다.
한편, 도 1에서 미설명된 '100'은 반도체 기판, '102'는 필드 산화막, '104'는 게이트 절연막, '105'는 게이트 도전막, '106'은 게이트 전극, '107'은 스페이서(spacer), '108'은 소스 및 드레인 영역, '109'는 픽-업(pick-up) 영역을 나타낸다.
이와 같이, 종래기술에 따른 고전압 트랜지스터는 이웃하는 드리프트 영역(103) 간의 분리를 위해 드리프트 영역(103) 사이에 필드 스탑 영역(FSA)을 형성한다. 이에 따라, 드리프트 영역(103) 사이의 필드 산화막(102) 하부에 필드 스탑 영역(FSA)을 형성하기 위한 공간이 필요하기 때문에 소자의 고집적화에 많은 어려움이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고집적화를 구현할 수 있는 고전압 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 반도체 기판 내에 형성된 드리프트 영역과, 상기 드리프트 영역보다 깊게 상기 기판 내에 형성된 소자 분리막과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 드리프트 영역 내에 형성된 소스 및 드레인 영역을 포함하는 고전압 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 소자 분리막을 형성하여 활성영역을 정의하는 단계와, 상기 활성영역 내에 국부적으로 상기 소자 분리막보다 얕게 드리프트 영역을 형성하는 단계와, 상기 활성영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 드리프트 영역 내에 소스 및 드레인 영역을 형성하는 단계를 포함하는 고전압 소자의 제조방법을 제공한다.
이상에서 설명한 구성을 갖는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 소자 분리막을 드리프트 영역보다 깊게 형성하여 이웃하는 드리프트 영역 간의 분리를 구현함으로써 필드 스탑 영역을 생략하는 것이 가능하고, 이를 통해 필드 스탑 영역을 형성하기 위한 공간을 마련할 필요가 없어 그만큼 비활성영역의 폭을 감소시킬 수 있다. 더 나아가서는 소자의 고집적화를 구현할 수 있다. 또한, 필드 스탑 영역을 형성할 필요가 없어 공정 단순화를 꾀할 수 있다.
둘째, 본 발명에 의하면, 소자 분리막을 드리프트 영역보다 깊게 형성하여 이웃하는 드리프트 영역 간의 분리를 구현함으로써 소자 분리막 하부에서 채널이 유도되는 것을 최대한 억제하여 게이트 전극이 형성되는 위치 자유도(margin)를 확보할 수 있다. 즉, 소자 분리막 상에 게이트 전극이 형성되더라도 드리프트 영역보다 깊게 형성된 소자 분리막에 의해 소자 분리막 하부에서 채널이 유도되지 않기 때문에 게이트 전극 형성공정시 그만큼 위치 자유도를 확보할 수 있는 이점이 있다.
셋째, 본 발명에 의하면, 소자 분리막을 드리프트 영역보다 깊게 형성하여 이웃하는 드리프트 영역 간의 분리를 구현함으로써 드리프트 영역을 자기정렬 방식으로 소자 분리막의 측벽에 형성하는 것이 가능하여 종래기술에서와 같이 별도의 마스크 정렬 과정이 필요하지 않기 때문에 그만큼 공정 단순화를 꾀할 수 있는 이점이 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2는 본 발명의 실시예에 따른 고전압 소자를 설명하기 위하여 도시한 단면도이다. 여기서는, 일례로 고전압 소자 중 NMOS 트랜지스터를 예로 들어 설명한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 고전압 소자는 이웃하는 드리프트 영역(206)을 서로 분리시키기 위해 드리프트 영역(206)의 저부보다 깊게 트렌치(trench) 구조로 반도체 기판(200) 내에 매립된 소자 분리막(205A)을 포함한다.
소자 분리막(205A)의 폭-드리프트 영역(206) 사이의 간격-과 깊이는 다음과 같이 결정된다.
도 4를 참조하면, 소자 분리막(205A)의 폭을 'S', 깊이를 'dT', 드리프트 영 역(206) 간의 항복전압을 견딜 수 있는 거리를 'Lj', 드리프트 영역(206)의 깊이를 'dJ'라고 하면, '△T=dT-dJ'가 되고, 'L≥Lj'가 된다. 여기서, 'L'은 수학식 1과 같이 표현할 수 있다.
L=2(dT-dJ)+S=2△T+S
상기 수학식 1에서, '△T=(dT-dJ)'이다. 따라서, 필드 스탑 영역을 생략하기 위해서는 소자 분리막(205A)이 드리프트 영역(206)보다 깊어야 한다. 즉, '△T>0'이라야 한다.
한편, 'dJ'가 증가되면, 이에 대응하여 'dT' 또한 증가-소자 분리막(205A)을 깊게 형성-시켜야 하기 때문에 공정 진행에 많은 어려움이 수반될 수 있다. 즉, 소자 분리막(205A)을 깊게 형성하는 경우 그만큼 종횡비가 증대되어 매립 특성이 저하될 수 있다. 이에 따라, 'dJ', 즉 드리프트 영역(206)의 깊이를 가급적 얕게 제어해야만 한다. 이를 위해, 드리프트 영역(206)을 확산(diffusion) 공정 대신에 깊이 제어가 용이한 이온주입공정(ion implantation)을 이용하여 형성하는 것이 바람직하며, 경우에 따라 확산 공정을 적용하는 경우 선증착(pre-deposition) 공정 후 실시되는 드라이브 인(drive-in) 공정시 확산이 최소화되도록 제어하는 것이 바람직하다.
또한, 상기 수학식 1에서 보여지는 바와 같이, 'L'은 '△T'에 비례하므로, '△T'가 클수록 'S'는 상대적으로 작아진다. 하지만, 소자 특성 및 공정 측면에서 '△T'를 무조건 증대시킬 수는 없다. 'L'은 'Lj'에서 공정 자유도(margin)를 고려하 여 20% 더한 값, 바람직하게는 20~50%으로 설정한다. 즉, 'L=Lj×(120~150%)'으로 설정한다.
18V용 고전압 소자-18V에서 동작하는 고전압 소자-를 예로 들어 설명하기로 한다. 먼저, 이온주입공정을 통해 제어할 수 있는 드리프트 영역(206)의 깊이, 'dJ'는 0.6~0.8㎛ 정도임으로, 'dT'는 'dJ'보다 큰 1㎛ 이상, 바람직하게는 1~1.5㎛ 정도가 되도록 소자 분리막(205A)을 형성해야 한다. 또한, 18V용 고전압 소자에 적합한 항복전압을 확보하기 위해서는 이웃하는 드리프트 영역(206) 사이의 간격, 'Lj'는 최소한 1.0~1.2㎛ 정도로 유지되어야 함으로, 소자 분리막(205A)의 폭, 'S'는 1.0㎛ 내외의 값-기존 18V용 고전압 소자에서는 2.5~4.0㎛ 수준-을 유지하면 된다.
이하, 본 발명의 실시예에 따른 고전압 소자와 종래기술에 따른 고전압 소자의 특성을 비교 설명하기로 한다. 도 5의 (a)는 종래기술에 따른 고전압 소자를 도시한 단면도이고, (b)는 본 발명의 실시예에 따른 고전압 소자를 도시한 단면도이다.
도 5를 참조하면, 첫째, 종래기술에 따른 고전압 소자에서는 드리프트 영역(103)이 필드 산화막(102)의 저부보다 깊게 형성됨에 따라 이웃하는 드리프트 영역(103) 간의 안정적인 분리를 위해서 드리프트 영역(103)을 형성하기 위한 이온주입공정시 마스크 정렬이 필수적으로 요구된다. 하지만, 본 발명의 실시예에 따른 고전압 소자에서는 소자 분리막(205A)이 드리프트 영역(206)보다 깊게 형성됨에 따라 드리프트 영역(206)이 이온주입공정을 통해 소자 분리막(205A)의 측벽에 자기정 렬되어 별도의 마스크 정렬이 필요하지 않기 때문에 공정을 단순화시킬 수 있는 효과를 얻을 수 있다.
둘째, 종래기술에 따른 고전압 소자에서는 필드 산화막(102)의 깊이가 얕기 때문에 게이트 전극(106)과 필드 산화막(102) 저부까지의 거리(d1)가 짧아서 채널이 쉽게 유도된다. 즉, 문턱전압이 낮아지기 때문에 이를 보강하기 위해 필드 스탑 영역(FSA)이 필수적으로 요구된다. 이로 인해, 필드 스탑 영역(FSA)을 형성하기 위한 공간이 필요하여 그만큼 비활성영역(field region)이 증대되는 문제가 발생된다. 하지만, 본 발명의 실시예에 따른 고전압 소자에서는 게이트 전극(209)과 소자 분리막(205A) 저부까지의 거리(d2)가 길어서 그만큼 채널 유도가 어렵기 때문에 종래기술에서와 같이 별도의 필드 스탑 영역을 형성할 필요가 없다. 이에 따라, 필드 스탑 영역을 형성할 공간이 필요하지 않아 비활성영역을 감소시킬 수 있는 효과를 얻을 수 있다.
한편, 소자 분리막(205A)은 후술 되겠지만 절연막, 예컨대 실리콘이 함유된 산화막, 더욱 구체적으로 실리콘산화막(SiO2)으로 형성할 수 있다. 이러한 소자 분리막(205A)은 높은 종횡비(aspect ratio)에 따른 매립 특성을 개선하기 위해 고밀도 플라즈마(high density plasma) 장비를 이용한 증착공정으로 형성하는 것이 바람직하다. 예컨대, HDP-USG(High Density Plasma-Undoped Silicate Glass, 이하 HDP라 함)막으로 형성한다. 이외에도, HDP막과 스핀 코팅(spin coating) 방식으로 도포되는 막, 예컨대 SOD(Spin On Dielectric)막이 적층된 적층 구조로 형성할 수 도 있다.
이하, 본 발명의 실시예에 따른 고전압 소자의 제조방법을 구체적으로 설명하기로 한다.
도 3a 내지 도 3i는 도 1에 도시된 고전압 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 고전압용 웰(201)을 형성한다. 이때, 반도체 기판(200)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 또는 InP 중 선택된 어느 하나의 반도체 물질로 형성할 수 있다. 또한, 반도체 기판(200)은 벌크(bulk) 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
이어서, 도 3b에 도시된 바와 같이, 반도체 기판(200) 상에 완충막(202)을 형성할 수 있다. 이때, 완충막(202)은 후속 공정을 통해 형성될 하드 마스크(203)의 증착 및 제거공정시 가해지는 스트레스(stress)로부터 반도체 기판(200)의 손상을 방지하기 위하여 형성하는 막으로서, 하드 마스크(203)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 산화공정을 통해 실리콘산화막(SiO2)으로 형성한다. 이때, 산화공정은 건식 산화, 습식 산화 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 실시할 수 있다.
이어서, 완충막(202) 상에 하드 마스크(203)를 형성한다. 이때, 하드 마스 크(203)는 식각 마스크로 사용되는 감광막 패턴의 두께 부족을 보상하기 위해 식각 장벽층으로 기능한다. 이러한 하드 마스크(203)는 실리콘이 함유된 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성할 수 있다. 또한, 증착공정시 스트레스를 최소화하기 위해 저압화학기상증착(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라 함) 방식으로 형성할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 하드 마스크(203A), 완충막(202A), 반도체 기판(200)을 일부 식각하여 트렌치(trench)(204)를 형성한다. 이때, 트렌치(204)는 후속 공정을 통해 형성될 드리프트 영역(206, 도 3f참조)보다 깊게 형성한다. 예컨대, 트렌치(204)는 드리프트 영역(206)보다 1.1~2배, 더욱 구체적으로 0.1~1㎛ 정도 깊게 형성한다.
이어서, 트렌치(204)의 내부면에 측벽 보상막(미도시)을 더 형성할 수도 있다. 상기 측벽 보상막은 트렌치(204) 형성공정시 손상된 부위를 보상하는 한편, 활성영역의 임계치수를 감소시키기 위한 것으로 산화공정으로 실시하여 50~100Å 정도의 두께로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 트렌치(204, 도 3c참조)가 매립되도록 소자 분리막용 절연막을 증착한 후 평탄화 공정을 실시하여 소자 분리막(205)을 형성한다. 이때, 소자 분리막(205)은 HDP막 또는 HDP막과 SOD막의 적층 구조로 형성한다. 또한, 상기 평탄화 공정은 에치백(etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정으로 실시하며, CMP 공정 의 경우 하드 마스크(203A)를 연마 정지막으로 산화막 연마용 슬러리(slurry)를 사용한다.
이어서, 도 3e에 도시된 바와 같이, 하드 마스크(203A, 도 3d참조)를 제거한다. 이때, 하드 마스크(203A) 제거공정은 인산(H3PO4) 용액을 사용하여 실시할 수 있다.
이어서, 완충막(202A, 도 3d참조)을 제거한다. 이때, 완충막(202A) 제거공정은 DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액을 사용하여 실시할 수 있다.
상기에서 설명한 하드 마스크(203A)와 완충막(202A) 제거공정 과정에서 소자 분리막(205A) 또한 일부 식각되어 동도면에서와 같이 돌출부가 완만한 프로파일(profile)을 갖게 된다.
이어서, 도 3f에 도시된 바와 같이, 반도체 기판(200) 내에 드리프트 영역(206)을 형성한다. 이때, 드리프트 영역(206)은 확산 공정 대신에 이온주입공정으로 형성하는 것이 바람직하며, 그 깊이는 트렌치(204, 도 3c참조)의 깊이보다 얕게 형성한다. 예컨대, 드리프트 영역(206)은 트렌치(204)의 깊이보다 1.1~2배, 더욱 구체적으로 0.1~1㎛ 정도 얕게 형성한다. 또한, 드리프트 영역(206)은 NMOS 트랜지스터의 경우 인(P) 또는 비소(As)와 같은 n형 불순물 이온을 이용하고, PMOS 트랜지스터의 경우 붕소(B)와 같은 p형 불순물 이온을 이용하여 형성한다. 또한, 후속 공정을 통해 형성될 소스 및 드레인 영역(211, 도 3h참조)보다 저농도로 형성 한다.
이어서, 도 3g에 도시된 바와 같이, 반도체 기판(200) 상에 게이트 절연막(207)을 형성한다. 이때, 게이트 절연막(207)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 반도체 기판(200) 계면에 질화층을 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다. 이러한 게이트 절연막(207)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 게이트 절연막(207) 상에 게이트 도전막(208)을 형성한다. 이때, 게이트 도전막(208)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 LPCVD 방식으로 형성한다. 이때, 소스 가스로는 실란(SiH4) 가스를 사용하고, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 게이트 도전막(208)과 게이트 절연막(207)을 식각하여 게이트 전극(209)을 형성한다.
이어서, 도 3h에 도시된 바와 같이, 게이트 전극(209)의 양측벽에 스페이서(spaer, 210)를 형성한다. 이때, 스페이서(210)는 산화막, 질화막 또는 이들의 적층막으로 형성할 수 있다.
이어서, 스페이서(210)의 양측벽으로 노출되는 드리프트 영역(206) 내에 소스 및 드레인 영역(211)을 형성한다. 이때, 소스 및 드레인 영역(211)은 이온주입공정을 통해 드리프트 영역(206)과 동일 도전형으로 형성하되, 도핑농도는 높게 형성한다.
이어서, 고전압 웰(201A) 내에 동일 도전형으로 픽-업 영역(212)을 형성한다.
이후 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 NMOS 트랜지스터를 일례로 설명하였으나, 이외에도 PMOS 트랜지스터에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 고전압 소자를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 고전압 소자를 도시한 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 고전압 소자의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 고전압 소자의 작용 효과를 설명하기 위하여 도시한 단면도.
도 5는 종래기술에 따른 고전압 소자와 본 발명의 실시예에 따른 고전압 소자를 비교 설명하기 위하여 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판
101, 201, 201A : 웰
102 : 필드 산화막
103, 206 : 드리프트 영역
104, 207 : 게이트 절연막
105, 208 : 게이트 도전층
106, 209 : 게이트 전극
107, 210 : 스페이서
108, 211 : 소스 및 드레인 영역
109, 212 : 픽-업 영역
FSA : 필드 스탑 영역
205, 205A : 소자 분리막

Claims (19)

  1. 기판 내에 형성된 드리프트 영역;
    상기 드리프트 영역보다 깊게 상기 기판 내에 형성된 소자 분리막;
    상기 기판 상에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 상기 드리프트 영역 내에 형성된 소스 및 드레인 영역
    을 포함하는 고전압 소자.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 상기 드리프트 영역보다 1.1~2배 깊게 형성된 고전압 소자.
  3. 제 1 항에 있어서,
    상기 소자 분리막은 상기 드리프트 영역보다 0.1~1㎛ 깊게 형성된 고전압 소자.
  4. 제 1 항에 있어서,
    상기 소자 분리막은 1.0~1.2㎛의 폭으로 형성된 고전압 소자.
  5. 제 1 항에 있어서,
    상기 드리프트 영역은 적어도 일측이 상기 소자 분리막과 접하도록 형성된 고전압 소자.
  6. 기판 내에 소자 분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역 내에 국부적으로 상기 소자 분리막보다 얕게 드리프트 영역을 형성하는 단계;
    상기 활성영역 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 드리프트 영역 내에 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 고전압 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 소자 분리막은 상기 드리프트 영역보다 1.1~2배 깊게 형성하는 고전압 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 소자 분리막은 상기 드리프트 영역보다 0.1~1㎛ 깊게 형성하는 고전압 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 소자 분리막은 1.0~1.2㎛의 폭으로 형성하는 고전압 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 드리프트 영역은 적어도 일측이 상기 소자 분리막과 접하도록 형성하는 고전압 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 드리프트 영역은 이온주입공정으로 형성하는 고전압 소자의 제조방법.
  12. 제 6 항에 있어서,
    상기 활성영역을 정의하는 단계 전,
    상기 기판 내에 웰을 형성하는 단계를 더 포함하는 고전압 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 활성영역을 정의하는 단계는,
    상기 기판 내에 트렌치를 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 소자 분리막을 형성하는 단계
    를 포함하는 고전압 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 트렌치는 상기 드리프트 영역보다 깊게 형성하는 고전압 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치 내부면에 측벽 보상막을 형성하는 단계를 더 포함하는 고전압 소자의 제조방법.
  16. 제 6 항 또는 제 13 항에 있어서,
    상기 소자 분리막은 HDP(High Density Plasma)막 또는 HDP과 SOD(Spin On Dielectric)막의 적층 구조로 형성하는 고전압 소자의 제조방법.
  17. 제 6 항에 있어서,
    상기 드리프트 영역은 일측이 상기 소자 분리막의 측벽에 정렬되도록 형성하는 고전압 소자의 제조방법.
  18. 제 6 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후,
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 고전압 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 소스 및 드레인 영역은 상기 스페이서에 정렬되도록 형성하는 고전압 소자의 제조방법.
KR1020070070666A 2007-07-13 2007-07-13 고전압 소자 및 그 제조방법 KR20090007053A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070070666A KR20090007053A (ko) 2007-07-13 2007-07-13 고전압 소자 및 그 제조방법
JP2008181582A JP2009021601A (ja) 2007-07-13 2008-07-11 高電圧素子及びその製造方法
US12/216,870 US8450815B2 (en) 2007-07-13 2008-07-11 High voltage device
US13/870,511 US9859365B2 (en) 2007-07-13 2013-04-25 High voltage device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070070666A KR20090007053A (ko) 2007-07-13 2007-07-13 고전압 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090007053A true KR20090007053A (ko) 2009-01-16

Family

ID=40252377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070070666A KR20090007053A (ko) 2007-07-13 2007-07-13 고전압 소자 및 그 제조방법

Country Status (3)

Country Link
US (2) US8450815B2 (ko)
JP (1) JP2009021601A (ko)
KR (1) KR20090007053A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102751231A (zh) * 2012-03-13 2012-10-24 清华大学 一种半导体结构及其形成方法
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
JP6925430B2 (ja) * 2017-09-28 2021-08-25 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
CN110024134B (zh) 2019-02-28 2020-06-26 长江存储科技有限责任公司 具有增大的击穿电压的高电压半导体器件及其制造方法
CN110024131B (zh) * 2019-02-28 2020-07-28 长江存储科技有限责任公司 具有增大的击穿电压的高电压半导体器件及其制造方法
KR102274813B1 (ko) 2020-02-27 2021-07-07 주식회사 키 파운드리 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087220A (en) * 1998-07-29 2000-07-11 Texas Instruments Incorporated Stack etch method for flash memory devices
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
KR100275500B1 (ko) * 1998-10-28 2000-12-15 정선종 집적화된 고전압 전력 소자 제조방법
US6740912B1 (en) * 1999-06-24 2004-05-25 Agere Systems Inc. Semiconductor device free of LLD regions
JP3573691B2 (ja) * 2000-07-03 2004-10-06 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
US6465768B1 (en) * 2001-08-22 2002-10-15 United Microelectronics Corp. MOS structure with improved substrate-triggered effect for on-chip ESD protection
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6576530B1 (en) * 2002-10-01 2003-06-10 Nanya Technology Corporation Method of fabricating shallow trench isolation
JP4408679B2 (ja) * 2003-10-09 2010-02-03 三洋電機株式会社 半導体装置の製造方法
KR20050063315A (ko) 2003-12-22 2005-06-28 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
KR100552808B1 (ko) * 2003-12-24 2006-02-20 동부아남반도체 주식회사 확산 소스/드레인 구조를 갖는 반도체 소자 및 그 제조 방법
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR101151037B1 (ko) * 2004-07-16 2012-06-01 매그나칩 반도체 유한회사 고전압 트랜지스터의 제조방법
US7229873B2 (en) * 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
US7276419B2 (en) * 2005-10-31 2007-10-02 Freescale Semiconductor, Inc. Semiconductor device and method for forming the same
US7511319B2 (en) * 2006-02-24 2009-03-31 Freescale Semiconductor, Inc. Methods and apparatus for a stepped-drift MOSFET
US7473623B2 (en) * 2006-06-30 2009-01-06 Advanced Micro Devices, Inc. Providing stress uniformity in a semiconductor device
US20080160706A1 (en) * 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating semiconductor device
US7795681B2 (en) * 2007-03-28 2010-09-14 Advanced Analogic Technologies, Inc. Isolated lateral MOSFET in epi-less substrate

Also Published As

Publication number Publication date
US9859365B2 (en) 2018-01-02
US20090014815A1 (en) 2009-01-15
US8450815B2 (en) 2013-05-28
JP2009021601A (ja) 2009-01-29
US20130237027A1 (en) 2013-09-12

Similar Documents

Publication Publication Date Title
KR100418435B1 (ko) 전력 집적회로 소자의 제조 방법
US10777551B2 (en) Integrated semiconductor device and method for manufacturing the same
KR100568858B1 (ko) 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
JP4261335B2 (ja) トレンチゲート半導体デバイスの製造
JP2005503023A (ja) トレンチ・ゲート半導体デバイスおよびその製造
JP2007526651A (ja) 高耐圧用半導体素子及びその製造方法
CN102386211A (zh) Ldmos器件及其制造方法
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
US9859365B2 (en) High voltage device and method for fabricating the same
KR100252751B1 (ko) 반도체 소자 제조 방법
US20120104504A1 (en) Semiconductor device and method for fabricating the same
US7187022B2 (en) Semiconductor device having a multi-bridge-channel and method for fabricating the same
JP2001332615A (ja) 半導体素子の製造方法
US6566680B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor
KR20010020976A (ko) 반도체 장치의 제조방법
KR101129835B1 (ko) 반도체 소자 및 그 제조 방법
US20110204423A1 (en) Semiconductor device and manufacturing method thereof
KR20020052458A (ko) 반도체소자의 제조방법
KR101035584B1 (ko) 반도체 소자 및 그의 제조방법
KR101338575B1 (ko) 반도체 소자 및 그의 제조방법
KR20090012831A (ko) 비휘발성 메모리 소자의 제조방법
US20240097022A1 (en) Semiconductor device and method for manufacturing same
KR20110012726A (ko) 반도체 장치 및 그 제조방법
KR100548536B1 (ko) 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법
JP2006066573A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20090624

Effective date: 20100730