JP2005503023A - トレンチ・ゲート半導体デバイスおよびその製造 - Google Patents

トレンチ・ゲート半導体デバイスおよびその製造 Download PDF

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Abstract

【課題】高濃度にドーピングされている端部領域と被覆導電層の間に（好ましくは、窒化ケイ素を有する）より多量の絶縁層を形成することと、特に、製造においてデバイス形状の自動位置合わせ（例えば、ゲート・トレンチに対する前記ソース領域および／または絶縁キャッピング層）に使用することのできるより厚い絶縁層を形成することである。
【解決手段】例えばパワーMOSFETなどセルラー・トレンチ・ゲート半導体デバイス内のセルの少なくとも1つのグループの、デバイス終端構造、および／またはゲート・バス・バー構造、および／または他の端部構造が提供される。この端部構造においては、例えば、ポリシリコンゲート材料の導電層(11c)が、チャネル収容領域(15)のより高濃度にドーピングされている(P+)端部領域(150)の上の中間絶縁層(55)の上に延びる。この絶縁層(55)は、ゲート誘電体層(17)より厚い、好ましくは、窒化ケイ素を有するトレンチ・エッチング・マスク(51)の領域(51e)を有する。端部トレンチ(20e)がP+領域(150)に突出して延在する位置において、ウィンドウ(51a)がトレンチ・エッチング・マスク(51)を貫通して延在する。端部トレンチ(20e)は、P+領域(150)に達する絶縁ゲート・トレンチ(20)の延長であり、トレンチ・ゲート(11)の延長(11e)を収容する。導電層(11c)は、ウィンドウ(51a)を介してトレンチ・ゲート延長(11e)に接続されている。導電層(11c)の横の範囲は、トレンチ・エッチング・マスク(51)上に規定されている縁(11a,11b)において終了する。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、例えば、パワーMOSFET（絶縁ゲート型電界効果トランジスタ）などのトレンチ・ゲート半導体デバイスとその製造に関する。
【背景技術】
【０００２】
日本国特許出願公開JP−A−2001−24193と、そのPatent Abstracts of Japanの英文要約には、半導体本体のセルラー・エリア内に能動デバイス・セルを有するセルラー・トレンチ・ゲート半導体デバイスと、セルラー・エリアの周囲全体の周りに延在するデバイス終端構造とが記載されている。特許出願公開JP−A−2001−24193の内容全体と、その英文要約は、本文書に参照文献として組み込まれている。
【０００３】
各能動デバイス・セルは、表面に隣接する第一導電型のソース領域と下層の第一導電型のドレイン領域との間に、第二導電型のチャネル収容領域を有する。トレンチ・ゲートを収容している絶縁されているゲート・トレンチは、ソース領域からチャネル収容領域を経て下層のドレイン領域まで延在している。トレンチ・ゲートは、ゲート・トレンチの側壁における中間ゲート誘電体層によってチャネル収容領域に誘電的に結合されている。
【０００４】
JP−A−2001−24193に開示されているデバイス終端構造は、
・ 前記チャネル収容領域8(p)よりも高いドーピング濃度を有する第二導電型の端部領域4(p)と、
・ 前記絶縁ゲート・トレンチ5Aの延長でありかつ前記端部領域4(p)に突出する端部トレンチ5Bであって、前記トレンチ・ゲート7Aの延長7Bを収容する端部トレンチ5Bと、
・ 前記トレンチ・ゲートの前記延長に接続されていて、かつ前記端部領域4(p)の上の中間絶縁層3,6の上に延在する導電層7Cと、
を含む。
【０００５】
JP−A−2001−24193に説明されているように、端部領域4(p)は、チャネル収容領域8(p)より深くても浅くてもよく、かつ端部トレンチ5Bは、端部領域4(p)より深くても浅くてもよい。導電層7Cは、中間絶縁層3,6の上の外に延びるフィールド板を形成する。これらの公知のデバイスにおいては、中間絶縁層は、端部領域4(p)の上に存在する薄い酸化物層6の周りに厚いLOCOSフィールド酸化物3を有する。この厚いフィールド酸化物3は、端部領域4(p)の外側の周囲部の上と、端部領域4(p)を超えるドレイン領域2(n)の部分の上とに存在する。より薄い酸化物層6は、JP−A−2001−24193のデバイスにおいては、トレンチ・エッチング・マスクRE1を除去した後にゲート誘電体6と同時に形成される。
【０００６】
【特許文献１】
JP−A−2001−24193
【特許文献２】
US−A−6,087,224
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の目的は、高濃度にドーピングされている(high-doped)端部領域と被覆導電層の間に（好ましくは、窒化ケイ素を有する）より多量の絶縁層を形成することと、特に、製造においてデバイス形状(device features)の自動位置合わせ（例えば、ゲート・トレンチに対する前記ソース領域および／または絶縁キャッピング層）に使用することのできるより厚い絶縁層を形成することである。
【０００８】
本発明の第一の観点によると、結果としてのデバイスは、
・ 前記中間絶縁層が、前記ゲート誘電体層よりも厚い（好ましくは、窒化ケイ素を有する）トレンチ・エッチング・マスクのエリアを有することと、
・ 前記端部トレンチが前記本体内に延びかつ前記導電層が前記トレンチ・ゲートの延長に接続される位置において、前記トレンチ・エッチング・マスクを貫通してウィンドウが延在することと、
・ 前記導電層が、前記トレンチ・エッチング・マスク上の縁において終了する横の範囲を有すること、
を特徴とする。
【０００９】
トレンチ・エッチング・マスクのエリアは、最終的なデバイスにおいては、端部トレンチがそこから本体内に延びるウィンドウによって認識可能である。このマスク・エリアを維持することにより、デバイスの製造と最終的なデバイス構造の両方に利点がもたらされる。
【００１０】
従って、トレンチ・エッチング・マスク・エリアは、トレンチ・ゲートに接続される導電層が上に堆積かつパターン化される境界として、（薄いゲート誘電体層エリアよりも）良好である。このことは、セルラー・エリアに面する導電層の縁を規定するために特に重要である。導電層のこの縁が（JP−A−2001−24193のように）ゲート誘電体層エリア上のエッチングによって規定される場合、薄いゲート誘電体層エリアがエッチング（または損傷）されて、高濃度にドーピングされている端部領域上と場合によっては他のエリア（例えば、能動デバイス・セル・エリア）における絶縁性が低下する危険がある。本発明によると、デバイスの製造時、これらの領域は、この段階の間トレンチ・エッチング・マスクを維持することによって保護される。最終的なデバイスにおいて端部領域の上のそれぞれのトレンチ・エッチング・マスク・エリアを維持することは、より良好な絶縁構造が得られることにもつながり、このことはさまざまなシナリオにおいて恩恵がある。
【００１１】
1つのシナリオにおいては、端部構造は、能動デバイス・セルの2つのグループのゲート接続抵抗を低減するための金属トラックを含む縞として、能動デバイス・セルのこれらの2つのグループの間に延在する。このような方式は、ゲート「バス・バー」またはゲート「ランナー(runner)」構造と称されることがある。厚いトレンチ・エッチング・マスク・エリアが、ゲート・バス・バーと下層の高濃度にドーピングされている端部領域との間に必要な絶縁の少なくとも大部分を提供する、単純な構造が可能である。この場合でも、デバイス終端がさらにフィールド絶縁体を含むときには、金属トラックと下層の高濃度にドーピングされている端部領域との間の追加の絶縁体として、フィールド絶縁体のエリアをトレンチ・マスクの下に組み込むことができる。
【００１２】
別のシナリオにおいては、それぞれの端部構造は、セルラー・デバイスエリアの周囲の周りにデバイス終端として延在する。従って、特に、JP−A−2001−24193に開示されているデバイス終端方式の有利な変更を達成することができる。このシナリオにおいては、高濃度にドーピングされている端部領域は、その外側の周囲が、上にトレンチ・エッチング・マスクが延在するフィールド絶縁体において終了することができる。外に延びるフィールド板は、端部領域の外側の周囲より外のドレイン領域の部分の上の、フィールド絶縁体の上に延在することができる。このフィールド板は、端部トレンチにおける導電層接続を介してトレンチ・ゲートに接続することができる。
【００１３】
トレンチ・エッチング・マスク・エリアは、単一の絶縁材料から構成してよい。好ましくは、集積性が高く、かつデバイス工程段階中のエッチングまたは他の劣化性処置(degradation)の影響を受けにくい絶縁を形成することができる、異なる材料の複数層構成が使用される。従って、例えば、トレンチ・エッチング・マスクは、二酸化ケイ素の薄い応力軽減層(stress-relieving layer)の上に窒化ケイ素の厚い層を有してもよい。二酸化ケイ素のさらなる層を、中間絶縁層の一部として厚い窒化物層の上に存在させてもよい。
【００１４】
デバイスのゲート誘電体は、熱的に成長させた薄い酸化物を有する、および／または、堆積された層を有することができる。後者の場合、堆積されたゲート誘電体層のエリアは、トレンチ・エッチング・マスクのエリアの上、導電層の下に存在させることができる。
【００１５】
トレンチ・エッチング・マスクは、一般的には、堆積された材料（窒化ケイ素が都合よい）の厚い層を有し、この方式は、（以下で、詳細に説明されるように）厚い酸化物を熱的に成長させる場合より下層の高濃度にドーピングされている端部領域に対するドーパント欠乏効果(dopant-;depletion effect)が小さい。この厚い窒化ケイ素のマスク・エリアをデバイス終端構造に組み込むことによって、厚いフィールド酸化物の成長工程を回避することができる。厚い酸化物がフィールド絶縁体として含まれる場合、その酸化物は堆積されることが好ましい。具体的な有利かつコンパクトな終端構造においては、堆積された厚い絶縁体は、第二導電型の終端領域の外側の周囲部における、より深く幅の広いフィールド・トレンチ内に収容することができる。トレンチ・エッチング・マスクは、酸化物の満たされたこの終端トレンチの上に直接延在させることができる。
【００１６】
本発明の第二の観点によると、第一の観点による（例えば、ゲート・バス・バーおよび／またはデバイス終端の）1つ以上の端部構造を有するセルラー・トレンチ・ゲート半導体デバイスを製造する方法が提供される。このような方法は、請求項18に記載されている工程ステップを含むことが好ましい。ゲート材料は、トレンチ・エッチング・マスクの上の導電層を規定するようにパターン化することができる。その後、トレンチ・エッチング・マスクとそのウィンドウを使用して、ゲート・トレンチに対する自動位置合わせ式にデバイス形状（例えば、ソース領域および／またはトレンチ・ゲート上の絶縁キャッピング層）を形成することができる。
【００１７】
本発明は、US−A−6,087,224（社内整理番号PHB34245）に開示されている有利な製造方法の自動位置合わせ技術と両立する。この方法においては、トレンチ・エッチング・マスク・ウィンドウにおいて側壁延長（スペーサー）が形成され、別の段階における自動位置合わせ工程に使用される。この手段によって、（ウィンドウより）狭いトレンチ・ゲートを形成することができ、ソース領域とソース電極用の接触ウィンドウとをこの狭いトレンチに対する自動位置合わせ式に決めることができる。US−A−6,087,224の内容全体は、本文書に参照文献として組み込まれている。
【００１８】
本発明によるさまざまな有利な特徴は、添付されている請求項に記載されている。これらおよびその他の特徴は、本発明の実施例に示されている。これらの実施例について、添付されている線図式の図面を参照しながら一例として以下に説明する。
【００１９】
すべての図面は、線図的であり、これらの図のさまざまな部分の相対的な寸法と割合は、図面の簡潔さと説明の便宜上、大きさが誇張または縮小されて示されている。従って、例えば、図2および3と図4および5における同じトレンチの異なる描写は、図面エリアの便宜上、それぞれの図面において割合が誇張または縮小されている程度を示す。変更された実施例と異なる実施例における対応するまたは類似する特徴／形状は、一般的に同じ参照記号を使用して参照されている。本発明のこれらの実施例とUS−A−6,087,224の自動位置合わせ工程およびデバイスとを容易に比較できるように、US−A−6,087,224のものと類似する参照記号が使用されている。
【発明を実施するための最良の形態】
【００２０】
図1〜5は、本発明によるセルラーパワーMOSFETデバイスの典型的な実施例を示す。このデバイスのセルラー・エリアCAにおいては、各トランジスタセルは、第一導電型（この例においては、n型）のソース領域13とドレイン領域14を隔てている第二導電型（この例においては、p型）のチャネル収容領域15を有する。ドレイン領域14は、すべてのセルに共通である。デバイスは、領域13と15を貫通して下層のドレイン領域14の部分に達している絶縁トレンチ20の中に、トレンチ・ゲート11を有する。ゲート11は、トレンチ20の壁における中間誘電体層17によって領域15に容量結合されている。デバイスのオン状態においてゲート11に電圧信号を流すことは、公知の方法において、領域15内に伝導チャネル(conduction channel) 12を発生させ、ソース領域13とドレイン領域14の間のこのチャネル12内の電流の流れを制御する役割を果たす。
【００２１】
ソース領域13は、デバイス本体10の主表面10aに隣接して位置し、この主表面10aにおいて領域13と15がソース電極23に接触している。トレンチ・ゲート11は、（「キャッピング」層18と称されることもある）中間絶縁被覆層18によって被覆電極23から絶縁されている。図1〜5のMOSFETは、代表的には、US−A−6,087,224に描かれているような垂直パワーデバイス構造である。領域14は、ドレイン・ドリフト領域であり、同じ導電型のより高濃度にドーピングされている基板14a上の高抵抗性のエピタキシャル層によって形成することができる。この基板14aは、デバイス本体10の下側の主表面（US−A−6,087,224においては10b）においてドレイン電極（US−A−6,087,224においては24）に接触している。
【００２２】
デバイス本体10は、代表的には単結晶シリコンであり、ゲート誘電体層17は、代表的には、熱的に成長させた二酸化ケイ素または堆積された二酸化ケイ素である。トレンチ・ゲート11は、代表的には、導電的にドーピングされた(conductively-doped)ポリシリコンである。
【００２３】
図1〜5に示されている特定のセルラー・デバイスは、（図1のそれぞれのエリアCA内に）セルの3つのグループを有し、各グループはそれぞれの端部構造において終了している。端部構造は、デバイスの環状周辺部領域PAにおける縁終端（図2）か、隣接するセルラー・エリアCAの間に延在するゲート・バス・バー縞構造（図3）のいずれかである。各場合において、端部構造は、
・ チャネル収容領域15よりも高いドーピング濃度P+を有する第二導電型（この例においては、p型）の端部領域150と、
・ 絶縁ゲート・トレンチ20の延長であり、かつトレンチ・ゲート11の延長11eを収容する、P+領域150に突出する端部トレンチ20eと、
・ ゲートの延長11eに接続されていてかつP+領域150の上の中間絶縁層55の上に延在する導電層11cと、
を含む。この層11cは、代表的には、ゲート11の導電半導体材料の延長である。
【００２４】
本発明によると、図1〜5のこのデバイスの端部構造それぞれは、次のような構造であり、すなわち、
・ 絶縁層55が、ゲート誘電体層17よりも厚いトレンチ・エッチング・マスク51のエリア51eを有し、
・ 端部トレンチ20eがP+領域150内に延びかつ導電層11cがトレンチ・ゲートの延長11eに接続される位置において、ウィンドウ51aが、トレンチ・エッチング・マスク51を貫通して延在し、
・ 導電層11cが、トレンチ・エッチング・マスク51上の縁11a、11bにおいて終了する横の範囲を有する。
【００２５】
図1の単純な平面図は、層11のレベルにおいて描かれている。この図は、導電層11cの縁11a、11bを実線の輪郭で示し、トレンチ・エッチング・マスク・エリア51eの縁を破線の輪郭で示している。縁11aは、セルラー・エリアCAに面している導電層11cの内側の周囲であり、これに対して縁11bは、デバイス本体10の縁10eに面している外側の周囲である。図1は、周辺部領域PAの中に、環状フィールド絶縁体155の外側の周囲も一点鎖線の輪郭で示している。
【００２６】
図2のデバイス終端構造では、その部分155、150、51e、20e、11e、11cなどは環状形状である。この終端構造は、デバイスの周辺部領域PA全体の周りに延在する。環状のP+領域150は、隣接するセル領域15に隣接する（かつ従ってセル領域15に接続されている）内側の周囲150aと、フィールド絶縁体155において終了する外側の周囲150bとを有する。トレンチ・エッチング・マスク51の環状エリア51eは、このP+領域150の上と、フィールド絶縁体155の上に延在する。外に延びる環状フィールド板110f、11fは、フィールド絶縁体155の上、P+領域150の外側の周囲150bより外側のドレイン・ドリフト領域14の部分14eの上に延在する。フィールド板110f、11fは、層部分11cおよび11eとトレンチ延長20eを介してトレンチ・ゲート11に接続されている。図2に示されている実施例においては、このフィールド板は、単にゲート11の導電半導体材料の延長11fであるが、ゲートの抵抗を低減させるために上に金属ランナー110fを有する。このデバイス終端は、フィールド絶縁体155の外側の周囲より外側の環状周囲領域145に接続されている内に延びる環状フィールド板110eも有する。
【００２７】
図3のゲート・バス・バー構造では、その部分155、150、51e、20e、11e、11cなどは縞形状である。この構造は、能動デバイス・セルの隣接するグループの間の、セルラー・デバイスを横切る縞として延在する。この構造は、導電半導体層の縞11cの上に延在する金属トラック(metal track) 110gを含む。これにより、それぞれの領域CA内の各セルグループにおいて、電気抵抗が低減されたゲート接続が形成される。この層の縞11cは、縞形状のP+領域150の上のトレンチ・エッチング・マスク51の縞形状エリア51eの上に、その全体が存在する。この縞形状のP+領域150の2つの長手側の周囲150aは、隣接するセル領域15に隣接していて、P+領域150をセル領域15に接続されている。
【００２８】
図2と3のこれらの各端部方式は、それぞれ、共通の連続する領域および層14、150、50、51、17、11、110などを有する。従って、デバイス終端構造とゲート・バス・バー構造の両方を、共通の工程ステップを使用して同時に形成することができる。
【００２９】
図1〜5のデバイスは、本発明による方法によって製造され、この方法は、（おおまかに）次の段階、すなわち、
(a)（デバイス本体10を形成する）半導体ウェハ本体100の表面10aに隣接するドレイン領域14の部分に、P+端部領域150を形成する段階（図6）と、
(b)表面10aの上に、ウィンドウ51aを有するトレンチ・エッチング・マスク51を形成する（図7）段階であって、このウィンドウを通じてゲート・トレンチ20と端部トレンチ20eが本体に突出してエッチングされ、端部トレンチ20eが、P+領域150に突出する、ゲート・トレンチ20の延長である、段階と、
(c)本体100内にゲート・トレンチ20と端部トレンチ20eをエッチングする段階（図8参照）と、
(d)ゲート・トレンチ20と端部トレンチ20eの側壁にゲート誘電体層17を形成する段階（図9）であって、ゲート誘電体層17の厚さが、トレンチ・エッチング・マスク51よりも小さい、段階と、
(e)ゲート・トレンチ20と端部トレンチ20e内にゲート材料11'を供給し（これも図9）、ウィンドウ51全体とトレンチ・エッチング・マスク51の上面の上に延在させる段階と、
(f)以下の場所、すなわち、
・ トレンチ・ゲート11を形成するために、ゲート・トレンチ20内と、
・ トレンチ・ゲートの延長11eを形成するために、端部トレンチ20e内と、対応するウィンドウ51a内と、
・ ゲートの延長11eに接続されかつトレンチ・エッチング・マスク上の縁11a、11bにおいて終了する横の範囲を持つ導電層11cを形成するために、トレンチ・エッチング・マスク51の隣接するエリア51eの上、
のゲート材料を残すように、ゲート材料11'の領域をエッチングによって除去することによりゲート材料11'をパターン化する（図10）段階と、
(g)特に、ゲート・トレンチ20に対する自動位置合わせ方式においてトレンチ・ゲート11上にソース領域13および／または絶縁キャッピング層18を形成するために、トレンチ・エッチング・マスク51とそのウィンドウ51aを使用してデバイスの製造を完了する段階と、
を有する。層18の延長18eは、端部構造上の中間層誘電体を形成することができる。
【００３０】
図1〜5のデバイス実施例の製造における詳細な工程段階を、図6〜11を参照しながら以下に説明する。これらの図6〜11は、図5に示されている（デバイス終端またはゲート・バス・バーの）端部構造の領域を中心に描かれている。
【００３１】
図6は、後からドレイン・ドリフト領域14となるn型のエピタキシャル層14'の部分にP+領域150を形成するために、ボロンイオンを注入する段階(a)を示す。この注入は、従来のように、本体表面10a上の（一般には「スクリーン酸化膜(screen ox)」と称される）薄い酸化物層50を通して行われる。領域150の横の範囲は、例えばフォトレジストなどの注入マスク55によって規定される。特定の例においては、イオン約5x1013cm-;2 のボロン線量(dose)を、約250 keVのエネルギーにおいて注入することができる。この線量とエネルギーは、結果としての領域150がチャネル収容領域15よりも高濃度にドーピングされ（P+）かつトレンチ20eと領域15よりも本体10内に深く延びるように選択される。
【００３２】
特定の例においては、この領域は次のようなドーピング濃度と深さを有してよい。すなわち、ドレイン・ドリフト領域14のドーピング（n）は、リンまたは砒素約2x1016ないし3x1016cm-;3でよい。P+領域150のドーピングは、ボロン約1018cm-;3であり、これに対し、チャネル収容領域15のドーピングは、代表的にはボロン約1017cm-;3である。P+領域150の（表面10aからの）深さは、2.5 μm（ミクロン）程度でよく、例えば、約1.5 μmないし1.7 μmのトレンチ・ゲート深さの場合の領域15の深さの2倍に近い。トレンチ20eの下に少なくとも約0.5 μmのP+領域材料が存在することが好ましい。デバイスの遮断状態においては、P+領域150のドーピングと深さの方が大きいため、能動セル・エリアCAと比較したときにこの端部領域において、領域14内の欠乏層が基板14aの方に押される。従って、図5の端部構造は、わずかに低い破壊電圧を有することができ、このためセルラー・エリアCA内の能動トレンチ網が保護される。
【００３３】
層55と50は、図6の段階の後に除去され、次いで、本体表面10aにフィールド絶縁体155が形成される。フィールド絶縁体155は、少なくともデバイス終端エリア（図2）に形成される。これは、ゲート・バス・バー領域における縞として形成してもよく、または図3の領域から省略してもよい。代表的には、ゲート端子ボンド・パッドが下に形成されるフィールド絶縁体の領域がある（例：周辺部領域PA内）。図5〜13には、図面のエリアを簡潔にするため、フィールド絶縁体155は示されていない。図2と3には、この部分は本体表面10a上に堆積されている層として示されている。この堆積層は、代表的には、0.5 μm以上の厚さを有する二酸化ケイ素である。デバイス終端領域におけるその長さ（図2）は、この領域に必要な固有のフィールド板構造によって決まる。特定の例においては、この領域におけるフィールド絶縁層155は、30 μm〜40 μmの間の長さでよい。バス・バー領域には、より小さい、すなわち縞形状のマスク・エリア51eの下に配置されるのに十分に狭い、部分155を含めることができる（図3）。
【００３４】
フィールド絶縁体155は、熱的に成長させた（LOCOS）酸化物よりも、堆積された材料であることが好ましい。材料の堆積は、下層のP+領域150のボロン・ドーピング濃度に与える影響がより少ない。従って、本出願人は、厚いLOCOSフィールド酸化物を形成するために必要な酸化によって、P+領域150からボロンが抽出される(extract)ことがあり、これに起因してデバイスの遮断状態において端部トレンチ20eへの欠乏層の望ましくない拡散が生じうることを発見した。フィールド絶縁体155にLOCOSを使用する必要がある場合、図6の段階においてより高いボロン・ドーピング濃度を与える必要がある。
【００３５】
図7は、段階(b)の、トレンチ・エッチング・マスク51の形成を示す。図7において参照数字15に対応する破線は、p型のチャネル領域15を、使用される技術に応じて、トレンチ・エッチング・マスク51の前か、または製造におけるさらに後の段階に形成してよいことを示す。従って、図7の段階の前に、例えば、より低い線量とより低いエネルギーによるさらなるボロン注入を行うことができる。このさらなるボロン注入は、フィールド絶縁体155をマスクとして行うことができ、従ってこのボロン注入によって、領域CA内のチャネル収容セル領域15のドーピングと、周辺部領域PA内の周囲領域145（図2）のドーピングを与えることができる。この場合には、周囲領域145（図2）は、ドレイン・ドリフト領域14と反対の導電型であり、その電位はドレイン・ドリフト領域14の電位付近で浮遊する(float)。実際には、領域145と14の間のp-n接合は、ウェハ本体100を個々のデバイス本体10に縁ライン10eにおいて切断するために使用されるソーカット(saw-cut)によって実質的に短絡することがある。
【００３６】
トレンチ・エッチング・マスク51は、例えば、本体表面10aの上の薄い酸化物層50の上とフィールド絶縁体155の上とに堆積された厚い窒化ケイ素層から、公知の方法によって形成することができる。この薄い酸化物層は、厚い窒化ケイ素とシリコン表面10aの間の歪みを軽減する働きをする、新たに成長させた「スクリーン酸化膜」である。この層は、その後の製造の後の段階において新たに形成された「スクリーン酸化膜」層となるため、図6の参照数字と同じ数字50が付されている。代表的には、酸化物層50は、約55 nm（ナノメートル）であるのに対し、窒化物層は少なくとも厚さ0.5 μmでよい。
【００３７】
フォトレジスト・マスク81は、ウィンドウ51aを規定するために窒化物層の上に形成され、次いで公知のフォトリソグラフィー／エッチング技術によってエッチングされ、窒化物が窒化物マスク51にパターン化される。図1〜13に示されている特定の例においては、これらのウィンドウ51aは、セルラー・エリアCA（ゲート・トレンチ20が領域15を貫通してエッチングされる）と端部構造（トレンチ20eが領域150に突出してエッチングされる）の両方において同じ幅である。特定の例において、ウィンドウ51aは、約0.5 μmの幅でよい。
【００３８】
ウィンドウ51aのパターンは、セルラー形状と、領域CA内の個々のトランジスタセルのピッチとレイアウトとを決める。本発明は、周知のセル形状を持つデバイスおよび製造工程に組み込むことができるため、図面にはセルラー・レイアウト形状の平面図は示されていない。従って、例えば、セルは、JP−A−2001−24193に描かれているような密集六角形(close-packed hexagonal)形状をとることもでき、あるいは方形形状または細長い縞形状でもよい。いずれの場合にも、（ゲート11を伴う）トレンチ20は、各セルの境界部の周りに延びる。留意すべき点として、図3（および図16）のゲート・バス・バーの横断面図は、領域CA内のいくつかの能動デバイス・セルと、バス・バー縞とを横切る横断面図を示している。このような図は、六角形または方形のセルに適している。当業者には、細長い縞形状のセルの場合、バス・バー縞が細長い縞セルに対して垂直方向にあることが好ましいことが理解されるであろう。この場合、バス・バー縞を横切る図3（および図16）の横断面図は、端部トレンチ20eと（CA側においてのみアクティブな）隣接する端部ゲート・トレンチ20を横切り、さらに、細長い能動セルの長手（またはその細長いゲート・トレンチ20）に沿う。
【００３９】
次に、ウィンドウ51aを狭くするためと、トレンチ20、20e、ソース領域13、および酸化物キャッピング層18用の自動位置合わせ工程用の形状を形成するために、US−A−6,087,224に開示されているスペーサ技術が使用される。
【００４０】
従って、次に、窒化物マスク51の上面および側壁と、ウィンドウ51aの底とに、酸化物層が輪郭堆積される(contour-deposited)。次いで、この堆積酸化物層が窒化物マスク51の上面からとウィンドウ51aの底から除去され、その一方でウィンドウ51a内に側壁スペーサー52として残るように、方向性エッチング(directional etch)を使用して公知の方法において酸化物層がエッチバック(etch back)される。これらのスペーサー52は、図8に示されている。このエッチバックによって、狭くされたウィンドウ52a／51aから、露出した薄い酸化物層50も除去される。
【００４１】
輪郭堆積されている酸化物層の厚さは、ウィンドウ51aの側壁に残されたスペーサー52によってウィンドウの幅が0.1μm〜0.2μmの範囲内の寸法52aに減少するように、代表的には約0.2 mmでよい。次に、狭くされたウィンドウ52a／51aにおいて、トレンチ20と20eが本体100内にエッチングされる。特定の実施例においては、トレンチ20と20eがエッチングされる深さは、例えば約1.5 μmでよい。（約0.2 μm幅の）トレンチ20、20eは、（約0.5 μm幅の）ウィンドウ51aよりも相当に狭い。
【００４２】
図9と10は、絶縁ゲート構造を形成する次の段階を示す。この特定の実施例においては、幅の広いウィンドウ51aを再び開くために、最初に酸化物スペーサー52がエッチングにより除去される。次いで、例えば、トレンチ20、20eの壁におけるシリコン本体部分の熱的酸化によって、ゲート誘電体17が形成される。このステップでは、ウィンドウ51a内の表面10aにスクリーン酸化膜50aの新しい領域も形成される。その後、トレンチ20、20eを満たしかつウィンドウ52aより上にマスク51の上に延在するのに十分な厚さまで、ゲート材料11'が堆積される。図9は、結果としての構造を示す。
【００４３】
次いで、ゲート・トレンチ20内にトレンチ・ゲート11を形成するためにゲート材料11'をエッチバックするときに、端部トレンチ20eの中と周囲にゲート延長部11eと11c／11fが維持されるように、フォトレジスト・マスク82がゲート材料11'の上に形成される。図10は、結果としての構造を示す。マスク82を除いて、このエッチバックによるゲート11の規定は、US−A−6,087,224における開示に従う。次に、図10の構造をUS−A−6,087,224に従ってさらに処理して、例えば、狭いゲート・トレンチ20に対する自動位置合わせ式にソース領域13とゲートキャッピング層18を形成することができる。部分11eと11c／11fは、端部トレンチ20eと、本体100の隣接部分とを、このさらなる処理時にマスクとして保護する。
【００４４】
従って、次に、図11に示されているように、ソース領域13のドーピングn+をウィンドウ51aを介して本体100に導入することができる。このソース・ドーピングは、砒素イオンの注入63によって行われることが好ましい。代表的には、砒素原子1020〜1022cm-;3のドーピング濃度を与えるために、非常に高い線量が使用される。このイオンエネルギーは、約30 keVでよい。窒化物層51とゲート延長部分11eと11c／11fは、注入に対するマスクとして機能する。代表的には、ゲート11と延長部分11eと11c／11fは、第一導電型（この例においては、n型）のドーピングされたポリシリコンを有し、従って注入されたソース・ドーピング63はこれらのポリシリコン部分の導電性を単に高めるにすぎない。
【００４５】
次に、US−A−6,087,224に従って、絶縁被覆層18をトレンチ・ゲート11の上に自動位置合わせ式に形成することができる。フォトリソグラフィーを使用してゲート延長部分11eと11c／11fの上に絶縁被覆層18eを規定することと組み合わせて同じ工程ステップを使用できるため、本発明との相乗効果が可能である。図2、3、5は、例えば、二酸化ケイ素の堆積被覆層18eを示し、これはトレンチ・ゲート11の上の堆積された被覆層18の延長でよい。この被覆層の延長18eは、中に相互結合ウィンドウ18cを有し、このウィンドウにおいて、その後に形成される金属ランナー110fと110gがポリシリコン部分11cと11fに接触する。堆積酸化物18eは、ゲート延長部分11eと11cによって覆われていない窒化物マスク・エリア51eの縁部分も覆う。従って、堆積酸化物18eは、その後に窒化物マスク51と薄い酸化物50がセルラー・エリアCAからエッチングによって除去されるときに、窒化物マスク・エリア51aを保護する。この堆積酸化物18eは、周囲領域145を覆わない。
【００４６】
処理はUS−A−6,087,224に従って続行することができる。従って、次に、ゲート・トレンチ20上の被覆層18の間にソース接触ウィンドウを規定するために、窒化物マスク51の露出している領域をエッチングにより除去することができる。次いで、チャネル収容領域15のより高濃度にドーピングされている（P+）接触領域を形成するために、第二導電型（すなわち、p型）の追加のドーパントを、これらの接触ウィンドウを介して導入することかできる（図2、3、5参照）。これは、ソース領域ドーピングが過剰ドーピングされる(over-dope)ことのない線量でボロンイオンを注入することによって行われることが好ましい。代表的には、このP+ドーピング濃度は、例えば、ボロン原子約1019cm-;3でよい。図2に示されているように、P+接触領域35をp型の周囲領域145にも形成してよい。
【００４７】
代表的には、薄い酸化物50が注入ウィンドウに存在する。次に短いディップ式エッチング(short dip etch)を使用してこの露出している酸化物層50を除去することにより、ソース電極33用の接触ウィンドウ18aと周囲フィールド板110e用の周囲ウィンドウとを完全に開くことができる。薄い酸化物層50のこの除去時には、酸化物層18と18eの（縦方向と横方向の両方の）等方性エッチバックがいくらか生じる。
【００４８】
次いで、フォトリソグラフィー／エッチング・ステップにおいて、周囲フィールド板110eと、ゲートに接続されているランナー110fおよび110gと、ソース電極23の少なくとも下側部分110sとの目的のパターンに、金属層110が堆積および規定される。
【００４９】
図2と3は、金属バス・バー・ランナー110gと金属フィールド板ランナー110fの一部がソース電極23の厚い上側部分によって覆われているデバイスを示している。この場合、例えば、二酸化ケイ素の中間レベルの誘電体層180が堆積される。この誘電体層180は、フォトリソグラフィー／エッチング・ステップにおいて、金属層部分110e、110f、110gを覆うがソース電極23の下側部分110sと部分110fおよび110gのゲート・ボンド・パッド領域とが露出する目的のパターンに規定される。次いで、ソース電極23のソース端子ボンド・パッド210sと随意のゲート端子ボンド・パッド210gとを形成するように、上側金属210が堆積およびパターン化される。
【００５０】
次いで、ドレイン電極34を形成するために裏面10bが金属化され、その後、ウェハ本体100が個々のデバイス本体10に分割される。
【００５１】
本発明の範囲内で多数の変更と修正が可能であることが明らかであろう。領域および層14、155、150、50、51、17、11、110、180などを形成および規定するときに使用することのできる特定の技術と構造には、相当な柔軟性を持たせることができる。
【００５２】
1つの単純な変更は、ソースおよびゲート端子ボンド・パッドの両方に金属層110を使用することであり、すなわち、より高いレベルの金属と中間レベルの誘電体層180のいずれも必要としない。従って、例えば、中間レベルの誘電体層180が図5の図解において省略されている。この場合、図1のレイアウトを有するデバイスは、それぞれが各端子ボンド・パッドを形成する3つのソース電極領域23（110s）を持つことができる。これらの3つのソース・ボンド・パッドは、図1の3つのセルラー・エリアCAを覆い、デバイス・パッケージのソース端子リードに3本のそれぞれのボンド・ワイヤまたは接続帯(connection strap)によって接続される。これに代えて、図1の2つのゲート・バス・バー縞のそれぞれに隙間（不連続部）を設けることにより、3つのソース電極エリア23（110s）をこれらの隙間（不連続部）における下側の金属110sの部分によって互いに接続することができる。
【００５３】
図5と9の実施例においては、スペーサー52は、ゲート誘電体層17とゲート材料11'を形成する前に除去された。しかしながら、この段階においてスペーサー52が保持されて、図9と10におけるウィンドウ51a内に存在するような変更が可能である。この変更には次の利点がある。すなわち、これらのスペーサー52は、マスク51の隣接する側壁よりも角が丸いため、ゲート材料の延長11eがトレンチ20eからマスクの上面の上を覆うためのより滑らかな輪郭を提供する。図10の段階において、ゲート・トレンチ20の上面に隣接する酸化物スペーサー52は、ゲート材料11'のエッチバックの間、隣接するゲート誘電体層17を保護する。図11の段階において、ゲート・トレンチ20における露出しているスペーサー52を、ソース・ドーピング63の前にエッチングにより除去することができる。図12は、最終的なデバイス構造を示し、この構造では、窒化物ウィンドウ51a（ここから端部トレンチ20eがP+領域150内に延びている）に、酸化物スペーサー52がまだ存在する。
【００５４】
図11において、ソース領域13は、再び開いたウィンドウ51aにおいて、すなわち、スペーサーの除去の後に、ドーパント・イオン63を注入することによって形成される。しかしながら、狭いトレンチ・ゲート11に対するソース領域13の自動位置合わせを行うために、他の方法においてスペーサー52を使用することもできる。1つのこのような代替方法においては、スペーサー52自体における砒素またはリンのドーピングから本体100にソース領域13を拡散させることができる。別の代替方法においては、表面10aにおけるn型の層13'からソース領域13を形成することができる。このドーピングされた層13'は、マスク51の前に形成することができ、次いで、トレンチキャッピング層18を形成した後にこの層13'全体を下層の領域15までエッチングする。
【００５５】
さらなる代替形式においては、図7の段階においてウィンドウ51aにおいてソース・ドーパント63を注入することにより、スペーサー52を形成する前にこのウィンドウ51a全体において初期のソース領域13'を形成することができる。その後、スペーサー52が形成され、次いで、図8に示されているように、狭くされたウィンドウにおいてトレンチ20、20eが領域13'を貫通してエッチングされる。
【００５６】
図9〜11と12の実施例は、ゲート誘電体層として熱的酸化物を示している。しかしながら、誘電体層17を堆積することもでき、このことは図13の最終的なデバイス構造に示されている次の利点がある。すなわち、この場合、堆積された層17は、トレンチ20、20eの壁の上のゲート誘電体としてと、窒化物のトレンチ・エッチング・マスク・エリア51a上のさらなる絶縁層として延在する。
【００５７】
図1〜13の実施例においては、トレンチ20、20eの底と側壁の上に同じ薄いゲート誘電体層17が存在している。しかしながら、トレンチ20、20eがわずかにより深く、その底に厚い絶縁材料が堆積される別の実施例が可能である。ゲート・トレンチ20の底の厚い絶縁体によって、ゲート−ドレイン容量が低減する。この場合、（ずっと薄い）ゲート誘電体層17は、トレンチ20、20eの側壁にのみ存在する。
【００５８】
説明されている実施例においては、マスク51は、単一の材料（窒化ケイ素）から成るが、異なる材料の複合層が使用される別の実施例が可能である。この場合、工程の早い段階において厚い複合マスク51を使用することができ、その後、上側部分を除去することによってマスク51を薄くすることができる。図3の元のマスク51全体が窒化ケイ素である場合でも、連続する製造工程が進行するにつれて酸化環境にさらされるときに、その表面に酸窒化物が形成される。従って、例えば、窒化物マスク51は、酸化物スペーサー52および／または酸化物材料18'がエッチングされるときにエッチングにより除去される非常に薄い酸窒化物を含むことができ、マスク51はこれらの段階において薄くされる。
【００５９】
図2のデバイス終端構造においては、窒化物マスク・エリア51aは、フィールド酸化物155の大部分を覆う。このマスク・エリアがなければフィールド酸化物155はさまざまなエッチング処置にさらされるが、このマスク・エリアによって薄くされることなく保護される。窒化物マスク・エリア51aは、厚いフィールド絶縁体の一部も形成する。図14は、より厚い初期酸化物155が形成される、および／または異なるエッチング工程が使用される場合に可能な変更を示す。この変更においては、窒化物マスク・エリア51aは、P+端部領域150の外側の周囲150bの外側には延在しない。そして、フィールド板11fと110fの両方が厚いフィールド酸化物155の上に直接延在する。従って、層11cの外側の周囲11bは、窒化物マスク・エリア51aの上ではなく厚いフィールド酸化物155の上において終了する。
【００６０】
図14は、2つのさらなる変更として、周囲フィールド板110eがポリシリコン層11の部分11xから形成される変更と、周囲領域145'が、ドレイン・ドリフト領域14と同じ導電型の、事前に形成される高濃度にドーピングされている領域（n+）である変更とを示している。従って、図14は、図10の段階においてこれらの変更が行われたときの図である。
【００６１】
図14において、ポリシリコン層11c、11f上に金属ランナー110fと110cを形成する代わりに、ポリシリコン構造11e、11c、11f、および11xを金属とのシリサイドに変換してもよい。
【００６２】
しかしながら、図14のさらなる変更として、両方のフィールド板が金属層110から（部分110eと110fとして）形成される変更が可能である。部分110fは、絶縁被覆延長18eのウィンドウ18cにおいてポリシリコン層11cに接続される。1つの形式においては、金属板11eと110fの両方が厚いフィールド酸化物155上に直接的に延在してもよい。その場合、層11cの外側の周囲11bは、この場合にも窒化物マスク・エリア51a上において終了することができる。別の形式においては、金属フィールド板110eと110fは、階段状のフィールド板配置の上側レベルを形成することができる。この場合、金属フィールド板110eと110fは、厚いフィールド酸化物155の上の絶縁層（例：18e）の上に延在することができ、かつこの絶縁層のウィンドウにおいてポリシリコン部分11cと11fに接続される。このポリシリコン部分11cと11fは、厚いフィールド酸化物155の上の下側レベルのフィールド板を形成する。
【００６３】
フィールド絶縁体155の代替の有利な構成は、図15に示されている。本体表面10aにフィールド絶縁体層を堆積するかまたは熱的に成長させる代わりに、図15のフィールド絶縁体155は、トレンチ20と20eより深くかつ幅の広いトレンチ120内に堆積される。従って、絶縁体で満たされたこのトレンチ120は、p型の端部領域150よりも深く、この領域150の外側の周囲150bを規定する。このような構造では、図2における外側の周囲150bにおけるp−n接合の高い曲率に起因する高電界が回避される。トレンチ120は、図7のゲート・トレンチ・エッチング・マスク・エリア51aを形成する前にエッチングされることが好ましい。従って、このトレンチ120は、トレンチ・ゲート11に対応するトレンチ20と20eとは別の段階においてエッチングされる。
【００６４】
この図15の構造は、図2、3、14の構造よりもコンパクトにすることができる。この構造は、ここまでに説明されている変更との組合せの変更として使用することができる。特定の例においては、トレンチ120の幅は、デバイス終端領域PAにおいて3 μm〜5 μmの間でよく、バス・バー領域においてはおそらくこれより狭くてよい。好ましくは、この深いトレンチ120の底は、ドレイン領域14とより高濃度にドーピングされている領域14aとの境界付近に達し、または、より高濃度にドーピングされている領域14aに突出してもよい。絶縁体によって満たされているこのような深くかつ幅の広いフィールド・トレンチ120を使用することは、デバイス内にゲート・トレンチ・エッチング・マスク・エリア51が保持されるか否かに拘わらず、それ自体が新規である。これは、例えば、JP−A−2001−24193のトレンチ・ゲート・デバイスにおけるLOCOSフィールド絶縁体の代わりに使用することもできる。
【００６５】
図16は、バス・バー領域のさらによりコンパクトな構造を示す。このバス・バー領域にはフィールド絶縁体155は含まれていない。図16は、P+領域150内の2つの端部トレンチ20eを示しているが、さらによりコンパクトな構造にするため、このようなトレンチ20eを1本のみ有することが可能である。このような変更は、前の実施例に組み込むことができ、ゲート端子ボンド・パッド構造にも組み込むことができ、これについて以下に説明する。
【００６６】
従って、図16は、有利なゲート端子ボンド・パッド構造を示す。上側金属パターン210は、（ゲート・バス・バー構造の領域の上の）絶縁層180の上に延在して、金属ソースパッド210sと金属ゲート・パッド210gを形成している。金属ゲート・パッド210gは、絶縁層180のウィンドウ180cを介してバス・バー構造の金属トラック110gと接触している。しかしながら、この場合、金属ゲート・パッド210gは、ソース電極23の下層の部分110sの上に（絶縁層180の上に）横に大きな距離だけ延在し、従って領域CA内の多数の能動デバイス・セルの上に延在する。従って、被覆ゲート端子ボンド・パッドによって影響される本体表面10aにおける本体レイアウト領域が少ない。より多くの本体レイアウト領域を、能動デバイス・セルを収容するために使用できる。このゲート端子ボンド・パッド構造は、デバイス内にゲート・トレンチ・エッチング・マスク・エリア51aが維持されるか否かに拘わらず、それ自体が新規である。この構造は、例えば、JP−A−2001−24193のトレンチ・ゲート・デバイスにおけるゲート・パッドの代わりに使用することもできる。
【００６７】
図2〜16の実施例においては、トレンチ20、20eがエッチング・マスク・ウィンドウ51aより狭くなるようにスペーサーが使用されている。しかしながら、トレンチ20、20eがエッチング・マスク・ウィンドウ51aとほぼ同じ幅であるデバイスが形成されるように、本発明をスペーサーなしで使用してもよい。図2〜16の実施例においては、端部トレンチ20eは、ゲート・トレンチ20と深さと幅が同じである。これは、製造に関して最も単純かつ最も再現性の高い(reproducible)配置である。しかしながら、端部トレンチ20eは、深さおよび／または幅がゲート・トレンチ20と異なっていてもよい。従って、例えば、端部トレンチ20eは、より広くてもよく、わずかに深くてもよい。本出願人は、図2〜16に示されているように端部トレンチ20eがより深いP+端部領域150内に完全に収容されているときに、さらに最適な破壊特性が達成されることを発見した。しかしながら、本発明は、例えば、JP−A−2001−24193の場合のように、より浅いP+領域と組み合わせて使用することもできる。
【００６８】
当業者には、多数の他の変更と修正が明らかであろう。
【００６９】
より高濃度にドーピングされている基板14aの上のエピタキシャル層によってドレイン・ドリフト領域14を形成する代わりに、デバイスのより高濃度にドーピングされている領域14aを、ドリフト領域14を形成する高抵抗性の基板の裏面10bへのドーパント拡散によって形成してもよい。ここまで説明したデバイスは、より高濃度にドーピングされている基板14aまたは領域14aがドレイン・ドリフト領域14と同じ導電型（この例においては、n型）であるMOSFETである。しかしながら、より高濃度にドーピングされている基板14aまたは領域14aは、IGBTを形成するために反対の導電型（この例においては、p型）でもよい。IGBTの場合には、電極24は陽極電極と称される。
【００７０】
ここまでは、垂直方向に分離しているデバイス、すなわち本体10の裏面10bにおいて基板または他の領域14aと接触する第二主電極24を有するデバイスについて説明してきた。しかしながら、本発明による集積化デバイスも可能である。この場合には、領域14aは、デバイス基板と低濃度にドーピングされているエピタキシャル・ドレイン領域14の間の、ドーピングされている埋め込み層でよい。この埋め込み層領域14aは、前側の主面10aから埋め込み層の深さまで延びるドーピングされている接触領域を介して、この面10aにおいて電極24に接触させることができる。
【００７１】
上に説明されている特定の例は、nチャネル・デバイスであり、領域13と14がn型の導電性であり、領域15、150、35がp型であり、かつ領域15にゲート11によって電子反転チャネル(electron inversion channel) 12が引き起こされる。反対の導電型のドーパントを使用することによって、本発明による方法によってpチャネル・デバイスを製造することができる。この場合、領域13と14はp型の導電性であり、領域15、150、35はn型、かつ領域15にゲート11によってホール反転チャネル(hole inversion channel) 12が引き起こされる。
【００７２】
本発明のデバイスには、炭化ケイ素など、シリコン以外の半導体材料を使用してもよい。
【００７３】
本開示を読めば、当業者には他の修正と変更が明らかであろう。このような修正と変更は、この技術分野においてすでに公知でありかつ本文書にすでに説明されている特徴の代わりまたは特徴に加えて使用することのできる同等およびその他の特徴を含んでいてよい。
【００７４】
本出願において、請求項は、特定の特徴の組合せに対し策定されているが、明示的であれ暗示的であれ本文書内に開示されている如何なる新規の特徴または如何なる新規の特徴の組み合わせ、またはこれらの如何なる概念も、これらが、いずれかの請求項に現在請求されているものと同じ発明に関連するか否か、また本発明が解決するものと同じ技術的な問題のいずれかまたはすべてを解決するか否かに拘わらず、本発明の開示の範囲に含まれることは、理解されるべきである。
【００７５】
本出願人は、本出願または本出願から派生するさらなる出願の審査の間に、そのような特徴および／またはそのような特徴の組合せについて新規の請求項が策定される可能性があることをここに告知する。2つの例を以下に示す。
【００７６】
どちらの例も、例えば、MOSFETなどの絶縁ゲート型電界効果デバイス、つまり、第一導電型のソース領域とドレイン領域の間の第二導電型のチャネル収容領域に隣接する絶縁ゲートを有する能動デバイスエリアを有するデバイスに関する。ドレイン領域は、より高濃度にドーピングされている部分（例：基板）をチャネル収容領域から隔てているドレイン・ドリフト領域を含む。デバイスは、（トレンチ・ゲートを収容する）絶縁されたゲート・トレンチがソース領域からチャネル収容領域を経て下層のドレイン領域まで延在している、トレンチ・ゲート型であることが好ましい。しかしながら、これに代えて、デバイスは、絶縁されたゲートがソース領域とドレイン領域の表面に隣接する部分との間の本体表面上に延在する、いわゆるDMOS型でもよい。
【００７７】
第一の例は、能動デバイスエリアの周囲の周りに延在するデバイス終端構造（能動デバイスエリアを横切るゲート・バス・バー構造にも使用可能である）であって、次の要素、すなわち
・ チャネル収容領域(15)の延長でありかつチャネル収容領域(15)と同じかまたはそれより高いドーピング濃度を有する、第二導電型の端部領域(150)と、
・ 端部領域に突出する、または端部領域上の、絶縁されたゲート(11)の延長(11e)（この延長はトレンチ・ゲート・デバイスの場合には絶縁されたゲート・トレンチ(20)の延長である端部トレンチ(20e)の中に収容されている）と、
・ 端部領域の外側の周囲(150b)に位置しかつ端部領域(150)よりも深くドレイン・ドリフト領域(14)内に延びるフィールド・トレンチ(120)内に収容されているフィールド絶縁体(155)と、
を含む、終端構造である。
【００７８】
フィールド・トレンチ(120)は、ドレイン・ドリフト領域(14)を貫通してより高濃度にドーピングされている部分(14a)に達するまで延在してもよい。このデバイスは、
・ フィールド・トレンチ(120)の下のドレイン領域の一部の上のフィールド絶縁体(150)の上に延在し、かつトレンチ・ゲート・デバイス内の端部トレンチ(20e)を介して絶縁ゲート(11)（例：トレンチ・ゲート(11)）に接続されている、外に延びるフィールド板(11f, 110f)と、
・ フィールド・トレンチの外側の周囲を超えるドレイン領域(14)の部分の上のフィールド絶縁体の別の部分(51e)の上に延在し、かつフィールド・トレンチ(150)の外側の周囲より外の周囲領域(145)に接続されている、内に延びるフィールド板(11x, 110e)、
も含むことができる。
【００７９】
この第一の例の特定の実施例は、図15に示されている。この実施例を参照するために括弧内の参照記号が挿入されているが、これらは、ここで述べられている広い特徴を制限するものではない。
【００８０】
第二の例は、能動デバイスエリアの一部の上に延在するゲート端子ボンド・パッド構造であり、この構造は、
・ 能動デバイスエリア(CA)の少なくとも一部を横切って延在し、かつ電気抵抗の低減されたゲート接続を得るために能動デバイスエリア内のゲート(11)に接続されている、ゲート・バス・バー(11c, 110g)と、
・ ソース領域(13)に接続されているソース電極(23)の被覆下側金属部分(110s)からゲート・バス・バーを絶縁するためにゲート・バス・バーの上に延在する被覆絶縁層(180)と、
・ 金属ソースパッドおよび金属ゲート・パッド(210s, 210g)を形成するために被覆絶縁層(180)の上に延在する上側金属パターン(210s, 210g)であって、金属ゲート・パッド(210g)が、この被覆絶縁層(180)のウィンドウ(180c)を介してバス・バーの金属トラック(110g)に接触している、上側金属パターンと、
・ 能動デバイスエリア(CA)の上のソース電極(23)の下層の部分(110s)の上のこの被覆絶縁層(180)の上に横に延在する金属ゲート・パッド(210g)と、
を含む。
【００８１】
この第二の例の特定の実施例は、図16に示されている。この実施例を参照するために括弧内の参照記号が挿入されているが、これらは、ここで述べられている広い特徴を制限するものではない。
【図面の簡単な説明】
【００８２】
【図１】本発明によるトレンチ・ゲート半導体デバイスの一例の単純な平面図であり、トレンチ・エッチング・マスク・エリアの上のゲート接続レベルにおける縁終端構造とバス・バー構造の両方を示す。
【図２】例えば、図1のデバイスの縁終端の一例の横断面図であり、図1の線II−IIにおいて切断されている。
【図３】例えば、図1のデバイスの内側部分の対応する例の横断面図であり、図1の線III−IIIにおいて、すなわちゲート・バス・バー構造を通って切断されている。
【図４】図1〜3の能動セル・エリアの部分の拡大された横断面図である。
【図５】図1〜3の端部構造エリアの部分の拡大された横断面図である。
【図６】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図７】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図８】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図９】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図１０】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図１１】本発明による方法の一例による製造における連続する段階における、図5のデバイス部分の横断面図である。
【図１２】例えば、図5のデバイス部分に類似するデバイス部分の横断面図であるが、同じく本発明による変更を示している。
【図１３】例えば、図5のデバイス部分に類似するデバイス部分の横断面図であるが、同じく本発明による変更を示している。
【図１４】2つの異なる（すなわち、図2のデバイス終端にいくらか類似する）デバイス終端の横断面図であり、同じく本発明による変更を示している。
【図１５】2つの異なる（すなわち、図2のデバイス終端にいくらか類似する）デバイス終端の横断面図であり、同じく本発明による変更を示している。
【図１６】（図3のゲート・バス・バー構造にいくらか類似する）ゲート・バス・バー構造とゲート・パッドの横断面図であり、同じく本発明による変更を示している。
【符号の説明】
【００８３】
10 デバイス本体
10a 表面
10b 裏面
10e デバイス10の縁
11 トレンチ・ゲート
11' ゲート材料
11a、11b 導電層の縁
11c 導電層
11e トレンチ・ゲートの延長
11x ポリシリコン層11の部分
12 チャネル
13 ソース領域
13' 初期のソース領域
14 ドレイン領域
14' エピタキシャル層
14a 基板
15 チャネル収容領域
17 誘電体層
18、18' 中間絶縁被覆層
18a 接触ウィンドウ
18e 被覆層層の延長
20 トレンチ
20e 端部トレンチ
23、33 ソース電極
24 電極
34 ドレイン電極
35 接触領域
50 酸化物層
51 トレンチ・エッチング・マスク
51a、52a ウィンドウ
52 スペーサー
55 中間絶縁層
63 イオンの注入
81 フォトレジスト・マスク
100 半導体ウェハ本体
110e、110f、11f フィールド板
110g 金属トラック
110s ソース電極の下側部分
120 トレンチ
145 周囲領域
150 端部領域
150a、150b 周囲
155 フィールド絶縁体
180 誘電体層
180c ウィンドウ
210 上側金属パターン
210s、210g ボンド・パッド
CA セルラー・エリア
PA 周辺部領域

Claims (22)

  1. 半導体本体のセルラー・エリア内に能動デバイス・セルを有するセルラー・トレンチ・ゲート半導体デバイスであって、各能動デバイス・セルが、表面に隣接する第一導電型のソース領域と下層の第一導電型のドレイン領域との間に、第二導電型のチャネル収容領域を有し、トレンチ・ゲートを収容している絶縁されているゲート・トレンチが、前記ソース領域から前記チャネル収容領域を経て前記下層のドレイン領域まで延在し、前記トレンチ・ゲートが、前記ゲート・トレンチの側壁における中間ゲート誘電体層によって前記チャネル収容領域に誘電的に結合されており、かつ、前記セルの少なくとも1つのグループが、それぞれの端部構造において終了し、当該端部構造が、
    ・ 前記チャネル収容領域よりも高いドーピング濃度を有する第二導電型の端部領域と、
    ・ 前記絶縁ゲート・トレンチの延長でありかつ前記端部領域に突出する端部トレンチであって、前記トレンチ・ゲートの延長を収容する端部トレンチと、
    ・ 前記トレンチ・ゲートの前記延長に接続されていて、かつ前記端部領域の上の中間絶縁層の上に延在する導電層と、
    を含む、当該デバイスにおいて、
    ・ 前記中間絶縁層が、前記ゲート誘電体層よりも厚いトレンチ・エッチング・マスクのエリアを有することと、
    ・ 前記端部トレンチが前記本体内に延びかつ前記導電層が前記トレンチ・ゲートの延長に接続される位置において、前記トレンチ・エッチング・マスクを貫通してウィンドウが延在することと、
    ・ 前記導電層が、前記トレンチ・エッチング・マスク上の縁において終了する横の範囲を有すること、
    を特徴とする、トレンチ・ゲート半導体デバイス。
  2. 前記それぞれの端部構造が、前記デバイスの前記セルラー・エリアの一部を横切る縞構造として能動デバイス・セルの2つのグループの間に延在し、前記トレンチ・ゲートと、その延長と、前記導電層が、導電半導体材料であり、かつ、前記能動デバイス・セルの2つのグループの低減された電気抵抗のゲート接続を形成するために、金属トラックが、前記トレンチ・エッチング・マスク上の前記導電半導体材料の上に延在する、請求項1に記載のデバイス。
  3. 前記それぞれの端部構造が、デバイス終端構造として前記デバイスの前記セルラー・エリアの周囲の周りに延在し、前記端部領域が、上に前記トレンチ・エッチング・マスクが延在しているフィールド絶縁体において終了する外側の周囲を有し、かつ、外に延びるフィールド板が、前記端部領域の前記外側の周囲より外の前記ドレイン領域の部分の上の前記フィールド絶縁体の上に延在し、かつ前記導電層接続を介して前記トレンチ・ゲートに接続されている、請求項1に記載のデバイス。
  4. デバイス終端構造として前記セルラー・エリアの周囲の周りに延在する第一のそれぞれの端部構造と、前記セルラー・エリアの一部を横切る縞構造として延在する第二のそれぞれの端部構造とを有する請求項2と3の両方に記載のデバイスであって、前記フィールド絶縁体のエリアが、前記縞構造の前記金属トラックの下の前記トレンチ・エッチング・マスクの下に存在する、デバイス。
  5. 前記縞構造の前記金属トラックが、被覆絶縁層によってソース電極から絶縁されている、請求項2または4に記載のデバイス。
  6. 上側金属パターンが、金属ソースパッドと金属ゲート・パッドを形成するために前記被覆絶縁層の上に延在し、前記金属ゲート・パッドが、当該被覆絶縁層のウィンドウを介して前記縞構造の前記金属トラックに接触し、かつ、前記金属ゲート・パッドが、前記ソース電極の下層の部分の上に当該被覆絶縁層の上に横に延在する、請求項5に記載のデバイス。
  7. 内に延びるフィールド板が、前記デバイス終端構造の前記フィールド絶縁体の外側の周囲より外の周囲領域に接続されている、請求項3または4に記載のデバイス。
  8. 前記内に延びるフィールド板が、前記フィールド絶縁体の前記外側の周囲の上と、前記デバイス終端構造の前記フィールド絶縁体の上のさらなる絶縁層の上とに延在する、請求項7に記載のデバイス。
  9. 前記フィールド絶縁体が、その厚さの少なくともほとんどが堆積された材料である、請求項3〜8のいずれかに記載のデバイス。
  10. 前記デバイス終端構造の前記フィールド絶縁体が、前記それぞれの端部領域の前記外側の周囲に位置しかつ前記それぞれの端部領域よりも深く前記本体内に延在するフィールド・トレンチ内に収容されている堆積された絶縁材料を有する、請求項3〜9のいずれかに記載のデバイス。
  11. 前記トレンチ・エッチング・マスクが、窒化ケイ素を有する、請求項1〜10のいずれかに記載のデバイス。
  12. 前記ゲート誘電体層が、堆積された材料を有し、当該材料のエリアが、前記導電層の下、前記トレンチ・エッチング・マスクのエリアの上に存在する、請求項1〜11のいずれかに記載のデバイス。
  13. 前記導電層が、前記端部トレンチから前記絶縁層の上におけるゲート材料の延長である、請求項1〜12のいずれかに記載のデバイス。
  14. 前記端部トレンチとゲート・トレンチの両方が、前記トレンチ・エッチング・マスクの前記ウィンドウよりも狭い、請求項1〜13のいずれかに記載のデバイス。
  15. 前記トレンチ・エッチング・マスクが、前記ウィンドウを前記端部トレンチよりも小さい幅に狭くするための別の絶縁材料の側壁延長を前記ウィンドウに有し、前記側壁延長が、前記トレンチ・エッチング・マスクの隣接する側壁より角が丸く、かつ、前記トレンチ・ゲートの前記延長が、前記端部トレンチからこれらの角がより丸い側壁延長の上と、前記トレンチ・エッチング・マスクの上とに延在する、請求項14に記載のデバイス。
  16. 前記端部トレンチとゲート・トレンチが、同じ深さである、請求項1〜15のいずれかに記載のデバイス。
  17. 前記端部トレンチが、前記端部領域よりも浅い深さまで延在し、かつその全体が前記端部領域内に収容されている、請求項1〜16のいずれかに記載のデバイス。
  18. 半導体本体のセルラー・エリア内に能動デバイス・セルを有するセルラー・トレンチ・ゲート半導体デバイスを製造する方法であって、各能動デバイス・セルが、表面に隣接する第一導電型のソース領域と下層の第一導電型のドレイン領域との間に、第二導電型のチャネル収容領域を有し、前記トレンチ・ゲートが、前記ソース領域から前記チャネル収容領域を経て前記下層のドレイン領域まで延在する絶縁されているゲート・トレンチに収容されており、前記トレンチ・ゲートが、前記ゲート・トレンチの側壁における中間ゲート誘電体層によって前記チャネル収容領域に誘電的に結合されている、方法において、
    前記セルの少なくとも1つのグループに対して、工程ステップによってそれぞれの端部構造が形成され、当該工程ステップが、
    (a)前記本体の表面に隣接する前記ドレイン領域の部分に、前記チャネル収容領域より高いドーピング濃度を有する第二導電型の表面隣接端部領域を形成する段階と、
    (b)ウィンドウを有するトレンチ・エッチング・マスクを形成する段階であって、当該ウィンドウを通じて前記ゲート・トレンチと端部トレンチが本体に突出してエッチングされ、前記端部トレンチが、前記端部領域に突出する、前記ゲート・トレンチ20の延長である、段階と、
    (c)前記本体内に前記ゲート・トレンチと前記端部トレンチをエッチングする段階と、
    (d)前記ゲート・トレンチと端部トレンチの側壁に前記ゲート誘電体層を形成する段階であって、前記ゲート誘電体層の厚さが、前記トレンチ・エッチング・マスクよりも小さい、段階と、
    (e)前記ゲート・トレンチ内と前記端部トレンチ内とにゲート材料を供給し、かつ前記トレンチ・エッチング・マスクの前記ウィンドウ全体と前記トレンチ・エッチング・マスクの上面の上とに延在させる段階と、
    (f)以下の場所、すなわち、
    ・ 前記トレンチ・ゲートを形成するために、前記ゲート・トレンチ内と、
    ・ 前記トレンチ・ゲートの延長を形成するために、前記端部トレンチ内と、前記対応するウィンドウ内と、
    ・ 前記トレンチ・ゲートの前記延長に接続されかつ前記トレンチ・エッチング・マスク上の縁において終了する横の範囲を持つ導電層を形成するために、前記トレンチ・エッチング・マスクの隣接するエリアの上、
    の前記ゲート材料を残すように、前記ゲート材料の領域をエッチングによって除去することにより前記ゲート材料をパターン化する段階と、
    を含む、方法。
  19. 請求項2〜17に記載の追加デバイス形状の1つ以上が設けられている、請求項18による方法。
  20. ステップ(f)において前記ゲート材料をパターン化した後、前記トレンチ・エッチング・マスクとそのウィンドウとを使用して、前記ソース領域、および／または前記トレンチ・ゲート上の絶縁キャッピング層が前記ゲート・トレンチに対する自動位置合わせ式に形成される、請求項18または19に記載の方法。
  21. 前記トレンチ・エッチング・マスクが、ステップ(b)においてフィールド酸化物の少なくとも大部分のエリアの上に形成されかつステップ(c)および(f)の様なその後の工程ステップの間、このフィールド酸化物エリアを保護する、窒化ケイ素を有する、請求項1〜20のいずれかに記載の方法。
  22. 前記トレンチ・エッチング・マスクが、ステップ(b)において形成される窒化ケイ素を有し、ステップ(f)の後に前記端部構造内の前記トレンチ・エッチング・マスクの前記窒化物エリアの上に酸化物層が形成され、かつ、この酸化物層が、前記トレンチ・エッチング・マスクがその後に前記能動デバイス・セルからエッチングにより除去されるときに前記下層の窒化物エリアを保護する、請求項18〜21のいずれかに記載の方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI223448B (en) * 2003-04-29 2004-11-01 Mosel Vitelic Inc DMOS device having a trenched bus structure
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7573078B2 (en) 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7550783B2 (en) 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
DE102004037153B4 (de) * 2004-07-30 2011-09-15 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauteils
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
JP5054912B2 (ja) 2004-10-28 2012-10-24 三星エスディアイ株式会社 燃料電池用触媒、その製造方法、及びそれを含む燃料電池システム
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US20060273390A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Gate contact and runners for high density trench MOSFET
KR100778986B1 (ko) * 2005-08-02 2007-11-22 산요덴키가부시키가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
JP5105160B2 (ja) * 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
EP2015353B1 (en) * 2006-12-07 2015-11-18 Kabushiki Kaisha Toshiba Semiconductor device
DE102007008777B4 (de) * 2007-02-20 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben
JP2008235399A (ja) * 2007-03-19 2008-10-02 Toshiba Corp トレンチ型電力用半導体装置及びその製造方法
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
US8735249B2 (en) * 2011-05-25 2014-05-27 Great Power Semiconductor Corp. Trenched power semiconductor device and fabrication method thereof
CN102867848B (zh) * 2011-07-04 2015-04-15 科轩微电子股份有限公司 沟槽式功率半导体元件及其制造方法
TWI550864B (zh) * 2011-08-09 2016-09-21 聯華電子股份有限公司 溝槽型金屬－氧化物－半導體元件及其製造方法
JP6077251B2 (ja) * 2012-09-28 2017-02-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN103839978B (zh) * 2012-11-23 2018-04-03 中国科学院微电子研究所 一种中高压沟槽型功率器件的终端结构及其制作方法
CN103151380A (zh) * 2013-02-02 2013-06-12 张家港凯思半导体有限公司 一种沟槽型半导体功率器件及其制造方法和终端保护结构
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
TWI555208B (zh) * 2014-05-20 2016-10-21 力祥半導體股份有限公司 線型架構之功率半導體元件
US9818828B2 (en) * 2016-03-09 2017-11-14 Polar Semiconductor, Llc Termination trench structures for high-voltage split-gate MOS devices
JP6618591B2 (ja) * 2018-09-14 2019-12-11 三菱電機株式会社 電力用半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1009035B1 (en) * 1997-08-29 2004-07-21 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the same
GB9808234D0 (en) 1998-04-17 1998-06-17 Koninkl Philips Electronics Nv Mnufacture of trench-gate semiconductor devices
JP4463888B2 (ja) * 1998-09-25 2010-05-19 Ｎｅｃエレクトロニクス株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3933811B2 (ja) * 1999-03-25 2007-06-20 株式会社ルネサステクノロジ 半導体装置の製造方法
US6413822B2 (en) 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
JP2001024193A (ja) 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
JP2001127284A (ja) * 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置の製造方法
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6472708B1 (en) * 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge

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Publication number Publication date
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