KR20040034735A - 셀 트렌치 게이트 반도체 디바이스 및 이의 제조 방법 - Google Patents

셀 트렌치 게이트 반도체 디바이스 및 이의 제조 방법 Download PDF

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KR20040034735A
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페트코스조지오스
루터필립
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 셀 트렌치 게이트 반도체 디바이스에 관한 것으로서, 디바이스 단부 구조물 및/또는 게이트 버스 바 구조물 및/또는 다른 단부 구조물이 가령 파워 MOSFET와 같은 셀 트렌치 게이트 반도체 디바이스 내의 적어도 하나의 셀 그룹에 제공된다. 이 단부 구조물에서, 가령 폴리실리콘 게이트 물질로 구성된 도전성 층(11c)이 채널 수용 영역(15)의 보다 강하게 도핑된 (P+) 단부 영역(150) 위의 중간 절연체 층(55) 상에 연장된다. 이 절연층(55)은 게이트 유전체 층(7)보다 큰 두께는 갖는 바람직하게는 실리콘 질화물로 구성된 트렌치 에칭 마스크(51)의 구역(51e)을 포함한다. 윈도우(51a)는 단부 트렌치(20e)가 P+ 영역(150) 내부로 연장되는 위치에서 트렌치 에칭 마스크(51)를 통해 연장된다. 단부 트렌치(20e)는 절연 게이트 트렌치(20)의 P+ 영역(150) 내부로의 연장부이며 트렌치 게이트(11)의 연장부(11e)를 수용한다. 도전성 층(11c)은 윈도우(51e)를 통해 트렌치 게이트 연장부(11e)에 접속된다. 도전성 층(11c)의 횡적 길이는 트렌치 에칭 마스크(51) 상에서 규정된 에지(11a,11b)에서 종결된다.

Description

셀 트렌치 게이트 반도체 디바이스 및 이의 제조 방법{TRENCH-GATE SEMICONDUCTOR DEVICES AND THEIR MANUFACTURE}
일본 공개 특허 공보 JP-A-2001-24193 및 이의 영문 요약서는 반도체 바디의 셀 구역 내의 활성 디바이스 셀(active device cell) 및 이 셀 구역의 전체 주변부 주위에서 연장되는 디바이스 종결 구조물(device termination structure)을 포함하는 셀 트렌치 게이트 반도체 디바이스를 개시한다. 이 JP-A-2001-24193의 전체 내용 및 이의 영문 요약서는 본 명세서에서 참조로서 인용된다.
각 활성 디바이스 셀은 둘 다 모두 제 1 도전형인 표면 인접 소스 영역과 그 하부에 존재하는 드레인 영역 간에 제 2 도전형의 채널 수용 영역을 갖는다. 트렌치 게이트를 수용하는 절연 게이트 트렌치는 소스 영역으로부터 채널 수용 영역을 통해서 그 하부에 존재하는 드레인 영역으로 연장된다. 트렌치 게이트는 게이트 트렌치의 측벽에서 중간 게이트 유전체 층에 의해서 채널 수용 영역으로 유전적으로 접속된다(dielectrically coupled).
JP-A-2001-24193에서 개시된 특정 디바이스 종결 구조물은 채널 수용 영역 (8(p)) 보다 높은 도핑 농도를 갖는 제 2 도전형의 단부 영역 (4(p))과, 절연 게이트 트렌치(5A)의 상기 단부 영역(4(p)) 내부로의 연장부이면서 트렌치 게이트(7A)의 연장부(7B)를 수용하는 단부 트렌치(5B)와, 트렌치 게이트의 연장부에 접속되며 단부 영역(4(p)) 상의 중간의 절연층(3,6)에 걸쳐 연장되는 도전성 층(7C)을 포함한다.
JP-A-2001-24193에서 개시된 바와 같이, 단부 영역(4(p))은 채널 수용 영역(8(p))보다 깊거나 얕을 수 있으며 단부 트렌치(5B)는 단부 영역(4(p))보다 깊거나 얕을 수 있다. 도전성 층(7C)은 중간의 절연층(3,6) 상에서 외부 방향으로 연장된 필드 플레이트를 형성한다. 이러한 알려진 디바이스에서, 중간의 절연층은 단부 영역(4(p)) 상에 존재하는 보다 얇은 산화물 층(6) 주위의 두꺼운 LOCOS 필드 산화물(3)을 포함한다. 이 두꺼운 필드 산화물(3)은 단부 영역(4(p))의 외부 주변부 및 단부 영역(4(p))을 넘어 있는 드레인 영역(2(n))의 부분 위에 존재한다. 이 JP-A-2001-24193의 디바이스에서는 트렌치 에칭 마스크(RE1)를 제거한 후에 보다 얇은 산화물 층(6)이 게이트 유전체(6)와 동시에 형성된다.
발명의 개요
본 발명의 목적은 강 도핑된 단부 영역과 그 위에 존재하는 도전성 층 간에 보다 실질적인 절연층(바람직하게는 실리콘 질화물을 포함함)을 제공하는 것이며,특히 디바이스 제조 시에 디바이스 피처들(가령, 게이트 트렌치에 대한 소스 영역 및/또는 절연 캡 층)의 자기 정렬 시에 사용될 수 있는 보다 두꺼운 절연층을 제공하는 것이다.
본 발명의 제 1 측면에서, 중간의 절연층은 게이트 유전체 층보다 두꺼운 두께를 갖는 (바람직하게는 실리콘 질화물을 포함하는) 트렌치 에칭 마스크 구역을 포함하고, 상기 단부 트렌치가 반도체 바디 내부로 연장되고 상기 도전성 층이 상기 트렌치 게이트 연장부에 접속되는 위치에서 윈도우가 상기 트렌치 에칭 마스크를 통해서 연장되며, 상기 도전성 층은 상기 트렌치 에칭 마스크 상의 에지에서 종결되는 횡적 길이를 갖는다.
그로부터 단부 트렌치가 바디 내부로 연장되는 마스크 윈도우에 의해서 최종 생성된 디바이스에서 상기 트렌치 에칭 마스크 구역을 인지할 수 있다. 이러한 마스크를 유지시키는 것은 디바이스 제조 및 최종 디바이스 구조물에 있어서 유리하다.
따라서, 트렌치 에칭 마스크는 트렌치 게이트에 접속된 도전성 층을 그 상에 증착 및 패터닝하기에 (얇은 게이트 유전체 층 구역보다) 양호한 계면이다. 이는 특히 셀 구역을 바라 보는 도전성 층의 에지를 규정하는 데 있어서 중요하다. 이 도전성 층의 에지가 JP-A-2001-24193에서처럼 게이트 유전체 층 구역 상에서 에칭함으로써 규정된다면, 얇은 게이트 유전체 구역을 에칭하거나 손상시켜서 강 도핑된 단부 영역 상 및 가능하게는 다른 구역(가령, 활성 셀 구역) 내의 절연성을 저하시킬 위험이 있다. 이러한 구역들은 이 스테이지 동안 트렌치 에칭 마스크를유지시킴으로써 본 발명에 따른 디바이스 제조 시에 보호될 수 있다. 최종 디바이스에서 단부 영역 상에 각각의 트렌치 에칭 마스크 구역을 유지시키는 것은 보다 양호한 절연 특성을 제공하며 이는 여러 실례에서 유리하다.
일 실례에서, 단부 구조물은 두 활성 디바이스 셀 그룹에 대한 게이트 접속 저항을 줄이기 위해서 금속 트랙을 포함하는 스트라이프로서 상기 두 활성 디바이스 셀 그룹들 간에서 연장된다. 이러한 구조물은 "게이트 버스 바"(gate bus-bar) 구조물 또는 "게이트 런너"(gate runner) 구조물로서 지칭된다. 두꺼운 트렌치 에칭 마스크가 게이트 버스 바와 그 하부에 존재하는 강 도핑된 단부 영역 사이에서 필요한 절연성을 갖는 적어도 벌크를 제공하는 단순한 구성이 가능하다. 그럼에도, 디바이스 종결부가 필드 절연체를 더 포함하는 경우, 이 필드 절연체 구역은 트렌치 마스크 아래에서 금속 트랙과 그 하부에 존재하는 강 도핑된 단부 영역 간의 추가 절연성 벌크로서 내장될 수 있다.
다른 실례에서, 각각의 단부 구조물은 셀 구역의 주변부를 둘러서 디바이스 종결부로서 연장될 수 있다. 따라서, 특히, JP-A-2001-24193에서 개시된 디바이스 종결 구조물의 수정 구조물이 성취될 수 있다. 이 실례에서, 강 도핑된 단부 영역은 트렌치 에칭 마스크가 그 상에서 연장되는 필드 절연체 내에서 종결되는 외부 주변부를 가질 수 있다. 외부 방향으로 연장된 필드 플레이트는 필드 절연체 위에 그리고 단부 영역의 외부 주변부 외부의 드레인 영역 부분 상에 연장될 수 있다. 이 필드 플레이트는 단부 트렌치에서 도전성 층 접속부를 통해서 트렌치 게이트에 접속될 수 있다.
이 트렌치 에칭 마스크는 단일 절연 물질로서 구성될 수 있다. 바람직하게는, 상이한 여러 물질로 구성된 다중층이 사용되어 디바이스 프로세스 스테이지 동안 에칭 및 다른 품질 저하 작업에 대해 감소된 취약성 및 높은 무결성을 갖는 절연 물질을 제공할 수 있다. 따라서, 가령, 트렌치 에칭 마스크는 실리콘 이산화물로 된 얇은 응력 완화 층 상의 실리콘 질화물의 두꺼운 층을 포함할 수 있다. 다른 실리콘 이산화물 층이 중간의 절연층의 일부로서 두꺼운 질화물 층 상에 존재할 수 있다.
디바이스의 게이트 유전체는 열적으로 성장된 얇은 산화물을 포함할 수 있으며 증착된 층을 포함할 수 있다. 증착층일 경우에, 증착된 게이트 유전체 층 구역은 도전성 층 아래의 트렌치 에칭 마스크 구역 상에 존재할 수 있다.
트렌치 에칭 마스크는 일반적으로 유리하게는 실리콘 질화물인 증착된 물질의 두꺼운 층을 포함하되, 이렇게 증착된 층은 이하에서 상세하게 기술될 바와 같이 그 하부에 존재하는 강 도핑된 단부 영역에 대해서 열 성장된 두꺼운 산화물이 미치는 도펀트 공핍 효과보다도 작은 도펀트 공핍 효과를 갖는다. 이러한 두꺼운 실리콘 질화물 마스크 구역은 디바이스 종결 구조물 내부에 내장되어 두꺼운 필드 산화물 성장을 방지한다. 두꺼운 산화물이 필드 절연체로서 포함된다면, 이 산화물은 바람직하게는 증착된다. 특히 유리한 조밀한 종결 구조물에서, 두껍게 증착된 절연체는 제 2 도전형의 종결 영역의 외부 주변부에서 보다 깊고 광폭의 필드 트렌치 내부에 수용될 수 있다. 이 트렌치 에칭 마스크는 이 산화물 충진된 종결 트렌치 상에 바로 연장될 수 있다.
본 발명의 제 2 측면에서, 제 1 측면에 따른 (가령, 게이트 버스 바 및/또는 디바이스 종결부를 위한) 하나 이상의 단부 구조물을 갖는 셀 트렌치 게이트 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은 바람직하게는 청구항 18에서 제안된 프로세스 단계들을 포함한다. 먼저, 게이트 물질이 패터닝되어 트렌치 에칭 마스크 상의 도전성 층을 규정한다. 이후에, 트렌치 에칭 마스크 및 이의 윈도우가 사용되어 트렌치 게이트에 대해 자기 정렬 방식으로 (가령, 트렌치 게이트 상의 소스 영역 및/또는 절연 캡 층과 같은) 디바이스 피처들을 제공한다.
본 발명은 US-A-6,087,224(필립스 참조 번호 PHB34245)에서 개시된 유리한 제조 방법의 자기 정렬 기술과 양립한다. 이 방법에서, 측벽 연장부(스페이서)는 트렌치 에칭 마스크 윈도우에 제공되어 서로 다른 스테이지에서 자기 정렬 프로세스 동안 사용된다. 이로써, (윈도우보다 좁은 폭을 갖는) 협폭 트렌치 게이트가 형성될 수 있으며 소스 영역 및 소스 전극을 위한 컨택트 윈도우가 이 협폭 트렌치에 대해 자기 정렬 방식으로 결정될 수 있다. US-A-6,087,224의 전체 내용은 본 명세서에서 참조로서 인용된다.
본 발명에 따른 다양한 유리한 특징들은 첨부된 청구 범위에서 제안된다. 본 발명의 실시예로 설명되는 이들 특징들 및 다른 특징들은 첨부 도면을 참조하여 이제 예시적으로 설명될 것이다.
본 발명은 가령 파워 MOSFET(절연 게이트 전계 효과 트랜지스터)와 같은 트렌치 게이트 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
도 1은 트렌치 에칭 마스크 구역의 상부 상의 게이트 접속 레벨에서의 에지종결부 구성 및 버스 바 구성을 나타내는 본 발명에 따른 트렌치 게이트 반도체 디바이스의 일 실례의 평면도,
도 2는 도 1의 라인 II-II을 따라 취해진 에지 종결부의 일 실례의 단면도,
도 3은 도 1의 III-III을 따라 취해진 도 1의 디바이스의 내부 부분 즉 게이트 버스 바 구조물의 대응하는 실례의 단면도,
도 4 및 도 5는 도 1 내지 도 3의 각기 활성 셀 구역 및 단부 구조물의 확대 단면도,
도 6 내지 도 11은 본 발명에 따른 방법의 일 실례에 의한 연속적인 제조 스테이지에서의 도 5의 디바이스 부분의 단면도,
도 12 및 도 13은 본 발명에 따른 수정 디바이스 부분인, 도 5의 디바이스 부분과 유사한 디바이스 부분의 단면도,
도 14 및 도 15은 본 발명에 따른 수정 디바이스 종결부인, (도 2의 디바이스 종결부과 유사한) 두 개의 상이한 디바이스 종결부의 단면도,
도 16은 본 발명에 따른 수정 게이트 버스 바 구조물 및 게이트 패드인, (도 3의 게이트 버스 바 구조물과 유사한) 게이트 버스 바 구조물 및 게이트 패드의 단면도.
모든 도면은 도식적이며 이들 도면의 다양한 부분의 상대적 크기 및 비율은 도시하는 데 있어서 편리성과 명료성을 위해서 확대 또는 축소되었다. 따라서,가령, 도 2 및 도 3의 트렌치와 도 4 및 도 5의 트렌치는 동일한 트렌치이지만 도시하는 데 있어서 편리성을 위해서 그들의 비율을 확대 또는 축소하여 상이하게 도시하였다. 수정된 실시예 및 서로 다른 실시예에서 동일한 참조 부호는 일반적으로 대응하는 또는 유사한 피처를 지칭한다. US-A-6,087,224의 피처와 유사한 참조 부호가 본 발명의 여러 실시예들과 US-A-6,087,224의 자기 정렬 프로세스 및 디바이스를 쉽게 비교하기 위해서 사용되었다.
도 1 내지 도 5은 본 발명에 따른 셀 파워 MOSFET 디바이스의 예시적인 실시예를 도시한다. 이 디바이스의 셀 구역(CA)에서, 각 트랜지스터 셀은 제 1 도전형(본 실례에서는 n 형)을 갖는 소스 영역(13)과 드레인 영역(14)을 분리시키는 제 2 도전형(본 실례에서는 p 형)을 갖는 채널 수용 영역(15)을 갖는다. 드레인 영역(14)은 모든 셀에 대해 공통적이다. 이 디바이스는 영역(13,15)을 통해서 그 하부에 존재하는 드레인 영역 부분(14)으로 연장되어 있는 절연 트렌치(20) 내에 트렌치 게이트(11)를 갖는다. 이 게이트(11)는 트렌치(20)의 측벽에서 중간의 유전체 층(17)에 의해서 영역(15)에 용량성으로 결합된다. 이 디바이스의 온 상태에서 게이트(11)에 전압 신호를 인가하면 잘 알려진 바와 같이 소스 영역과 드레인 영역(13,14) 간의 영역(15)에서 도전성 채널(12)이 생성되고 이 도전성 채널(12) 내의 전류 흐름이 제어된다.
소스 영역(13)은 디바이스 바디(10)의 상부 주요 표면(10a)에 인접하여 위치하며 이 표면에서 소스 영역(13)과 채널 영역(15)이 소스 전극(23)에 의해서 접촉된다. 트렌치 게이트(11)는 중간의 절연 피복층(18)(종종 캡 층으로 지칭됨)에의해서 소스 전극(23)으로부터 절연된다. 통상적으로 도 1 내지 도 5의 MOSFET는 US-A-6,087,224에 도시된 바와 같은 종형 파워 디바이스 구조물이다. 영역(14)은 드레인 드리프트 영역이며 이 영역은 동일한 도전형을 갖는 보다 강하게 도핑된 기판(14a) 상의 높은 저항을 갖는 에피택셜 층에 의해서 형성될 수 있다. 기판(14a)은 드레인 전극(US-A-6,087,224에서는 참조 부호 24)에 의해서 디바이스 바디(10)의 바닥 주요 표면(US-A-6,087,224에서는 참조 부호 10b)에 접촉된다.
통상적으로 디바이스 바디(10)는 단결정 실리콘이며 게이트 유전체 층(17)은 통상적으로 열 성장된 실리콘 이산화물이거나 증착된 실리콘 이산화물이다. 통상적으로, 트렌치 게이트(11)는 도전성으로 도핑된 폴리실리콘이다.
도 1 내지 도 5에 도시된 특정 셀 디바이스는 (도 1의 세 개의 각각의 구역(CA)에서) 세 개의 셀 그룹을 포함하며 이 각 그룹은 각각의 단부 구조물에서 종결된다. 이 단부 구조물은 디바이스의 환형 주변부 구역(PA) 내의 에지 종결부(도 2 참조)이거나 이웃하는 셀 구역들(CA) 사이에서 연장된 게이트 버스 바 스트라이프 구조물(도 3 참조)이다. 각 경우에, 단부 구조물은 채널 수용 영역(15)보다 높은 도핑 농도 P+를 갖는 (본 실례에서는 p 형인) 제 2 도전형의 단부 영역(150)과, 상기 절연 게이트 트렌치(20)의 상기 P+ 영역(150) 내부로의 연장부이면서 트렌치 게이트(11)의 연장부(11e)를 수용하는 단부 트렌치(20e)와, 상기 게이트 연장부(11e)에 접속되며 상기 P+ 영역(150) 상의 중간의 절연체 층(55) 상에 연장되어 있는 도전성 층(11c)을 포함한다. 이 층(11c)은 통상적으로 게이트(11)의 도전성 반도체 물질이 연장부이다.
본 발명에 따라, 도 1 내지 도 5의 디바이스의 이들 각각의 단부 구조물은 다음과 같은 특성을 갖는다. 절연층(55)은 게이트 유전체 층(17)보다 두꺼운 두께를 갖는 트렌치 에칭 마스크(51)의 구역(51e)을 포함한다. 윈도우(51a)는 단부 트렌치(20e)가 P+ 영역(150) 내부로 연장하고 도전성 층(11c)이 트렌치 게이트 연장부(lle)에 접속되는 위치에서 트렌치 에칭 마스크(51)를 통해서 연장된다. 도전성 층(11c)은 트렌치 에칭 마스크(51) 상의 에지(11a,11b) 내에서 종결되는 횡적 길이를 갖는다.
도 1의 평면도는 층(11)의 레벨에서 취해졌다. 실선은 도전성 층(11c)의 에지(11a,11b)를 표시하며 점선은 트렌치 에칭 마스크 구역(51e)의 에지를 표시한다. 에지(11a)는 셀 구역(CA)을 바라 보는 도전성 층(11c)의 내부 주변부이며, 에지(11b)는 디바이스 바디(10)의 에지(10e)를 바라 보는 외부 주변부이다. 그의 주변부 구역(PA)에서, 일점 쇄선은 환형 필드 절연체(155)의 외부 주변부를 표시한다.
도 2의 디바이스 종결 구조물은 그의 부분(155,150,51e,20e,11e,11c)이 환형 기하 구조를 갖는다. 이 구조물은 디바이스의 전체 주변부 구역(PA) 주위로 연장된다. 그의 환형 P+ 영역(150)은 이웃하는 셀 영역(15)에 인접하는(따라서 이 영역에 접속되는) 내부 주변부(150a) 및 필드 절연체(155)에서 종결되는 외부 주변부(150b)를 갖는다. 트렌치 에칭 마스크(51)의 환형 구역(51e)은 P+ 영역(150) 위에 연장되며 필드 절연체(155) 상으로 연장된다. 외부 방향으로 연장되는 환형 필드 플레이트(110f,11f)는 필드 절연체(155) 위에 연장되며 P+영역(150)의 외부 파라미터(150b) 외부의 드레인 드리프트 영역(14)의 부분(14e) 위에 연장된다. 필드 플레이트(110f,11f)는 층 부분(11c,11e) 및 트렌치 연장부(20e)를 통해서 트렌치 게이트(110)에 접속된다. 도 2는 이 필드 플레이트가 게이트(11)의 도전성 반도체 물질의 연장부(11f)이며 그의 저항을 감소시키기 위해서 그 상에 금속 런너(110f)를 갖는 실시예를 도시한다. 이 디바이스 종결 구조물은 필드 절연체(155)의 외부 주변부 외부의 환형 주변부 영역(145)에 접속된 내부 방향으로 연장된 환형 필드 플레이트(110e)를 더 포함한다.
도 3의 게이트 버스 바 구조물은 그의 부분(155,150,51e,20e,11e,11c)이 스트라이프 기하 구조를 갖는다. 이 구조물은 활성 디바이스 셀의 이웃하는 그룹들 사이에서 셀 디바이스를 가로지르는 스트라이프로서 연장된다. 이 구조물은 도전성 반도체 층 스트라이프(11c) 상에 연장되어 있는 금속 트랙(110g)을 포함한다. 이 금속 트랙은 그들 각각의 구역(CA)에서의 셀 그룹을 위해 감소된 전기 저항을 갖는 게이트 접속부를 제공한다. 이 층 스트라이프(11c)는 그 전체가 스프라이프 형상 P+ 영역(150) 위의 트렌치 에칭 마스크(51)의 스트라이프 형상 구역(51e) 상에 존재한다. 이 스트라이프 형상 P+ 영역(150)의 두 세로 방향 측 주변부(150a)는 이웃하는 셀 영역(15)과 인접하며 이로써 이 영역(150)은 셀 영역(15)에 접속된다.
도 2 및 도 3의 각각의 단부 구조물은 일련의 공통 영역 및 층(14,150,50,17,11,110)을 포함한다. 상술한 바와 같이, 디바이스 종결 구조물 및 게이트 버스 바 구조물은 공통 프로세스 단계 동안 동시에 형성될 수 있다.
도 1 내지 도 5의 디바이스는 다음과 같은 단계들을 포함하는 본 발명에 따른 방법에 의해서 제조된다. 이 방법은 (a) (디바이스 바디(10)를 제공하는) 반도체 웨이퍼 바디(100)의 표면(10a)에 인접하는 드레인 영역(14)의 부분에 P+ 단부 영역(150)을 제공하는 단계(도 6 참조)와, (b) 자신을 통한 윈도우(51a)를 갖는 트렌치 에칭 마스크(51)를 표면(10a) 상에 제공하는 단계(도 7 참조)━상기 윈도우에서 게이트 트렌치(20) 및 단부 트렌치(20e)가 상기 바디 내부로 에칭될 것이며, 상기 단부 트렌치(20e)는 상기 게이트 트렌치(20)의 P+ 영역(150) 내부로의 연장부임━와, (c) 게이트 트렌치(20) 및 단부 트렌치(20e)를 바디(100) 내부로 에칭하는 단계(도 8 참조)와, (d) 트렌치 에칭 마스크(51)보다 작은 두께를 갖는 게이트 유전체 층(17)을 게이트 트렌치(20) 및 단부 트렌치(20e)의 측벽에 제공하는 단계(도 9 참조)와, (e) 게이트 트렌치(20) 및 단부 트렌치(20e) 내에 게이트 물질(11')을 제공하고(도 9 참조) 상기 윈도우(51a)를 통해서 트렌치 에칭 마스크(51)의 상부 표면 상으로 연장되는 단계와, (f) 게이트 물질(11')의 구역을 에칭함으로써 게이트 물질(11')을 패터닝하여(도 10 참조), 이 게이트 물질이 게이트 트렌치(20) 내에 남게 되어 트렌치 게이트(11)을 형성하고, 이 게이트 물질이 단부 트렌치(20e) 및 이와 연관된 윈도우(51a) 내에 남게 되어 트렌치 게이트의 연장부(11e)를 형성하며, 이 게이트 물질이 트렌치 에칭 마스크(51)의 인접하는 구역(51e) 상에 남게 되어 상기 게이트 연장부(11e)에 접속되며 트렌치 에칭 마스크 상의 에지(11a,11b)에서 종결되는 횡적 길이를 갖는 도전성 층(11c)을 형성하는 단계와, (g) 특히 트렌치 에칭 마스크(51) 및 이의 윈도우(51a)를 사용하여 게이트 트렌치(20)에 대해자기 정렬 방식으로 트렌치 게이트(11) 상에 절연 캡 층(18) 및/또는 소스 영역(13)을 제공함으로써 디바이스 제조를 완료하는 단계를 포함한다. 여기서, 층(18)의 연장부(18e)는 단부 구조물 상에 층간 유전체를 형성할 수 있다.
도 1 내지 도 5의 디바이스 실시예들을 제조하는 상세한 프로세스 스테이지들은 도 6 내지 도 11을 참조하여 이제 기술될 것이다. 도 6 내지 도 11은 도 5에 도시된 (디바이스 종결부 또는 게이트 버스 바 구조물을 위한) 단부 구조물 구역에 초점을 두고 있다.
도 6은 드레인 드리프트 영역(14)을 제공할 n 형 에피택셜 층(14')의 일부에 P+ 영역(150)을 형성하기 위해서 붕소 이온 주입(60)을 수행하는 스테이지(a)를 도시한다. 통상적으로, 이러한 주입은 바디 표면(10a) 상의 얇은 산화물 층(150)(통상적으로 "차폐 ox"로 지칭됨)을 통해 수행된다. 이 영역(150)의 횡적 길이는 가령 포토레지스트와 같은 주입 마스크(55)에 의해 규정된다. 특정 실례에서, 약 5*1013cm-2이온의 붕소 도즈량이 약 250 keV 에너지에서 주입된다. 이러한 도즈량 및 에너지는 최정 생성되는 영역(150)이 채널 수용 영역(15)보다 강하게 P+ 도핑되고 트렌치(20e) 및 영역(15)보다 바디(10) 내부로 깊이 연장되도록 선택된다.
특정 실례에서, 이 영역은 다음과 같은 도핑 농도 및 깊이를 갖는다. 드레인 드리프트 영역(14)의 n 도핑 농도는 약 2*1016또는 3*1016cm-3인 이온 또는 비소 이온이다. P+ 영역(150)의 도핑 농도는 1018cm-3붕소 이온이며 채널 수용 영역(15)의 도핑 농도는 통상적으로 약 1017cm-3붕소 이온이다. P+ 영역(150)의 (표면(10a)으로부터의) 깊이는 2.5 ㎛ 이며 이 깊이는 가령 약 1.5 ㎛ 또는 1.7 ㎛ 의 트렌치 게이트 깊이를 갖는 영역(15)의 깊이의 대략 2 배 정도이다. 바람직하게는, 트렌치(20e) 아래로 적어도 약 0.5 ㎛ 깊이의 P+ 영역 물질이 존재한다. 디바이스의 차단 상태에서, P+ 영역(150)의 보다 큰 도핑 농도 및 깊이로 인해서 활성 셀 구역(CA)에 비해서 이 단부 구역에서는 (영역(14) 내의) 공핍층은 표면(14a) 쪽으로 더 이동된다. 따라서, 도 5의 단부 구조물은 근소하게 보다 낮아진 항복 전압을 가질 수 있으며 이로써 셀 구역(CA) 내의 활성 트렌치 망을 보호하게 된다.
도 6의 스테이지 후에 층(55,50)을 제거하고 이후에 필드 절연체(155)를 바디 표면(10a)에 제공한다. 이 필드 절연체(155)를 적어도 디바이스 종결 구역에 제공한다(도 2 참조). 이 절연체는 게이트 버스 바 구역에서 스트라이프로서 제공되거나(도 3 참조) 도 3 구역에서는 생략될 수도 있다. 통상적으로, 가령 주변부 구역(PA)에서 게이트 단자 본디 패드가 제공될 위치 아래에 필드 절연체 구역이 존재한다. 이 필드 절연체(155)는 편의상 도 5 내지 도 13에서는 도시되지 않는다. 이 절연체는 도 2 및 도 3에 도시된 바와 같이 바디 표면(10a) 상에 증착된 층이다. 이 증착된 층은 통상적으로 0.5 ㎛ 이상의 두께를 갖는 실리콘 이산화물이다. 디바이스 종결 구역(도 2 참조)에서 이 증착된 층의 길이는 이 구역에서 요구된 특정 필드 플레이트 구성에 의존한다. 특정 실례에서, 필드 절연체층(155)은 30 ㎛ 내지 40 ㎛ 범위의 길이를 갖는다. 보다 작은 부분(155)은 스트라이프 형상 마스크 구역(51e)(도 3 참조) 아래에 놓이기에 충분하게 좁아서 버스 바 구역 내에 포함될 수 있다.
필드 절연체(155)는 열 성장된 LOCOS 산화물보다는 바람직하게는 증착된 물질이다. 이렇게 증착하는 것은 그 하부에 존재하는 P+ 영역(150)의 붕소 도핑 농도에 보다 작은 영향을 미친다. 따라서, 두꺼운 LOCOS 필드 산화물을 형성하는 데 필요한 산화 단계가 P+ 영역(150)으로부터 붕소를 추출할 수 있으며 이로써 이는 디바이스의 차단 상태에서 단부 트렌치(20e)로의 바람직하지 않는 공핍층 확장을 초래할 수 있다. 만일에 필드 절연체(155) 생성을 위해서 LOCOS를 사용할 필요가 있다면, 보다 높은 붕소 도핑 농도를 도 6의 스테이지에서 제공할 필요가 있다.
도 7은 트렌치 에칭 마스크(51)를 제공하는 스테이지(b)를 도시한다. 도 7에서 점선(15)은 p 형 채널 영역(15)이 사용된 기술에 따라서 트렌치 에칭 마스크(51) 제공 스테이지 이전 또는 이후에 제공될 수 있음을 나타낸다. 따라서, 가령, 보다 낮은 도즈량 및 보다 낮은 에너지로 후속 붕소 주입을 수행하는 것은 도 7 스테이지 이전에 수행될 수 있다. 이러한 후속 붕소 주입은 필드 절연체(155)에 의해 마스킹될 수 있으며 이로써 이 주입은 셀 구역(CA) 내의 채널 수용 영역(15) 및 주변부 구역(PA) 내의 주변부 영역(145)(도 2 참조)을 도핑할 수 있다. 이 경우에, 도 2의 주변부 영역(145)은 드레인 드리프트 영역(14)과 반대되는 도전형을 가지며 이로써 그의 전위는 드레인 드리프트 영역(14)의 전위와 근사하게 될 것이다. 실제로, 영역(145,14) 간의 PN 접합부는 웨이퍼 바디(100)를 에지 라인(10e)에서 개별 디바이스 바디들(10)로 분할하기 위해 사용되는 소우 컷(a saw-cut)에 의해서 효과적으로 단락될 수 있다.
트렌치 에칭 마스크(51)를 알려진 바와 같이 가령 두꺼운 실리콘 질화물 층을 바디 표면(10a) 상의 얇은 산화물 층(50) 및 필드 절연체(155) 위에 증착함으로써 제공한다. 이 얇은 산화물 층(50)은 두꺼운 실리콘 질화물과 실리콘 표면(10a) 간의 응력을 감소시키는 최근에 성장한 "차폐 ox"이었다. 도 6에서와 같이 동일한 참조 부호(50)가 이 얇은 산화물 층에 대해 달아지며 이후부터는 이 층은 "차폐 ox"로 지칭될 것이다. 통상적으로 산화물 층(50)은 약 55 nm 두께를 가지며 질화물 층은 적어도 0.5 ㎛ 두께를 갖는다.
포토레지스트 마스크(81)를 질화물 층 상에 제공하고 이어서 잘 알려진 포토리소그래피 및 에칭 기술을 사용하여 윈도우(51a)를 규정하고 이 윈도우를 에칭하여 질화물을 질화물 마스크(51) 내부로 패터닝한다. 도 1 내지 도 13에 도시된 특정 실례에서, 이 윈도우(51a)는 (게이트 트렌치(20)가 영역(15)을 통해 에칭될) 셀 구역(CA) 및 (단부 트렌치(20e)가 영역(150)을 통해 에칭될) 단부 구조물에서 동일한 폭을 갖는다. 특정 실례에서, 윈도우(51a)는 약 0.5 ㎛ 폭을 갖는다.
윈도우(51a)의 패턴은 셀 구역(CA)에서 개별 트랜지스터 셀의 레이 아웃, 피치 및 셀 기하 구조를 결정한다. 셀 레이아웃 기하 구조에 대한 어떤 평면도도 도면에서 도시되지 않았는데, 그 이유는 본 발명은 매우 상이한, 알려진 셀 기하 구조들을 갖는 디바이스 및 제조 프로세스에 관한 것이기 때문이다. 따라서, 가령, JP-A-2001-24193에서처럼 셀은 조밀 충진 육방형 기하 구조일 수 있거나 정방형 기하 구조 또는 긴 스트라이프 기하 구조일 수 있다. 각 경우, (자신의 게이트(11)를 갖는) 트렌치(20)는 각 셀의 경계 부분을 둘러 연장된다. 도 3 (및 도 16)의 게이트 버스 바 단면은 셀 구역(CA) 내의 몇 개의 활성 디바이스 셀 뿐 만 아니라 버스 바 스트라이프를 가로지르는 단면을 도시하고 있다. 이러한 단면은 육방형 셀 또는 정방형 셀에 적합하다. 본 기술 분야의 당업자는 긴 스트라이프 기하 구조 셀의 경우 버스 바 스트라이프는 바람직하게는 긴 스트라이프 셀에 대해 수직으로 배향됨을 이해할 것이다. 이 경우에, 버스 바 스트라이프를 가로지르는 도 3 및 도 16의 단면은 그의 단부 트렌치(20e) 및 (오직 CA 측 상에서 활성인) 이웃하는 단부 게이트 트렌치(20)를 가로지를 것이며 이 단면은 긴 활성 셀의 길이 또는 그의 긴 게이트 트렌치(20)를 따라 존재할 것이다.
US-A-6,087,224에서 개시된 스페이서 기술은 이제 윈도우(51a)의 폭을 좁게 하고 트렌치(20,20e), 소스 영역(13) 및 산화물 캡 층(18)을 위해 자기 정렬 프로세스 피처들을 제공하는 데 사용된다.
따라서, 산화물 층을 질화물 마스크(51)의 상부 및 측벽 상 및 윈도우(51a)의 바닥에 윤곽 증착한다(contour deposit). 이 증착된 산화물 층을 방향성 에칭을 사용하여 알려진 방식으로 에칭백하여 질화물 마스크(51)의 상부 및 윈도우(51a)의 바닥으로부터 산화물 층을 제거하고 이 산화물 층을 윈도우(51a)에서 측벽 스페이서(52)로서 남긴다. 이 측벽 스페이서(52)는 도 8에 도시된다. 이 에칭백 단계는 협폭화된 윈도우(52a/51a)로부터 노출된 산화물 박층(50)을 제거한다.
통상적으로 윤곽 증착된 산화물 층의 두께는 약 0.2 ㎛이며 이로써 윈도우(51a)의 측벽에 남아 있는 스페이서(52)는 윈도우 폭을 0.1 ㎛ 내지 0.2 ㎛ 인 크기(52a)로 감소시킨다. 트렌치(20,20e)를 이제 협폭화된 윈도우(52a,51a)에서 바디(100) 내부로 에칭한다. 특정 실시예에서, 트렌치(20,20e)가 에칭되는 깊이는 가령 약 1.5 ㎛ 이다. 트렌치(20,20e)(약 0.2 ㎛ 폭을 가짐)는 윈도우(51a)(약 0.5 ㎛ 폭을 가짐)보다 폭이 크게 좁다.
도 9 및 도 10은 절연 게이트 구조물을 제공하는 다음 스테이지를 도시한다. 이 특정 실시예에서, 먼저 산화물 스페이서(52)를 에칭하여 광폭 윈도우(51a)를 재개방한다. 이어서, 가령 트렌치(20,20e)의 측벽에서 실리콘 바디 부분을 열 산화함으로써 게이트 유전체(17)를 형성한다. 이 단계는 또한 윈도우(51a) 내의 표면(10a)에 차폐 산화물(50a)의 다시 새로워진 구역을 제공한다. 이후에, 트렌치(20,20e)를 충진하고 윈도우(52a) 상 및 마스크(51) 위에서 연장되기에 충분한 두께로 게이트 물질(11')을 증착한다. 도 9는 이렇게 생성된 구조물을 도시한다.
이어서, 게이트 물질(11') 상에 포토레지스트 마스크(82)를 제공하여 단부 트렌치(20e) 내 및 주위에서 게이트 연장 부분(11e,11c,11f)을 유지시키며 게이트 물질(11')을 에칭백하여 게이트 트렌치(20) 내에 트렌치 게이트(11)를 형성한다. 도 10은 이렇게 생성된 구조물을 도시한다. 마스크(82)를 제외하고, 게이트(11)의 이러한 에칭백은 US-A-6,087,224에 개시되어 있다. 도 10의 구조물은 US-A-6,087,224에 따라 더 처리되어 가령 좁은 폭의 게이트 트렌치(20)에 대해 자기 정렬 방식으로 소스 영역(13) 및 게이트 캡 층(18)을 제공한다. 이러한 후속 처리에 의해서 부분(11e,11c,11f)은 단부 트렌치(20e) 및 이에 인접하는 바디(110) 부분을 마스킹한다.
도 11에 도시된 바와 같이, 소스 영역(13)의 도핑 농도 n+를 윈도우(51a)를 통해 바디(100) 내부로 도입한다. 이러한 도핑 단계는 비소 이온(63)을 주입함으로써 수행된다. 통상적으로, 매우 높은 도즈량이 사용되어 1020내지 2022cm-3비소 원자의 도핑 농도를 제공한다. 질화물 층(51) 및 게이트 연장 부분(11e,11c,11f)은 주입을 마스킹한다. 통상적으로, 게이트(11) 및 이의 연장 부분(11e,11c,11f)은 제 1 도전형(본 실례에서는 n 형)의 도핑된 폴리실리콘을 포함하며 이로써 주입된 소스 도핑(63)이 이 폴리실리콘 부분의 전도도를 증가시킨다.
US-A-6,087,224에 따라 트렌치 게이트(11) 상에 자기 정렬 방식으로 절연 피복층(18)을 제공한다. 게이트 연장 부분(11c,11e,11f) 상에 절연 피복층(18e)을 포토리소그래픽적으로 규정하는 데 있어서 동일한 프로세스 단계들이 사용된다는 점에서 본 발명의 시너지 효과가 가능하다. 도 2 및 도 3 및 도 5는 트렌치 게이트(11) 상에 증착된 피복층(18)의 연장부일 수 있는 가령 실리콘 이산화물의 증착된 피복층(18e)을 도시한다. 이 피복층 연장부(18e)는 그 내부에 내부 접속 윈도우(18c)를 가지며 이 윈도우에서 이어서 제공될 금속 런너(110f,110g)가 폴리실리콘 부분(11c,11f)과 접촉한다. 이 증착된 산화물(18e)은 게이트 연장 부분(11e,11c)에 의해 피복되지 않는 질화물 마스크 구역(51a)의 에지 부분을 피복한다. 따라서, 이 증착된 산화물(18e)은 질화물 마스크(51) 및 산화물 박층(50)을 셀 구역(CA)으로부터 에칭 제거할 때에 질화물 마스크 구역(51a)을 보호한다. 이 증착된 산화물(18e)은 주변부 영역(145)을 피복하지 않는다.
후속 프로세스는 US-A-6,087,224에 따라 계속 진행된다. 질화물 마스크(51)의 노출된 구역을 에칭하여 게이트 트렌치(20) 상의 피복층(18) 간에 소스 컨택트 윈도우를 규정한다. 이어서, 제 2 도전형(즉, p 형)의 추가 도펀트를 이 컨택트 윈도우를 통해 도입하여 채널 수용 영역(15)을 위해 보다 강하게 도핑된 (P+) 컨택트 영역(35)을 형성한다(도 2 및 도 3 및 도 5 참조). 이는 바람직하게는 붕소 이온 주입에 의해서 성취되는데, 여기서 도즈량은 소스 영역 도핑을 과잉 도핑할 정도로는 충분하지 않다. 통상적으로, 이 P+ 도핑 농도는 가령 약 1019cm-3붕소 원자일 수 있다. 도 2에 도시된 바와 같이, P+ 컨택트 영역(35)은 p 형 주변부 영역(145) 내에 제공될 수 있다.
산화물 박층(50)은 통상적으로 주입 윈도우에 존재한다. 쇼트 딥 에칭(short dip etch)을 사용하여 그 노출된 산화물 층(50)을 제거하여 소스 전극(23)을 위해 컨택트 윈도우(18a)를 완전 개방하며 주변부 필드 플레이트(110e)를 위해 주변부 윈도우를 완전 개방한다. 이러한 산화물 박층(50) 제거 동안 산화물 층(18,18e)의 어느 정도의 등방성 에칭백이 (수직 및 수평으로) 발생할 것이다.
이어서, 금속층(110)을 증착하고 포토리소그래픽 및 에칭 단계를 사용하여이 증착된 금속층을 주변부 필드 플레이트(110e), 게이트 접속형 런너(110f,110g) 및 소스 전극(23)의 적어도 하부 부분(110s)의 원하는 패턴으로 패터닝한다.
도 2 및 도 3은 금속 버스 바 런너(110g) 및 금속 필드 플레이트 런너(110f)의 일부가 소스 전극(23)의 두꺼운 상부 부분으로 피복되는 디바이스를 도시한다. 이 경우에, 가령 실리콘 이산화물로 된 레벨간 유전체 층(180)을 증착한다. 이 유전체 층(180)을 포토리소그래픽 및 에칭 단계에 의해서 금속층 부분(110e,110f,110g)을 피복하지만 소스 전극(23)의 하부 부분(110s) 및 부분(110f,110g)의 게이트 본드 패드 구역을 노출시키는 원하는 패턴으로 패터닝한다. 이어서, 상부 금속(210)을 증착하고 패터닝하여 소스 전극(23)의 소스 단자 본드 패드(210s) 및 선택 사양적으로 게이트 단자 본드 패드(210g)를 형성한다.
이어서, 후방 표면(10b)을 금속화하여 드레인 전극(34)을 형성하고 이어서 웨이퍼 바디(100)를 개별 디바이스 바디(10)로 분할한다.
본 발명의 범위 내에서 수 많은 수정 및 변경이 가능하다. 영역 및 층(14,155,150,50,51,17,11,110,180 등)을 제공 및 규정하는 데 사용될 수 있는 특정 기술 및 구성에 있어서 큰 유연성이 허용될 수 있다.
한 간단한 수정은 소스 단자 본드 패드 및 게이트 단자 본드 패드를 위해 금속층(110)을 사용하는 것이며 이는 보다 높은 레벨의 금속 또는 레벨간 유전체 층(180)을 필요로 하지 않는다. 따라서, 가령, 도 1 레이아웃을 갖는 디바이스는 각각이 각각의 단자 본드 패드를 제공하는 세 개의 소스 전극 구역(23)(110s)을 가질 수 있다. 이 세 개의 소스 본드 패드는 도 1의 세 개의 셀 구역(CA) 위에 놓이며 세 개의 각각의 본드 와이어 또는 접속 스트랩에 의해서 디바이스 패키지 소스 단자 리드에 접속된다. 이와 달리, 도 1의 두 개의 게이트 버스 바 스트라이프 각각에 불연속 갭이 존재할 수 있으며 이로써 세 개의 소스 전극 구역(23)(110s)들이 이 불연속 갭에서 하부 금속(110s) 부분에 의해 서로 접속될 수 있다.
도 5 및 도 9의 실시예에서, 게이트 유전체 층(17) 및 게이트 물질(11')을 제공하기 이전에 스페이서(52)를 제거하였다. 그러나, 한 수정 실례에서는 스페이서(52)를 이 스테이지에서 유지시켜 도 9 및 도 10의 윈도우(51a) 내에 존재하게 할 수 있다. 이 스페이서(52)를 마스크(51)의 인접하는 측벽보다 둥글게 만들어서 트렌치(20e)로부터 마스크 상부 상으로의 게이트 물질의 연장부(11e)에 의한 피복을 위해서 보다 평탄한 윤곽을 제공할 수 있다. 도 10의 스테이지에서, 게이트 트렌치(20)의 상부에 인접하는 산화물 스페이서(52)는 게이트 물질(11')의 에칭백 동안 인접하는 게이트 유전체(17)를 보호한다. 도 11의 스테이지에서, 게이트 트렌치(20)에서 노출된 스페이서(52)를 소스 도핑(63) 이전에 에칭할 수 있다. 도 12는 산화물 스페이서(52)가 질화물 윈도우(51a)에 여전히 존재하고 있으며 이 질화물 윈도우로부터 단부 트렌치(20)가 P+ 영역(150) 내부로 연장되어 있는 디바이스 구조물을 도시한다.
도 11에서, 스페이서 제거 후에 재개방된 윈도우(51a)에 도펀트 이온(63)을 주입함으로써 소스 영역(13)을 형성한다. 그러나, 좁은 폭의 트렌치 게이트(11)에 대해 소스 영역(13)의 자기 정렬을 제공하기 위해서 상기 스페이서(53)가 다른방식으로 사용될 수 있다. 하나의 실례에서, 스페이서(52) 자체 내에서의 비소 또는 인 도핑에 의해서 소스 영역(13)이 바디(100) 내부로 확산될 수 있다. 이와 달리, 소스 영역(13)은 표면(10a)에서의 n 형 층(13')으로부터 형성될 수 있다. 이렇게 도핑된 층(13')은 마스크(51) 제공 이전에 제공될 수 있으며 이어서 트렌치 캡 층(81)을 제거한 후에 이 층(13')을 통해 그 하부에 존재하는 영역(15)까지 에칭할 수 있다.
다른 형태의 실례에서, 소스 도펀트(63)는 도 7의 스테이지에서 윈도우(51a)에 주입되며 이로써 스페이서(52)를 형성하기 이전에 이 윈도우(51a) 전체 부분에 초기 소스 영역(13')을 제공할 수 있다. 이후에, 스페이서(52)를 형성하고 도 1에 도시된 바와 같이 좁은 폭의 윈도우에서 영역(13')을 통해 트렌치(20,20e)를 에칭한다.
도 9 내지 도 11 및 도 12의 실시예들은 게이트 유전체 층으로서 열적 산화물을 도시한다. 그러나, 유전체 층(17)을 증착할 수 있는데 이는 도 13의 최종 디바이스 구조물에서 도시된 다음과 같은 이점을 갖는다. 이 경우에, 증착된 층(17)은 게이트 유전체로서 트렌치(20,20e)의 벽 상에 연장되고 추가 절연체로서 질화물 트렌치 에칭 마스크 구역(51a) 상에 연장될 수 있다.
도 1 내지 도 13의 실시예에서, 동일한 게이트 유전체 박층(17)이 트렌치(20,20e)의 바닥 뿐만 아니라 측벽까지 라이닝한다(line). 그러나, 다른 실례에서 이 트렌치(20,20e)는 근소하게 보다 깊으며 그의 바닥에 증착된 두꺼운 절연 물질을 갖는다. 게이트 트렌치(20)의 바닥에 존재하는 이 두꺼운 절연체는게이트 드레인 캐패시턴스를 감소시킨다. 보다 매우 얇은 게이트 유전체 층(17)은 오직 트렌치(20,20e)의 측벽에서만 존재한다.
기술된 실시예들에서, 마스크(51)는 단일 물질(실리콘 질화물)로 구성되었지만, 다른 실시예에서, 서로 다른 물질들의 복합 층들이 사용될 수 있다. 이 경우에, 이 두꺼운 복합 물질 마스크(51)는 프로세스의 조기 스테이지에서 사용될 수 있으며 이후에 마스크(51)는 그의 상부 부분을 제거함으로써 보다 얇아질 수 있다. 심지어 도 3의 최초 마스크(51) 전체가 실리콘 질화물로 구성되는 경우에도, 이 마스크가 일련의 제조 프로세스가 진행될 때에 산화 환경에 노출될 때에는 옥시 질화물이 마스크의 표면에서 형성될 수 있다. 따라서, 가령, 질화물 마스크(51)는 옥시 질화물을 그의 표면에 포함할 수 있으며 이 옥시 질화물은 산화물 스페이서(52) 및/또는 산화물 물질(18')이 에칭될 때에 에칭 제거되며 이로써 이 스테이지에서 마스크(51)가 얇아진다.
도 2의 디바이스 종결 구조물에서, 질화물 마스크 구역(51a)은 필드 산화물(155)의 주요한 구역을 피복한다. 이로써 만일 이렇게 피복되지 않는다면 노출될 수 있는 다양한 에칭 처리 동안 필드 산화물(155)의 두께가 얇아지는 것이 방지된다. 이 질화물 마스크 구역(51a)은 또한 두꺼운 필드 절연체의 일부를 형성한다. 도 14는 보다 두꺼운 초기 산화물(155)이 제공되고 상이한 에칭 프로세스가 사용될 수 있다면 가능한 수정 실시예를 도시한다. 이 수정 실시예에서, 질화물 마스크 구역(51a)은 P+ 단부 영역(150)의 외부 주변부(150b) 외부로 연장되지 않는다. 필드 플레이트(11f,110f)는 이제 두꺼운 필드 산화물(155) 상에서 바로연장될 수 있다. 따라서, 층(11c)의 외부 주변부(11b)는 질화물 마스크 구역(51a)보다는 두꺼운 필드 산화물(155) 상에서 종결된다.
도 14는 주변부 필드 플레이트(110e)가 폴리실리콘 층(11)의 일부(11x)로부터 형성되고 주변부 영역(145')이 드레인 드리프트 영역(14)과 동일한 도전형을 갖는 강하게 도핑된 영역(n+)인 다른 수정 실시예를 도시한다. 도 14는 도 10의 스테이지에서 취해진 수정 실시예로 볼 수 있다.
도 14의 폴리실리콘 구조물(11e,11c,11f,11x)은 폴리실리콘 층(11c,11f) 상에 금속 런너(110f,110c)를 제공하는 대신에 금속을 갖는 실리사이드로 변경될 수 있다.
그러나, 필드 플레이트 모두가 금속층(110)으로부터 부분(110e,110f')으로서 형성되는 도 14의 다른 수정 실시예도 가능하다. 이 부분(110f')은 절연 피복층 연장부(18e) 내의 윈도우(18c)에서 폴리실리콘 층(11c)에 접속된다. 한 형태의 실례에서, 금속 필드 플레이트(110e,110f')는 두꺼운 필드 산화물(155) 상에서 바로 연장될 수 있다. 이어서, 층(11c)의 외부 주변부(11b)는 질화물 마스크 구역(51a) 상에서 종결된다. 다른 형태의 실례에서, 금속 필드 플레이트(110e,110f')는 보다 높은 레벨의 계단형 필드 플레이트 구성을 형성할 수 있다. 이 경우에, 금속 필드 플레이트(110e,110f')는 두꺼운 필드 산화물(155) 위의 절연층(18e) 상에 연장되며 이 절연층 내의 윈도우에서 폴리실리콘 부분(11c,11f)에 접속될 수 있다. 이 폴리실리콘 부분(11c,11f)은 두꺼운 필드 산화물(155) 상에 보다 낮은 레벨의 필드 플레이트를 형성한다.
필드 절연체(155)를 위한 유리한 다른 구성이 도 15에 도시된다. 바디 표면(10a)에 필드 절연체 층을 증착 또는 열성장시키는 대신에, 도 15의 필드 절연체(155)는 트렌치(20,20e)보다 깊고 보다 폭이 큰 트렌치(120) 내에 증착된다. 따라서, 이 절연체 충진된 트렌치(120)는 p 형 단부 영역(150)보다 깊으며 이 영역(150)의 외부 주변부(150b)를 규정한다. 이러한 구조물은 도 2의 외부 주변부(150b)에서의 매우 작은 PN 접합부 곡율로 인한 높은 전계를 막는다. 도 7의 게이트 트렌치 에칭 마스크 구역(51a)을 제공하기 이전에 트렌치(120)가 에칭될 수 있다. 따라서, 이 트렌치는 트렌치 게이트(11)와 연관된 트렌치(20,20e)와는 별도로 에칭될 수 있다.
이 도 15의 구조물은 도 2 및 도 3 및 도 14의 구조물보다 조밀할 수 있다. 이 구조물은 이전에 기술된 수정 실시예들 중 임의의 것과 함께 수정 실시예로서 사용될 수 있다. 특정 실례에서, 트렌치(120)의 폭은 디바이스 종결 구역(PA)에서 3 ㎛ 내지 5 ㎛ 정도이며 버스 바 구역에서는 보다 좁을 수 있다. 바람직하게는, 이 깊은 트렌치(120)의 바닥은 드리프트 영역(14)과 그의 보다 강하게 도핑된 영역(14a)의 계면에 근접하거나 보다 강하게 도핑된 영역(14a)을 통과할 수도 있다. 임의의 게이트 트렌치 에칭 마스크 구역(51a)이 디바이스 내에 보유되는 여부와 상관 없이 이 깊고 광폭의 절연체 충진된 필드 트렌치(120)의 사용은 그 자체로 신규하다. 가령 이 트렌치는 JP-A-2001-24193의 트렌치 게이트 디바이스에서 LOCOS 필드 절연체를 대신하는 데 사용될 수도 있다.
도 16은 버스 바 구역을 위한 보다 조밀한 구조물을 도시한다. 어떤 필드절연체(155)도 이 버스 바 구역 내에 포함되지 않는다. 도 16은 P+ 영역(150) 내의 두 개의 단부 트렌치(20e)를 도시하지만 보다 조밀한 구조물을 위해서 단지 하나의 단부 트렌치(20e)를 가질 수도 있다. 이러한 수정은 이전의 실시예에 포함될 수 있으며 이제 기술될 게이트 단자 본드 패드 구성일 수 있다.
도 16은 또한 유리한 게이트 단자 본드 패드 구성을 도시한다. 상부 금속 패턴(210)이 (게이트 버스 바 구조물의 구역 상의) 절연체 층(180) 상에 연장되어 금속 소스 패드 및 금속 게이트 패드(210s,210g)를 각기 제공한다. 이 금속 게이트 패드(210g)는 절연층(180) 내의 윈도우(180c)를 통해 버스 바 구조물의 금속 트랙(110g)과 접촉한다. 그러나, 이 경우에, 금속 게이트 패드(210g)는 소스 전극(23)의 하부에 놓인 부분(110s) 및 이로써 셀 구역(CA) 내의 수 많은 활성 디바이스 셀 위에서 (절연체 층(180) 상의) 큰 횡적 거리로 연장되어 있다. 따라서, 바디 표면(10a)에서의 보다 작은 바디 레이아웃 면적이 그 위에 존재하는 게이트 단자 본드 패드에 의해 영향을 받는다. 이러한 게이트 단자 본드 패드 구성은 임의의 게이트 트렌치 에칭 마스크 구역(51a)이 디바이스 내에 보유되는 여부와 상관없이 그 자체로 신규하다. 이 본드 패드 구성은 가령 JP-A-2001-24193의 트렌치 게이트 디바이스에서 게이트 패드를 대신하는 데 사용될 수도 있다.
도 2 내지 도 16의 실시예에서, 트렌치(20,20e)가 에칭 마스크 윈도우(51a)보다 폭이 작게 되도록 하기 위해 스페이서가 사용되었다. 그러나, 본 발명은 스페이서 없이도 사용되어 트렌치(20,20e)가 에칭 마스크 구역(51a)의 폭과 거의 동일한 폭을 갖는 디바이스를 형성할 수 있다. 도 2 내지 도 16의 실시예에서, 단부 트렌치(20e)는 게이트 트렌치(20)와 동일한 깊이와 동일한 폭을 가졌다. 이는 가장 단순하고 재생성가능한 구성이다. 그러나, 단부 트렌치(20e)는 게이트 트렌치(20)와 다른 깊이 및/또는 폭을 가질 수 있다. 따라서, 가령, 단부 트렌치(20)가 폭이 보다 넓으며 근소하게 보다 깊을 수 있다. 보다 최적의 항복 특성은 도 2 내지 도 16에서 도시된 바와 같이 단부 트렌치(20e) 전체가 보다 깊은 P+ 단부 영역(150) 내에 수용되는 경우에 성취된다. 그러나, 본 발명은 JP-A-2001-24193에서처럼 보다 얕은 P+ 단부 영역의 경우에도 사용될 수 있다.
수 많은 수정 및 변경이 본 기술 분야의 당업자에게 가능하다.
보다 강하게 도핑된 기판(14a) 상에 에피택셜 층에 의해 드레인 드리프트 영역(14)을 형성하는 대신에, 드리프트 영역(14)을 제공하는 고저항 기판의 후방 표면(10b) 내부로 도펀트를 확산시킴으로써 몇몇 디바이스들의 보다 강하게 도핑된 영역(14a)을 형성할 수 있다. 지금까지 기술된 디바이스들은 보다 강하게 도핑된 영역 또는 기판(14a)이 드레인 드리프트 영역(14)과 동일한 도전형(본 실례에서는 p 형)을 갖는 MOSFET이였다. 그러나, 보다 강하게 도핑된 기판 또는 영역(14a)이 반대되는 도전형(본 실례에서는 n 형)일 수 있으며 이로써 IGBT를 제공한다. 이 IGBT 경우에, 전극(24)은 애노드 전극으로 지칭된다.
바디(10)의 후방 표면(10b)에서 기판 또는 영역(14a)과 접촉하는 제 2 주 전극(24)을 갖는 종형 개별 디바이스들이 지금까지 기술되었다. 그러나, 집적형 디바이스가 본 발명에 따라서 가능하다. 이 경우에, 영역(14a)은 디바이스 기판과 에피택셜 약 도핑된 드레인 영역(14) 간에 매립된 도핑 층일 수 있다. 이 매립층영역(14a)은 표면(10a)으로부터 매립층의 깊이까지 연장되어 있는 도핑된 컨택트 영역을 통해 전방 주요 표면(10a)에서 전극(24)에 의해 접촉된다.
상술된 특정 실례들은 n 형 채널 디바이스였으며 영역(13,14)은 n 도전형을 가지고 영역(15,150,35)은 p 도전형을 가지며 전자 반전 채널(12)이 게이트(11)에 의해 영역(15) 내에 유도되었다. 반대되는 도전형 도펀트를 사용함으로써, p 채널 디바이스가 본 발명에 따라 제조될 수 있다. 이 경우에, 영역(13,14)은 p 도전형을 가지고 영역(15,150,35)은 n 도전형을 가지며 홀 반전 채널(12)이 게이트(11)에 의해 영역(15) 내에 유도된다.
실리콘이 아닌 다른 반도체 물질, 가령 실리콘 카바이드와 같은 물질이 본 발명에 따라 디바이스를 위해 사용될 수 있다.
본 발명의 개시 내용으로부터, 본 기술 분야의 당업자에게는 다른 수정 및 변경이 가능하다. 이러한 수정 및 변경은 본 기술 분야에서 이미 알려져 있으며 본 명세서에서 이미 기술된 특징 대신에 또는 더불어 사용될 수 있는 다른 특징들을 포함할 수 있다.
청구 범위가 특징들의 특정 조합으로 작성되었지만, 본 발명의 범위는 임의의 청구항에서 현재 청구되고 있는 바와 동일한 발명인지의 여부와 상관없이 그리고 본 발명이 해결했던 문제와 동일한 기술적 문제를 해결할 수 있는지의 여부와도 상관 없이 임의의 신규한 특징 또는 본 명세서에서 명백하게 또는 내포적으로 기술된 특징들의 임의의 신규한 조합 또는 이들의 일반화를 포함할 수 있다.
본 발명으로부터 유도되는 임의의 다른 출원 또는 본 출원의 심사 동안 새로운 청구항이 상기 특징 및/또는 상기 특징들의 조합으로 작성될 수 있음을 주목해야 한다. 따라서, 다음과 같은 두 개의 실례가 제공될 수 있다.
두 실례 모두 가령 MOSFET와 같은 절연 게이트 전계 효과 트랜지스터에 관한 것이며 따라서 제 1 도전형을 갖는 소스 영역과 드레인 영역 간의 제 2 도전형을 갖는 채널 수용 영역에 인접하는 절연 게이트를 갖는 활성 디바이스 구역을 포함한다. 이 드레인 영역은 보다 강하게 도핑된 부분(가령, 기판)을 채널 수용 영역으로부터 분리시키는 드레인 드리프트 영역을 포함한다. 이 디바이스는 바람직하게는 트렌치 게이트 타입 디바이스이며 여기에서 절연 게이트 트렌치(트렌치 게이트를 수용하고 있음)는 소스 영역으로부터 채널 수용 영역을 통해 그 하부에 존재하는 드레인 영역으로 연장되어 있다. 그러나, 이와 달리, 디바이스는 이른바 DMOS 타입일 수 있으며 여기서 절연 게이트는 소스 영역과 드레인 영역의 표면 인접 부분 간의 바디 표면 상에 연장된다.
제 1 실례는 활성 디바이스 구역의 주변부를 둘러 연장되는 (활성 디바이스 구역을 가로지르는 게이트 버스 바 구조물을 위해서도 사용될 수 있는) 디바이스 종결 구조물이다. 이 디바이스 종결 구조물은 채널 수용 영역(15)의 연장부이며 채널 수용 영역(15)보다 높은 도핑 농도 또는 동일한 도핑 농도를 갖는 제 2 도전형의 단부 영역(150)과, 상기 절연 게이트(11)의 상기 단부 영역 내부로의 또는 상에서의 연장부(lle)(상기 연장부는 트렌치 게이트 디바이스의 경우에 절연 게이트 트렌치(20)의 연장부인 단부 트렌치(20e) 내에 수용됨)와, 단부 영역의 외부 주변부(150b)에 위치한 필드 트렌치(120) 내부에 수용되며 드레인 드리프트 영역(14)내에서 단부 영역(150)보다 큰 깊이로 연장되는 필드 절연체(155)를 포함한다.
여기서, 필드 트렌치(120)는 드레인 드리프트 영역(14)을 통해 연장되어 보다 강하게 도핑된 영역(14a)에 이른다. 이 디바이스는 또한 필드 트렌치(120) 아래의 드레인 영역 부분 상의 필드 절연체(155) 상에 연장되어 있으며 트렌치 게이트 디바이스에서 단부 트렌치(20e)를 통해 트렌치 게이트(11)와 같은 절연 게이트에 접속되어 있는 외부 방향으로 연장된 필드 플레이트(11f,110f)와, 단부 영역(150)의 외부 주변부를 넘어 있는 드레인 영역(14) 부분 상의 필드 절연체의 다른 부분(51e) 상에 연장되어 있으며 단부 영역(150)의 외부 주변부 외부의 주변부 영역(145)에 접속되어 있는 내부 방향으로 연장된 필드 플레이트(11x,110e)를 포함한다.
이 제 1 실례의 특정 실시예는 도 15에 도시되어 있다. 괄호 안의 참조 부호는 특징들을 한정하지 않는 방식으로 본 실시예를 설명하고 있다.
제 2 실례는 활성 디바이스 구역의 부분 상에 연장되어 있는 게이트 단자 본드 패드 구조물이며 이 구조물은 활성 디바이스 구역(CA)을 적어도 부분적으로 가로질러 연장되어 있으며 감소된 전기 저항을 갖는 게이트 접속부를 제공하기 위해 활성 디바이스 구역에서 게이트(11)에 접속된 금속 트랙(110g)을 포함하는 게이트 버스 바(11c,110g)와, 소스 영역(13)에 접속된 소스 전극(23)의 피복성 하부 금속 부분(110s)으로부터 게이트 버스 바를 절연시키기 위해서 상기 게이트 버스 바 상에 연장되어 있는 피복성 절연층(180)과, 상기 피복성 절연층(180) 상에서 연장되어 금속 소스 패드(210s) 및 금속 게이트 패드(210g)를 제공하는 상부 금속패턴(210s,210g)을 포함하되, 상기 금속 게이트 패드(210g)는 상기 피복성 절연층(180) 내의 윈도우(180c)를 통해 버스 바 구조물의 금속 트랙(110g)과 접촉하며 상기 금속 게이트 패드(201g)는 상기 활성 디바이스 구역(CA) 상의 소스 전극(23)의 하부에 놓인 부분(110s) 상의 상기 피복성 절연층(180) 상에 횡적으로 연장되어 있다.
이 제 2 실례의 특정 실시예는 도 16에 도시되어 있다. 괄호 안의 참조 부호는 특징들을 한정하지 않는 방식으로 본 실시예를 설명하고 있다.

Claims (22)

  1. 반도체 바디의 셀 구역 내에 활성 디바이스 셀을 포함하는 셀 트렌치 게이트 반도체 디바이스━상기 각 활성 디바이스 셀은 둘 다 모두 제 1 도전형인 표면 인접 소스 영역과 그 하부에 존재하는 드레인 영역 사이에 제 2 도전형의 채널 수용 영역을 갖고, 상기 트렌치 게이트를 수용하는 절연 게이트 트렌치는 상기 소스 영역으로부터 상기 채널 수용 영역을 통해서 그 하부에 존재하는 상기 드레인 영역으로 연장되어 있으며, 상기 트렌치 게이트는 상기 게이트 트렌치의 측벽에서 중간 게이트 유전체 층에 의해 상기 채널 수용 영역에 유전적으로 결합되어 있고, 상기 셀들로 된 적어도 하나의 그룹은 각각의 단부 구조물에서 종결됨━에 있어서,
    상기 단부 구조물은,
    상기 채널 수용 영역보다 높은 도핑 농도를 갖는 상기 제 2 도전형의 단부 영역과,
    상기 절연 게이트 트렌치의 상기 단부 영역 내부로의 연장부이면서 상기 트렌치 게이트의 연장부를 수용하는 단부 트렌치와,
    상기 트렌치 게이트의 상기 연장부에 접속되며 상기 단부 영역 상의 중간 절연체 층 상에 연장되어 있는 도전성 층을 포함하되,
    상기 중간 절연체 층은 상기 게이트 유전체 층보다 두꺼운 트렌치 에칭 마스크 구역을 포함하고,
    상기 단부 트렌치가 상기 바디 내부로 연장하며 상기 도전성 층이 상기 트렌치 게이트의 상기 연장부와 접속하고 있는 위치에서 윈도우가 상기 트렌치 에칭 마스크를 통해서 연장되어 있으며,
    상기 도전성 층은 상기 트렌치 에칭 마스크 상의 에지 내에서 종결되는 횡적 길이를 갖는
    셀 트렌치 게이트 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 각각의 단부 구조물은 상기 셀 구역의 일부를 가로지르는 스트라이프 구조물로서 상기 활성 디바이스 셀들로 구성된 두 개의 그룹들 사이에 연장되어 있으며,
    상기 트렌치 게이트, 상기 트렌치 게이트의 상기 연장부 및 상기 도전성 층은 도전성 반도체 물질로 구성되고,
    금속 트랙이 상기 트렌치 에칭 마스크 상의 상기 도전성 반도체 물질 상에서 연장되어 상기 활성 디바이스 셀들로 구성된 상기 두 개의 그룹들을 위해 감소된 전기 저항을 갖는 게이트 접속부를 제공하는
    셀 트렌치 게이트 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 각각의 단부 구조물은 상기 셀 구역의 주변부 주위에서 디바이스 종결 구조물로서 연장되어 있으며,
    상기 단부 영역은 상기 트렌치 에칭 마스크가 그 상으로 연장되는 필드 절연체에서 종결되는 외부 주변부를 가지고,
    외부 방향으로 연장된 필드 플레이트가 상기 단부 영역의 상기 외부 주변부 외부의 상기 드레인 영역 부분 위의 상기 필드 절연체 위에서 연장되며 상기 도전성 층 접속부를 통해 상기 트렌치 게이트에 접속되는
    셀 트렌치 게이트 반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 셀 구역의 주변부를 주위에서 디바이스 종결 구조물로서 연장되는 제 1 각각의 단부 구조물과,
    상기 셀 구역의 일부를 가로지르는 스트라이프 구조물로서 연장되는 제 2 각각의 단부 구조물을 포함하되,
    상기 필드 절연체의 구역은 상기 스트라이프 구조물의 상기 금속 트랙 아래의 상기 트렌치 에칭 마스크 아래에 존재하는
    셀 트렌치 게이트 반도체 디바이스.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 스트라이프 구조물의 상기 금속 트랙은 피복성 절연층에 의해서 소스 전극으로부터 절연되는
    셀 트렌치 게이트 반도체 디바이스.
  6. 제 5 항에 있어서,
    상부 금속 패턴이 상기 피복성 절연층 위에서 연장되어 금속 소스 패드 및 금속 게이트 패드를 제공하고,
    상기 금속 게이트 패드는 상기 피복성 절연층 내의 윈도우를 통해 상기 스트라이프 구조물의 상기 금속 트랙과 접촉하며,
    상기 금속 게이트 패드는 상기 소스 전극의 하부에 놓인 부분 위의 상기 피복성 절연층 상에 횡적으로 연장되어 있는
    셀 트렌치 게이트 반도체 디바이스.
  7. 제 3 항 또는 제 4 항에 있어서,
    내부 방향으로 연장된 필드 플레이트가 상기 디바이스 종결 구조물의 상기 필드 절연체의 외부 주변부 외부의 주변부 영역에 접속되는
    셀 트렌치 게이트 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 내부 방향으로 연장된 필드 플레이트는 상기 필드 절연체의 상기 외부 주변부 위에서 그리고 상기 디바이스 종결 구조물의 상기 필드 절연체 상의 다른 절연층 상으로 연장되는
    셀 트렌치 게이트 반도체 디바이스.
  9. 제 3 내지 제 8 항 중 어느 한 항에 있어서,
    상기 필드 절연체는 적어도 자신의 대부분의 두께 위에 증착된 물질을 포함하는
    셀 트렌치 게이트 반도체 디바이스.
  10. 제 3 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디바이스 종결 구조물의 상기 필드 절연체는 상기 각각의 단부 영역의 상기 외부 주변부에 위치하고 상기 바디 내에서 상기 각각의 단부 영역보다 깊게 연장되는 필드 트렌치 내부에 수용되는 증착된 절연 물질을 포함하는
    셀 트렌치 게이트 반도체 디바이스.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 트렌치 에칭 마스크는 실리콘 질화물을 포함하는
    셀 트렌치 게이트 반도체 디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 게이트 유전체 층은 증착된 물질을 포함하며, 상기 게이트 유전체 층의 구역은 상기 도전성 층 아래의 상기 트렌치 에칭 마스크 구역 상에 존재하는
    셀 트렌치 게이트 반도체 디바이스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 도전성 층은 게이트 물질이 상기 단부 트렌치로부터 상기 절연층 상으로 연장된 연장부인
    셀 트렌치 게이트 반도체 디바이스.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 단부 트렌치 및 상기 게이트 트렌치 모두는 상기 트렌치 에칭 마스크 내의 윈도우보다 폭이 좁은
    셀 트렌치 게이트 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 트렌치 에칭 마스크는 상기 윈도우에서 상이한 절연 물질로 구성된 측벽 연장부를 갖고 이로써 상기 윈도우의 폭을 상기 단부 트렌치의 폭보다 좁은 폭으로 감소시키며, 상기 측벽 연장부는 상기 트렌치 에칭 마스크의 인접하는 측벽보다 더 둥글게 되고, 상기 트렌치 게이트의 상기 연장부는 상기 더 둥글게 된 측벽 연장부 위의 상기 단부 트렌치로부터 상기 트렌치 에칭 마스크 상으로 연장되는
    셀 트렌치 게이트 반도체 디바이스.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 단부 트렌치 및 상기 게이트 트렌치는 동일한 깊이를 갖는
    셀 트렌치 게이트 반도체 디바이스.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 단부 트렌치는 상기 단부 영역보다 얕은 깊이로 연장되며 그 전체가 상기 단부 영역 내에 수용되는
    셀 트렌치 게이트 반도체 디바이스.
  18. 반도체 바디의 셀 구역 내에 활성 디바이스 셀을 포함하는 셀 트렌치 게이트 반도체 디바이스━상기 각 활성 디바이스 셀은 둘 다 모두 제 1 도전형인 표면 인접 소스 영역과 그 하부에 존재하는 드레인 영역 사이에 제 2 도전형의 채널 수용 영역을 갖고, 상기 트렌치 게이트는 상기 소스 영역으로부터 상기 채널 수용 영역을 통해서 그 하부에 존재하는 상기 드레인 영역으로 연장되는 절연 게이트 트렌치 내에 수용되며, 상기 트렌치 게이트는 상기 게이트 트렌치의 측벽에서 중간 게이트 유전체 층에 의해 상기 채널 수용 영역에 유전적으로 결합되어 있고, 상기 셀들로 구성된 적어도 하나의 그룹에 각각의 단부 구조물이 제공됨━의 제조 방법에 있어서,
    (a) 상기 바디의 표면에 인접하는 상기 드레인 영역 부분 내에 상기 채널 수용 영역보다 높은 도핑 농도를 갖는 상기 제 2 도전형의 표면 인접 단부 영역을 제공하는 단계와,
    (b) 자신을 통한 윈도우를 갖는 트렌치 에칭 마스크를 제공하는 단계━상기윈도우에서 상기 게이트 트렌치 및 단부 트렌치가 상기 바디 내부로 에칭될 것이며, 상기 단부 트렌치는 상기 게이트 트렌치의 상기 단부 영역 내부로의 연장부임━와,
    (c) 상기 게이트 트렌치 및 상기 단부 트렌치를 상기 바디 내부로 에칭하는 단계와,
    (d) 상기 트렌치 에칭 마스크보다 얇은 게이트 유전체 층을 상기 게이트 트렌치 및 상기 단부 트렌치의 측벽에 제공하는 단계와,
    (e) 상기 게이트 트렌치 및 상기 단부 트렌치 내에 게이트 물질을 제공하고 상기 트렌치 에칭 마스크 내의 상기 윈도우를 통해서 상기 트렌치 에칭 마스크의 상부 표면 상으로 상기 게이트 물질을 연장하는 단계와,
    (f) 상기 게이트 물질의 구역을 에칭함으로써 상기 게이트 물질을 패터닝하여, 상기 게이트 물질이 상기 게이트 트렌치 내에 남게 되어 상기 트렌치 게이트를 형성하고, 상기 게이트 물질이 상기 단부 트렌치 및 이와 연관된 윈도우 내에 남게 되어 상기 트렌치 게이트의 연장부를 형성하며, 상기 게이트 물질이 상기 트렌치 에칭 마스크의 인접하는 구역 상에 남게 되어 상기 트렌치 게이트의 상기 연장부에 접속되며 상기 트렌치 에칭 마스크 상의 에지에서 종결되는 횡적 길이를 갖는 도전성 층을 형성하도록 하는 단계를 포함하는
    셀 트렌치 게이트 반도체 디바이스 제조 방법.
  19. 제 18 항에 있어서,
    제 2 항 내지 제 17 항 중 한 항에 따른 하나 이상의 추가 디바이스 피처가 제공되는
    셀 트렌치 게이트 반도체 디바이스 제조 방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 단계 (f)에서 상기 게이트 물질을 패터닝한 후에, 상기 트렌치 에칭 마스크 및 그의 윈도우를 사용하여 상기 게이트 트렌치에 대해 자기 정렬 방식으로 상기 트렌치 게이트 상에 상기 소스 영역 및/또는 절연 캡 층을 제공하는
    셀 트렌치 게이트 반도체 디바이스 제조 방법.
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 트렌치 에칭 마스크는 상기 단계 (b)에서 필드 산화물의 적어도 주요 구역 위에 제공되어 상기 단계 (c) 및 상기 단계 (f)와 같은 후속 프로세스 단계 동안 상기 필드 산화물을 보호하는 실리콘 질화물을 포함하는
    셀 트렌치 게이트 반도체 디바이스 제조 방법.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 단계 (b)에서 제공된 상기 트렌치 에칭 마스크는 실리콘 질화물을 포함하고,
    산화물 층이 상기 단계 (f) 이후에 상기 단부 구조물 내의 상기 트렌치 에칭 마스크의 질화물 구역 위에 제공되며,
    상기 트렌치 에칭 마스크가 이후에 상기 활성 디바이스 셀로부터 에칭 제거될 때에 상기 산화물 층은 그 하부에 존재하는 상기 질화물 구역을 보호하는
    셀 트렌치 게이트 반도체 디바이스 제조 방법.
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