JP3299283B2 - 絶縁ゲート型半導体装置とその製造方法 - Google Patents
絶縁ゲート型半導体装置とその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】 技術分野 この発明は絶縁ゲート型半導体装置およびその製造方
法に関し、特に、ゲート耐圧を向上させるための改良に
関する。
法に関し、特に、ゲート耐圧を向上させるための改良に
関する。
背景技術 半導体基体の主面に形成された溝（トレンチ）に埋設
されたゲート電極、すなわちトレンチゲートを有する絶
縁ゲート型半導体装置（仮に、「縦型の装置」と称す
る）は、ゲート電極が、半導体基体の主面に対向するよ
うに形成された絶縁ゲート型半導体装置（仮に、「横型
の装置」と称する）とは異なり、ゲート電極が、主面に
垂直な方向に形成されるために、単位セルが主面に占め
る面積を節減することができる。このため、微細加工技
術を用いることによって、単位面積当たりのセルの個
数、すなわち、セル密度を高めることが可能である。
されたゲート電極、すなわちトレンチゲートを有する絶
縁ゲート型半導体装置（仮に、「縦型の装置」と称す
る）は、ゲート電極が、半導体基体の主面に対向するよ
うに形成された絶縁ゲート型半導体装置（仮に、「横型
の装置」と称する）とは異なり、ゲート電極が、主面に
垂直な方向に形成されるために、単位セルが主面に占め
る面積を節減することができる。このため、微細加工技
術を用いることによって、単位面積当たりのセルの個
数、すなわち、セル密度を高めることが可能である。
セル密度が高まるのにともなって、装置が導通状態
（オン状態）にあるときに装置の一対の主電極の間を流
れる主電流が高くなる。絶縁ゲート型半導体装置が導通
状態にあるときの、一対の主電極の電気抵抗は、「オン
抵抗」と称され、装置の特性を評価する上での、重要な
指標の一つとなっている。横型の装置では、セル密度が
ある限度を超えて高くなると、オン抵抗の成分の一つで
ある「ｊ−FET抵抗」が無視できないほどに高くなる。
このため、横型の装置では、オン抵抗をある限度内に抑
えつつ主電流を高める上で、限界がある。
（オン状態）にあるときに装置の一対の主電極の間を流
れる主電流が高くなる。絶縁ゲート型半導体装置が導通
状態にあるときの、一対の主電極の電気抵抗は、「オン
抵抗」と称され、装置の特性を評価する上での、重要な
指標の一つとなっている。横型の装置では、セル密度が
ある限度を超えて高くなると、オン抵抗の成分の一つで
ある「ｊ−FET抵抗」が無視できないほどに高くなる。
このため、横型の装置では、オン抵抗をある限度内に抑
えつつ主電流を高める上で、限界がある。
これに対して、縦型の装置では、ｊ−FET抵抗に由来
する限界が存在しないという利点がある。縦型の装置の
利点を生かした代表例として、トレンチゲートを有する
MOSFET（MOS型電界効果トランジスタ）、および、トレ
ンチゲートを有するIGBT（Insulated Gate Bipolar Tra
nsistor）が、広く知られている。
する限界が存在しないという利点がある。縦型の装置の
利点を生かした代表例として、トレンチゲートを有する
MOSFET（MOS型電界効果トランジスタ）、および、トレ
ンチゲートを有するIGBT（Insulated Gate Bipolar Tra
nsistor）が、広く知られている。
図69は、従来のトレンチゲートを有するMOSFETのゲー
ト配線領域における平面図である。また、図70よび図7
1、それぞれ、図69におけるＡ−Ａ切断線、および、Ｂ
−Ｂ切断線に沿った断面図である。この装置150では、
ｎ型不純物を高濃度に含むｎ型基板層71の上に、それよ
りも不純物濃度の低いｎ型エピタキシャル層72が形成さ
れている。これらの半導体層によって、半導体基体99が
構成されている。
ト配線領域における平面図である。また、図70よび図7
1、それぞれ、図69におけるＡ−Ａ切断線、および、Ｂ
−Ｂ切断線に沿った断面図である。この装置150では、
ｎ型不純物を高濃度に含むｎ型基板層71の上に、それよ
りも不純物濃度の低いｎ型エピタキシャル層72が形成さ
れている。これらの半導体層によって、半導体基体99が
構成されている。
そして、ｎ型エピタキシャル層72の表面、すなわち、
半導体基体99の上主面には、選択的にｐ型半導体層96
と、ｐウェル層73とが形成されている。ｐウェル層73
は、ｐ型半導体層96に連結し、しかも、ｐ型半導体層96
の周囲を包囲するように形成されている。
半導体基体99の上主面には、選択的にｐ型半導体層96
と、ｐウェル層73とが形成されている。ｐウェル層73
は、ｐ型半導体層96に連結し、しかも、ｐ型半導体層96
の周囲を包囲するように形成されている。
半導体基体99の上主面には、互いに平行に配列する複
数のゲート溝76が帯状に形成されている。ゲート溝76
は、ｐ型半導体層96よりも深く、かつ、ｎ型エピタキシ
ャル層72よりも浅く形成される。図69〜図71に描かれる
ゲート配線領域には、ゲート溝76の長手方向の端縁が存
在する。ゲート溝76の内壁はゲート絶縁膜78で覆われて
おり、このゲート絶縁膜78を介して、ゲート溝76には、
不純物が高濃度にドープされたポリシリコンで構成され
るゲート電極77が埋設されている。
数のゲート溝76が帯状に形成されている。ゲート溝76
は、ｐ型半導体層96よりも深く、かつ、ｎ型エピタキシ
ャル層72よりも浅く形成される。図69〜図71に描かれる
ゲート配線領域には、ゲート溝76の長手方向の端縁が存
在する。ゲート溝76の内壁はゲート絶縁膜78で覆われて
おり、このゲート絶縁膜78を介して、ゲート溝76には、
不純物が高濃度にドープされたポリシリコンで構成され
るゲート電極77が埋設されている。
ゲート配線領域では、半導体基体99の上主面の中のゲ
ート電極７が存在しない領域は、絶縁膜87または絶縁膜
74で覆われている。LOCOS（local oxidation of silico
n）膜として絶縁膜87よりも厚く形成される絶縁膜74
は、ｐウェル層73の上において、ゲート溝６とは間隔を
保ちつつゲート溝６の配列方向に沿うように、選択的に
形成されている。ゲート溝６の長手方向の端部付近にお
いて、ゲート電極77は、ゲート配線79へと接続されてい
る。
ート電極７が存在しない領域は、絶縁膜87または絶縁膜
74で覆われている。LOCOS（local oxidation of silico
n）膜として絶縁膜87よりも厚く形成される絶縁膜74
は、ｐウェル層73の上において、ゲート溝６とは間隔を
保ちつつゲート溝６の配列方向に沿うように、選択的に
形成されている。ゲート溝６の長手方向の端部付近にお
いて、ゲート電極77は、ゲート配線79へと接続されてい
る。
ゲート配線79は、ゲート電極77と同一材料で構成さ
れ、しかも、ゲート電極77に一体的に連続している。ま
た、ゲート配線79は、絶縁膜74の上に配設されるととも
に、ゲート電極77との接続を実現するために、ゲート電
極77の端縁部分をも覆うようにゲート溝６の方へと延在
している。絶縁膜74は、ゲート配線79とｐウェル層73の
間の耐圧を高く維持するために設けられている。
れ、しかも、ゲート電極77に一体的に連続している。ま
た、ゲート配線79は、絶縁膜74の上に配設されるととも
に、ゲート電極77との接続を実現するために、ゲート電
極77の端縁部分をも覆うようにゲート溝６の方へと延在
している。絶縁膜74は、ゲート配線79とｐウェル層73の
間の耐圧を高く維持するために設けられている。
半導体基体99の上主面には、さらに砒素を高濃度に含
有するｎ型半導体層75が選択的に形成されている。この
ｎ型半導体層75は、ゲート溝６の長手方向の端縁の上端
部UEを包囲するように形成されている。装置の製造工程
では、ｎ型半導体層75が形成された後に、熱酸化処理に
よってゲート溝76および絶縁膜87が形成される。このと
き、ｎ型半導体層75に含まれる不純物の作用により、酸
化が加速されるために、上端部UEの近傍を覆うゲート溝
76および絶縁膜87が厚く仕上がる。そうすることで、上
端部UEの近傍におけるゲート電極77および絶縁膜87の絶
縁耐量を高める効果を得ている。
有するｎ型半導体層75が選択的に形成されている。この
ｎ型半導体層75は、ゲート溝６の長手方向の端縁の上端
部UEを包囲するように形成されている。装置の製造工程
では、ｎ型半導体層75が形成された後に、熱酸化処理に
よってゲート溝76および絶縁膜87が形成される。このと
き、ｎ型半導体層75に含まれる不純物の作用により、酸
化が加速されるために、上端部UEの近傍を覆うゲート溝
76および絶縁膜87が厚く仕上がる。そうすることで、上
端部UEの近傍におけるゲート電極77および絶縁膜87の絶
縁耐量を高める効果を得ている。
ゲート電極77およびゲート配線79の表面は、絶縁膜8
6、BPSG層81、および、絶縁膜89で構成される３層構造
の絶縁体で覆われている。絶縁膜86,89は、ともに酸化
物で構成される。絶縁膜89の上には、ソース電極84およ
びゲート配線83が配設されている。これらのソース電極
84およびゲート配線83は、ともにAl−Siで構成される。
３層構造の絶縁体には、絶縁膜74の上方の部位におい
て、開口部95が選択的に形成されており、この開口部95
を通じて、ゲート配線79とゲート配線83とが電気的に接
続されている。半導体基体99の下主面、すなわち、ｎ型
基板層71の表面には、ドレイン電極85が配設されてい
る。
6、BPSG層81、および、絶縁膜89で構成される３層構造
の絶縁体で覆われている。絶縁膜86,89は、ともに酸化
物で構成される。絶縁膜89の上には、ソース電極84およ
びゲート配線83が配設されている。これらのソース電極
84およびゲート配線83は、ともにAl−Siで構成される。
３層構造の絶縁体には、絶縁膜74の上方の部位におい
て、開口部95が選択的に形成されており、この開口部95
を通じて、ゲート配線79とゲート配線83とが電気的に接
続されている。半導体基体99の下主面、すなわち、ｎ型
基板層71の表面には、ドレイン電極85が配設されてい
る。
なお、図示を略するが、装置のセル領域においては、
半導体基体99の上主面の中のゲート溝76に隣接する領域
に選択的に、ｎ型ソース層が形成されている。そして、
ソース電極84は、セル領域において、半導体基体99の上
主面に露出するｎ型エピタキシャル層72とｎ型ソース層
とに接続されている。そして、ｎ型ソース層とｎ型エピ
タキシャル層72とに挟まれ、ゲート電極77に対向するｐ
型半導体層96の部分が、チャネル領域として機能する。
半導体基体99の上主面の中のゲート溝76に隣接する領域
に選択的に、ｎ型ソース層が形成されている。そして、
ソース電極84は、セル領域において、半導体基体99の上
主面に露出するｎ型エピタキシャル層72とｎ型ソース層
とに接続されている。そして、ｎ型ソース層とｎ型エピ
タキシャル層72とに挟まれ、ゲート電極77に対向するｐ
型半導体層96の部分が、チャネル領域として機能する。
装置を使用する際には、ソース電極84に対してドレイ
ン電極85に正の電圧が印加される。そして、ゲート配線
83およびゲート配線79を通じて、ゲート電極77に印加さ
れる電圧を調整することによって、ドレイン電極85から
ソース電極84へと流れる主電流の大きさが制御される。
ン電極85に正の電圧が印加される。そして、ゲート配線
83およびゲート配線79を通じて、ゲート電極77に印加さ
れる電圧を調整することによって、ドレイン電極85から
ソース電極84へと流れる主電流の大きさが制御される。
ドレイン電極85とソース電極84の間を導通させるため
には、ゲート電極77へソース電極84に対する正のゲート
電圧が印加される。ゲート電極77とゲート配線79とは互
いに接続されているために、それらの電位は同一の高さ
である。また、ｐウェル層73とソース電極14とは互いに
接続されているために、それらの電位も同一の電位とな
る。このため、装置が導通状態にあるときには、ゲート
電極77およびゲート配線79と、ｐウェル層73との間に、
介在するゲート絶縁膜78および絶縁膜87には、ゲート電
圧VGS、絶縁膜の厚さｄに対して、Ｅ＝VGS/d、の大きさ
の電界Ｅが発生する。
には、ゲート電極77へソース電極84に対する正のゲート
電圧が印加される。ゲート電極77とゲート配線79とは互
いに接続されているために、それらの電位は同一の高さ
である。また、ｐウェル層73とソース電極14とは互いに
接続されているために、それらの電位も同一の電位とな
る。このため、装置が導通状態にあるときには、ゲート
電極77およびゲート配線79と、ｐウェル層73との間に、
介在するゲート絶縁膜78および絶縁膜87には、ゲート電
圧VGS、絶縁膜の厚さｄに対して、Ｅ＝VGS/d、の大きさ
の電界Ｅが発生する。
装置を遮断状態とするためには、ゲート電圧として、
ゼロまたは負の電圧が印加される。ゲート電圧がゼロで
あるときには、絶縁膜に発生する電界Ｅは、Ｅ＝０、と
なる。すなわち、絶縁膜における電界は消滅する。ゲー
ト電圧が負の値（−VGS）であるときには、Ｅ＝−VGS/
d、の大きさの電界Ｅが発生する。絶縁膜は、これらの
電界に耐えるだけの絶縁耐圧を備える必要がある。この
絶縁耐圧に関する信頼性を評価するために、製造工程の
最終段階において、信頼性試験が実行される。
ゼロまたは負の電圧が印加される。ゲート電圧がゼロで
あるときには、絶縁膜に発生する電界Ｅは、Ｅ＝０、と
なる。すなわち、絶縁膜における電界は消滅する。ゲー
ト電圧が負の値（−VGS）であるときには、Ｅ＝−VGS/
d、の大きさの電界Ｅが発生する。絶縁膜は、これらの
電界に耐えるだけの絶縁耐圧を備える必要がある。この
絶縁耐圧に関する信頼性を評価するために、製造工程の
最終段階において、信頼性試験が実行される。
よく知られるHTGB（高温ゲートバイアス）試験を例に
とると、高温槽あるいはホットプレートを用いることに
より、試験対象としての装置150が高温状態に保たれ
る。この状態を保ちつつ、しかも、ソース電極84とドレ
イン電極85とが、外部配線を通じて短絡された状態で、
ゲート電極77とソース電極14の間にゲート電圧が印加さ
れる。ゲート電圧として、正、負双方の電圧が付与され
る。
とると、高温槽あるいはホットプレートを用いることに
より、試験対象としての装置150が高温状態に保たれ
る。この状態を保ちつつ、しかも、ソース電極84とドレ
イン電極85とが、外部配線を通じて短絡された状態で、
ゲート電極77とソース電極14の間にゲート電圧が印加さ
れる。ゲート電圧として、正、負双方の電圧が付与され
る。
しかも、付与されるゲート電圧の高さは、装置150に
対する保証実力値に近い高さに設定されることが多い。
装置150は、長時間にわたって、このような過酷な条件
下に置かれる。その期間において、ゲート絶縁膜78およ
び絶縁膜87の劣化の状況、その他の特定の変化の度合い
が調査される。このような試験を通じて、絶縁膜の中の
弱点部の一つとして、上述したゲート溝６の上端部UEを
覆う部分が指摘される。
対する保証実力値に近い高さに設定されることが多い。
装置150は、長時間にわたって、このような過酷な条件
下に置かれる。その期間において、ゲート絶縁膜78およ
び絶縁膜87の劣化の状況、その他の特定の変化の度合い
が調査される。このような試験を通じて、絶縁膜の中の
弱点部の一つとして、上述したゲート溝６の上端部UEを
覆う部分が指摘される。
この上端部UEは、図72に拡大して示すように、半導体
層75がゲート電極77およびゲート配線79へと、直角に突
起する部分である。このため、ゲート絶縁膜78および絶
縁膜87の中で、上端部UEを覆う部分には、電界EFが集中
する。さらに加えて、上端部UEでは、ゲート絶縁膜78お
よび絶縁膜87が鋭く折れ曲がるために、膜厚が薄く仕上
がり易い。すなわち、ゲート絶縁膜78および絶縁膜87の
中で、上端部UEを覆う部分は、装置のゲート耐圧（ゲー
ト−ソース間耐圧）を高める上で、二重の意味で弱点と
なっている。
層75がゲート電極77およびゲート配線79へと、直角に突
起する部分である。このため、ゲート絶縁膜78および絶
縁膜87の中で、上端部UEを覆う部分には、電界EFが集中
する。さらに加えて、上端部UEでは、ゲート絶縁膜78お
よび絶縁膜87が鋭く折れ曲がるために、膜厚が薄く仕上
がり易い。すなわち、ゲート絶縁膜78および絶縁膜87の
中で、上端部UEを覆う部分は、装置のゲート耐圧（ゲー
ト−ソース間耐圧）を高める上で、二重の意味で弱点と
なっている。
ｎ型半導体層75は、上端部UEで覆う絶縁膜の厚さを厚
くすることによって、弱点を改良することを意図して設
けられている。しかしながら、ｎ型半導体層75に含有さ
れる砒素による、いわゆる「増速酸化」の効果を引き出
すためには、絶縁膜78,87を形成するための熱処理の時
間が、ある程度以上長く確保される必要がある。熱処理
時間が長いと、ゲート絶縁膜78の中の上端部UE以外の部
分も相当の厚くなる。このことは、ゲート閾電圧の低下
を招き、さらにオン抵抗の増大を招く。このため、ゲー
ト絶縁膜78の効果を期待できる装置は、ゲート印加電圧
が低い装置、あるいは、絶縁膜78,87を形成するための
熱処理の時間を長くし得る装置に限られる。
くすることによって、弱点を改良することを意図して設
けられている。しかしながら、ｎ型半導体層75に含有さ
れる砒素による、いわゆる「増速酸化」の効果を引き出
すためには、絶縁膜78,87を形成するための熱処理の時
間が、ある程度以上長く確保される必要がある。熱処理
時間が長いと、ゲート絶縁膜78の中の上端部UE以外の部
分も相当の厚くなる。このことは、ゲート閾電圧の低下
を招き、さらにオン抵抗の増大を招く。このため、ゲー
ト絶縁膜78の効果を期待できる装置は、ゲート印加電圧
が低い装置、あるいは、絶縁膜78,87を形成するための
熱処理の時間を長くし得る装置に限られる。
このように、従来の絶縁ゲート型半導体装置において
は、ゲート電極およびゲート配線の絶縁に関わる絶縁膜
に絶縁耐圧の弱い部分が存在しており、そのために、絶
縁膜の信頼性が低く、製品としての装置の歩留まりにも
反映されるという問題があった。
は、ゲート電極およびゲート配線の絶縁に関わる絶縁膜
に絶縁耐圧の弱い部分が存在しており、そのために、絶
縁膜の信頼性が低く、製品としての装置の歩留まりにも
反映されるという問題があった。
発明の開示 本発明は、上記のような問題点を解決し、ゲート電極
およびゲート配線の絶縁に関わる絶縁膜の絶縁耐圧すな
わちゲート耐圧、および、信頼性を向上させ、そのこと
によって、製品の保留まりを改善することのできる絶縁
ゲート型半導体装置を提供することを目的としており、
さらに、この絶縁ゲート型半導体装置の製造に適した方
法を提供することを目的とする。
およびゲート配線の絶縁に関わる絶縁膜の絶縁耐圧すな
わちゲート耐圧、および、信頼性を向上させ、そのこと
によって、製品の保留まりを改善することのできる絶縁
ゲート型半導体装置を提供することを目的としており、
さらに、この絶縁ゲート型半導体装置の製造に適した方
法を提供することを目的とする。
この発明にかかる第１局面の装置は、絶縁ゲート型半
導体装置において、上主面と下主面を規定する半導体基
体を備え、当該半導体基体は、前記上主面に露出する第
１導電型の第１半導体層と、当該第１半導体層の中で前
記上主面の部分に選択的に形成された第２導電型の第２
半導体層と、前記第２半導体層の中で前記上主面の部分
に選択的に形成され、前記第１半導体層よりも不純物濃
度の高い第１導電型の第３半導体層と、を備えており、
前記半導体基体には、前記上主面に開口するとともに前
記第３および第２半導体層を貫通し前記第１半導体層に
まで達する溝が形成されている。
導体装置において、上主面と下主面を規定する半導体基
体を備え、当該半導体基体は、前記上主面に露出する第
１導電型の第１半導体層と、当該第１半導体層の中で前
記上主面の部分に選択的に形成された第２導電型の第２
半導体層と、前記第２半導体層の中で前記上主面の部分
に選択的に形成され、前記第１半導体層よりも不純物濃
度の高い第１導電型の第３半導体層と、を備えており、
前記半導体基体には、前記上主面に開口するとともに前
記第３および第２半導体層を貫通し前記第１半導体層に
まで達する溝が形成されている。
また、前記装置は、前記溝の内壁と前記上主面とを覆
う絶縁膜と、前記絶縁膜を介して前記溝に埋設されたゲ
ート電極と、前記溝の長手方向の端縁から離れた位置に
おける前記ゲート電極の上と、前記上主面を覆う前記絶
縁膜の上とに跨がり、前記ゲート電極と同一材料で構成
され、しかも、前記ゲート電極に一体的に連続して配設
された第１ゲート配線と、前記溝の前記端縁から前記第
１ゲート配線とは反対側に離れて、前記上主面の上に前
記絶縁膜を介して配設され、前記ゲート電極と同一材料
で構成された第２ゲート配線と、前記第１ゲート配線と
前記第２ゲート配線とを電気的に接続する第３ゲート配
線と、前記半導体基体の表面に、各々が電気的に接続さ
れた一対の主電極と、をさらに備えている。
う絶縁膜と、前記絶縁膜を介して前記溝に埋設されたゲ
ート電極と、前記溝の長手方向の端縁から離れた位置に
おける前記ゲート電極の上と、前記上主面を覆う前記絶
縁膜の上とに跨がり、前記ゲート電極と同一材料で構成
され、しかも、前記ゲート電極に一体的に連続して配設
された第１ゲート配線と、前記溝の前記端縁から前記第
１ゲート配線とは反対側に離れて、前記上主面の上に前
記絶縁膜を介して配設され、前記ゲート電極と同一材料
で構成された第２ゲート配線と、前記第１ゲート配線と
前記第２ゲート配線とを電気的に接続する第３ゲート配
線と、前記半導体基体の表面に、各々が電気的に接続さ
れた一対の主電極と、をさらに備えている。
そして、前記第３ゲート配線は、前記溝の前記端縁を
離れて配設されており、前記一対の主電極の一方は、前
記上主面において前記第２および第３半導体層に電気的
に接続されており、前記ゲート電極の上面は、前記溝の
前記端縁に接する部位において、前記上主面と同一平面
ないしそれより下方に位置している。
離れて配設されており、前記一対の主電極の一方は、前
記上主面において前記第２および第３半導体層に電気的
に接続されており、前記ゲート電極の上面は、前記溝の
前記端縁に接する部位において、前記上主面と同一平面
ないしそれより下方に位置している。
この発明にかかる第２局面の装置は、第１局面の絶縁
ゲート型半導体装置において、前記第１および第２ゲー
ト配線を覆うとともに、前記第１および第２ゲート配線
の上に、それぞれ選択的に形成された第１開口部および
第２開口部を有する絶縁層を、さらに備え、前記第３ゲ
ート配線は、前記絶縁層の上に形成されるとともに、前
記第１および第２開口部を通じて、前記第１ゲート配線
と前記第２ゲート配線とを電気的に接続する接続配線を
備える。
ゲート型半導体装置において、前記第１および第２ゲー
ト配線を覆うとともに、前記第１および第２ゲート配線
の上に、それぞれ選択的に形成された第１開口部および
第２開口部を有する絶縁層を、さらに備え、前記第３ゲ
ート配線は、前記絶縁層の上に形成されるとともに、前
記第１および第２開口部を通じて、前記第１ゲート配線
と前記第２ゲート配線とを電気的に接続する接続配線を
備える。
この発明にかかる第３局面の装置では、第２局面の絶
縁ゲート型半導体装置において、前記溝が、互いに平行
に配列する複数の単位溝に分割されており、前記第１ゲ
ート配線は、前記複数の単位溝に交差するように帯状に
配設されている。
縁ゲート型半導体装置において、前記溝が、互いに平行
に配列する複数の単位溝に分割されており、前記第１ゲ
ート配線は、前記複数の単位溝に交差するように帯状に
配設されている。
この発明にかかる第４局面の装置では、第３局面の絶
縁ゲート型半導体装置において、前記第１開口部が、前
記第１ゲート配線の長手方向に沿って帯状に形成されて
いる。
縁ゲート型半導体装置において、前記第１開口部が、前
記第１ゲート配線の長手方向に沿って帯状に形成されて
いる。
この発明にかかる第５局面の装置では、第３局面の絶
縁ゲート型半導体装置において、前記第１開口部が、前
記複数の単位溝の上方を避けるように、分散して形成さ
れている。
縁ゲート型半導体装置において、前記第１開口部が、前
記複数の単位溝の上方を避けるように、分散して形成さ
れている。
この発明にかかる第６局面の装置では、第３局面の絶
縁ゲート型半導体装置において、前記第１開口部が、前
記複数の単位溝の上方を選んで、分散して形成されてい
る。
縁ゲート型半導体装置において、前記第１開口部が、前
記複数の単位溝の上方を選んで、分散して形成されてい
る。
この発明にかかる第７局面の装置では、第１局面の絶
縁ゲート型半導体装置において、前記第３ゲート配線
が、前記絶縁膜を介して前記上主面の上に配設され、前
記第１および第２ゲート配線と同一材料で構成され、し
かも、前記第１および第２ゲート配線と一体的に連続し
ている接続配線を備える。
縁ゲート型半導体装置において、前記第３ゲート配線
が、前記絶縁膜を介して前記上主面の上に配設され、前
記第１および第２ゲート配線と同一材料で構成され、し
かも、前記第１および第２ゲート配線と一体的に連続し
ている接続配線を備える。
この発明にかかる第８局面の装置は、第７局面の絶縁
ゲート型半導体装置において、前記第１および第２ゲー
ト配線を覆うとともに、前記第１および第２ゲート配線
の上に、それぞれ選択的に形成された第１開口部および
第２開口部を有する絶縁層を、さらに備え、前記第３ゲ
ート配線は、前記絶縁層の上に形成されるとともに、前
記第１および第２開口部を通じて、前記第１ゲート配線
と前記第２ゲート配線とを電気的に接続するもう一つの
接続配線を、さらに備える。
ゲート型半導体装置において、前記第１および第２ゲー
ト配線を覆うとともに、前記第１および第２ゲート配線
の上に、それぞれ選択的に形成された第１開口部および
第２開口部を有する絶縁層を、さらに備え、前記第３ゲ
ート配線は、前記絶縁層の上に形成されるとともに、前
記第１および第２開口部を通じて、前記第１ゲート配線
と前記第２ゲート配線とを電気的に接続するもう一つの
接続配線を、さらに備える。
この発明にかかる第９局面の装置では、第７局面の絶
縁ゲート型半導体装置において、前記溝が、互いに平行
に配列する複数の単位溝に分割されており、前記第１ゲ
ート配線は、前記複数の単位溝に交差するように帯状に
配設されており、前記接続配線は、前記上主面の中の前
記複数の単位溝に挟まれた領域に沿って配設されてい
る。
縁ゲート型半導体装置において、前記溝が、互いに平行
に配列する複数の単位溝に分割されており、前記第１ゲ
ート配線は、前記複数の単位溝に交差するように帯状に
配設されており、前記接続配線は、前記上主面の中の前
記複数の単位溝に挟まれた領域に沿って配設されてい
る。
この発明にかかる第10局面の装置では、第１局面の絶
縁ゲート型半導体装置において、前記半導体基体の前記
上主面を覆う前記絶縁膜が、前記第２ゲート配線の直下
の領域において、肉厚絶縁膜として、その他の領域にお
けるよりも厚く形成されている。
縁ゲート型半導体装置において、前記半導体基体の前記
上主面を覆う前記絶縁膜が、前記第２ゲート配線の直下
の領域において、肉厚絶縁膜として、その他の領域にお
けるよりも厚く形成されている。
この発明にかかる第11局面の装置では、第10局面の絶
縁ゲート型半導体装置において、前記半導体基体が、前
記溝の前記端縁の上端部を包囲するように、前記上主面
に選択的に形成され、不純物濃度が前記第１半導体層よ
りも高い第１導電形式の高濃度半導体層を、さらに備
え、当該高濃度半導体層は、前記肉厚絶縁膜の端縁の直
下をも覆うように形成されている。
縁ゲート型半導体装置において、前記半導体基体が、前
記溝の前記端縁の上端部を包囲するように、前記上主面
に選択的に形成され、不純物濃度が前記第１半導体層よ
りも高い第１導電形式の高濃度半導体層を、さらに備
え、当該高濃度半導体層は、前記肉厚絶縁膜の端縁の直
下をも覆うように形成されている。
この発明にかかる第12局面の装置では、第１局面の絶
縁ゲート型半導体装置において、前記半導体基体が、前
記第２半導体層に連結するとともにその周囲を包囲する
ように、前記第２ゲート配線の直下の領域を含む前記上
主面の部分に、選択的に形成された第２導電型の第４半
導体層を、さらに備え、前記第４半導体層は、前記第２
半導体層よりも深く、しかも、前記溝の前記端縁の下端
部を包囲している。
縁ゲート型半導体装置において、前記半導体基体が、前
記第２半導体層に連結するとともにその周囲を包囲する
ように、前記第２ゲート配線の直下の領域を含む前記上
主面の部分に、選択的に形成された第２導電型の第４半
導体層を、さらに備え、前記第４半導体層は、前記第２
半導体層よりも深く、しかも、前記溝の前記端縁の下端
部を包囲している。
この発明にかかる第13局面の装置では、第１局面の絶
縁ゲート型半導体装置において、前記第２半導体装置
が、前記上主面の中の前記第２ゲート配線の直下の領域
にまで延在している。
縁ゲート型半導体装置において、前記第２半導体装置
が、前記上主面の中の前記第２ゲート配線の直下の領域
にまで延在している。
この発明にかかる第14局面の装置では、第１局面の絶
縁ゲート型半導体装置において、前記半導体基体が、前
記溝の前記端縁の上端部を包囲するように、前記上主面
に選択的に形成され、不純物濃度が前記第１半導体層よ
りも高い第１導電形式の高濃度半導体層を、さらに備え
る。
縁ゲート型半導体装置において、前記半導体基体が、前
記溝の前記端縁の上端部を包囲するように、前記上主面
に選択的に形成され、不純物濃度が前記第１半導体層よ
りも高い第１導電形式の高濃度半導体層を、さらに備え
る。
この発明にかかる第15局面の装置では、第14局面の絶
縁ゲート型半導体装置において、前記高濃度半導体層
が、前記第１ゲート配線の直下の領域をも覆うように形
成されている。
縁ゲート型半導体装置において、前記高濃度半導体層
が、前記第１ゲート配線の直下の領域をも覆うように形
成されている。
この発明にかかる第16局面の製造方法は、絶縁ゲート
型半導体装置の製造方法において、上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、前記
上主面に選択的に、第２導電型の不純物を導入すること
によって、第２導電型の第２半導体層を、前記第１半導
体層の中の前記上主面の部分に選択的に形成する工程
と、前記上主面に選択的に第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い第１導電型の第３半導体層を、前記第２半導体層の中
の前記上主面の部分に選択的に形成する第３半導体層形
成工程と、前記上主面から選択的にエッチングを施すこ
とにより、前記第３および第２半導体層を貫通し前記第
１半導体層に達する溝を、前記半導体基体に選択的に形
成する溝形成工程と、前記溝の内壁と前記上主面とを覆
う絶縁膜を形成する工程と、前記絶縁膜を覆うように導
電層を堆積する工程と、前記導電層を選択的に除去する
ことによって、前記絶縁膜を介して前記溝に埋設された
ゲート電極と、前記溝の長手方向の端縁から離れた位置
における前記ゲート電極の上と前記上主面を覆う前記絶
縁膜の上とに跨がり、前記ゲート電極に一体的に連続し
て配設された第１ゲート配線と、前記溝の前記端縁から
前記第１ゲート配線とは反対側に離れて、前記上主面の
上に前記絶縁膜を介して配設される第２ゲート配線と、
を形成するゲート形成工程と、前記第１および第２ゲー
ト配線を覆うように絶縁層を堆積する工程と、前記絶縁
層の中で、前記第１および第２ゲート配線の上に選択的
に、第１開口部および第２開口部を、それぞれ形成する
工程と、前記絶縁層の上の覆うとともに、前記第１およ
び第２開口部を充填することによって、前記第１ゲート
配線と前記第２ゲート配線とを電気的に接続する接続配
線を形成する工程と、各々が前記半導体基体の表面に電
気的に接続するように、一対の主電極を形成する主電極
形成工程と、を備えている。
型半導体装置の製造方法において、上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、前記
上主面に選択的に、第２導電型の不純物を導入すること
によって、第２導電型の第２半導体層を、前記第１半導
体層の中の前記上主面の部分に選択的に形成する工程
と、前記上主面に選択的に第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い第１導電型の第３半導体層を、前記第２半導体層の中
の前記上主面の部分に選択的に形成する第３半導体層形
成工程と、前記上主面から選択的にエッチングを施すこ
とにより、前記第３および第２半導体層を貫通し前記第
１半導体層に達する溝を、前記半導体基体に選択的に形
成する溝形成工程と、前記溝の内壁と前記上主面とを覆
う絶縁膜を形成する工程と、前記絶縁膜を覆うように導
電層を堆積する工程と、前記導電層を選択的に除去する
ことによって、前記絶縁膜を介して前記溝に埋設された
ゲート電極と、前記溝の長手方向の端縁から離れた位置
における前記ゲート電極の上と前記上主面を覆う前記絶
縁膜の上とに跨がり、前記ゲート電極に一体的に連続し
て配設された第１ゲート配線と、前記溝の前記端縁から
前記第１ゲート配線とは反対側に離れて、前記上主面の
上に前記絶縁膜を介して配設される第２ゲート配線と、
を形成するゲート形成工程と、前記第１および第２ゲー
ト配線を覆うように絶縁層を堆積する工程と、前記絶縁
層の中で、前記第１および第２ゲート配線の上に選択的
に、第１開口部および第２開口部を、それぞれ形成する
工程と、前記絶縁層の上の覆うとともに、前記第１およ
び第２開口部を充填することによって、前記第１ゲート
配線と前記第２ゲート配線とを電気的に接続する接続配
線を形成する工程と、各々が前記半導体基体の表面に電
気的に接続するように、一対の主電極を形成する主電極
形成工程と、を備えている。
そして、当該主電極形成工程では、前記一対の主電極
の一方が、前記上主面において前記第２および第３半導
体層に電気的に接続するように形成され、前記ゲート形
成工程では、前記ゲート電極の上面が、前記溝の前記端
縁に接する部位において、前記上主面と同一平面ないし
それより下方に位置するように、前記ゲート電極が形成
される。
の一方が、前記上主面において前記第２および第３半導
体層に電気的に接続するように形成され、前記ゲート形
成工程では、前記ゲート電極の上面が、前記溝の前記端
縁に接する部位において、前記上主面と同一平面ないし
それより下方に位置するように、前記ゲート電極が形成
される。
この発明にかかる第17局面の製造方法は、第16局面の
絶縁ゲート型半導体装置の製造方法において、前記溝形
成工程に先立って、選択的に開口する遮蔽膜を前記上主
面の上に形成する工程と、前記上主面に熱酸化処理を施
すことによって、前記遮蔽膜が開口する領域に選択的
に、前記絶縁膜よりも厚い肉厚絶縁膜を形成する工程と
を、さらに備え、前記溝形成工程では、前記溝が、前記
肉厚絶縁膜を避けて形成され、前記ゲート形成工程で
は、前記第２ゲート配線が、前記肉厚絶縁膜の上に形成
される。
絶縁ゲート型半導体装置の製造方法において、前記溝形
成工程に先立って、選択的に開口する遮蔽膜を前記上主
面の上に形成する工程と、前記上主面に熱酸化処理を施
すことによって、前記遮蔽膜が開口する領域に選択的
に、前記絶縁膜よりも厚い肉厚絶縁膜を形成する工程と
を、さらに備え、前記溝形成工程では、前記溝が、前記
肉厚絶縁膜を避けて形成され、前記ゲート形成工程で
は、前記第２ゲート配線が、前記肉厚絶縁膜の上に形成
される。
この発明にかかる第18局面の製造方法は、第16局面の
絶縁ゲート型半導体装置の製造方法において、前記第３
半導体形成工程と同時に実行され、前記上主面に選択的
に第１導電型の不純物を導入することにより、不純物濃
度が前記第１半導体層よりも高い第１導電形式の高濃度
半導体層を、前記半導体基体の前記上主面の部分に選択
的に形成する工程を、さらに備えている。そして、前記
溝形成工程では、前記溝の前記端縁の上端部が、前記高
濃度半導体層に包囲されるように形成される。
絶縁ゲート型半導体装置の製造方法において、前記第３
半導体形成工程と同時に実行され、前記上主面に選択的
に第１導電型の不純物を導入することにより、不純物濃
度が前記第１半導体層よりも高い第１導電形式の高濃度
半導体層を、前記半導体基体の前記上主面の部分に選択
的に形成する工程を、さらに備えている。そして、前記
溝形成工程では、前記溝の前記端縁の上端部が、前記高
濃度半導体層に包囲されるように形成される。
この発明にかかる第19局面の製造方法は、絶縁ゲート
型半導体装置の製造方法において、上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、前記
上主面に選択的に、第２導電型の不純物を導入すること
によって、第２導電型の第２半導体層を、前記第１半導
体層の中の前記上主面の部分に選択的に形成する工程
と、前記上主面に選択的に第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い第１導電型の第３半導体層を前記第２半導体層の中の
前記上主面の部分に選択的に形成する第３半導体層形成
工程と、前記上主面から選択的にエッチングを施すこと
により、前記第３および第２半導体層を貫通し前記第１
半導体層に達する溝を、前記半導体基体に選択的に形成
する溝形成工程と、前記溝の内壁と前記上主面とを覆う
絶縁膜を形成する工程と、前記絶縁膜を覆うように導電
層を堆積する工程と、前記導電層を選択的に除去するこ
とによって、前記絶縁膜を介して前記溝に埋設されたゲ
ート電極と、前記溝の長手方向の端縁から離れた位置に
おける前記ゲート電極の上と前記上主面を覆う前記絶縁
膜の上とに跨がり、前記ゲート電極に一体的に連続して
配設された第１ゲート配線と、前記溝の前記端縁から前
記第１ゲート配線とは反対側に離れて、前記上主面の上
に前記絶縁膜を介して配設される第２ゲート配線と、前
記絶縁膜を介して前記上主面の上に前記溝の前記端縁か
ら離れて配設され、前記第１および第２ゲート配線と一
体的に連続している接続配線と、を形成するゲート形成
工程と、各々が前記半導体基体の表面に電気的に接続す
るように、一対の主電極を形成する主電極形成工程と、
を備えている。
型半導体装置の製造方法において、上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、前記
上主面に選択的に、第２導電型の不純物を導入すること
によって、第２導電型の第２半導体層を、前記第１半導
体層の中の前記上主面の部分に選択的に形成する工程
と、前記上主面に選択的に第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い第１導電型の第３半導体層を前記第２半導体層の中の
前記上主面の部分に選択的に形成する第３半導体層形成
工程と、前記上主面から選択的にエッチングを施すこと
により、前記第３および第２半導体層を貫通し前記第１
半導体層に達する溝を、前記半導体基体に選択的に形成
する溝形成工程と、前記溝の内壁と前記上主面とを覆う
絶縁膜を形成する工程と、前記絶縁膜を覆うように導電
層を堆積する工程と、前記導電層を選択的に除去するこ
とによって、前記絶縁膜を介して前記溝に埋設されたゲ
ート電極と、前記溝の長手方向の端縁から離れた位置に
おける前記ゲート電極の上と前記上主面を覆う前記絶縁
膜の上とに跨がり、前記ゲート電極に一体的に連続して
配設された第１ゲート配線と、前記溝の前記端縁から前
記第１ゲート配線とは反対側に離れて、前記上主面の上
に前記絶縁膜を介して配設される第２ゲート配線と、前
記絶縁膜を介して前記上主面の上に前記溝の前記端縁か
ら離れて配設され、前記第１および第２ゲート配線と一
体的に連続している接続配線と、を形成するゲート形成
工程と、各々が前記半導体基体の表面に電気的に接続す
るように、一対の主電極を形成する主電極形成工程と、
を備えている。
そして、当該主電極形成工程では、前記一対の主電極
の一方が、前記上主面において前記第２および第３半導
体層に電気的に接続するように形成され、前記ゲート形
成工程では、前記ゲート電極の上面が、前記溝の前記端
縁に接する部位において、前記上主面と同一平面ないし
それより下方に位置するように、前記ゲート電極が形成
される。
の一方が、前記上主面において前記第２および第３半導
体層に電気的に接続するように形成され、前記ゲート形
成工程では、前記ゲート電極の上面が、前記溝の前記端
縁に接する部位において、前記上主面と同一平面ないし
それより下方に位置するように、前記ゲート電極が形成
される。
この発明にかかる第20局面の製造方法は、第19局面の
絶縁ゲート型半導体装置の製造方法において、前記第１
および第２ゲート配線を覆うように絶縁層を堆積する工
程と、前記絶縁層の中で、前記第１および第２ゲート配
線の上に選択的に、第１開口部および第２開口部を、そ
れぞれ形成する工程と、前記絶縁層の上を覆うととも
に、前記第１および第２開口部を充填することによっ
て、前記第１ゲート配線と前記第２ゲート配線とを電気
的に接続するもう一つの接続配線を形成する工程と、を
さらに備える。
絶縁ゲート型半導体装置の製造方法において、前記第１
および第２ゲート配線を覆うように絶縁層を堆積する工
程と、前記絶縁層の中で、前記第１および第２ゲート配
線の上に選択的に、第１開口部および第２開口部を、そ
れぞれ形成する工程と、前記絶縁層の上を覆うととも
に、前記第１および第２開口部を充填することによっ
て、前記第１ゲート配線と前記第２ゲート配線とを電気
的に接続するもう一つの接続配線を形成する工程と、を
さらに備える。
第１局面の装置では、第１〜第３ゲート配線、および
ゲート電極のいずれも溝の長手方向の端縁の上端部を覆
う絶縁膜から離れて配設されている。このため、ゲート
電極およびゲート配線に印加されるゲート電圧に起因し
て、溝の上端部を覆う絶縁膜に発生する電界の集中が、
緩和ないし解消される。このため、装置のゲート耐圧お
よび歩留まりが向上する。
ゲート電極のいずれも溝の長手方向の端縁の上端部を覆
う絶縁膜から離れて配設されている。このため、ゲート
電極およびゲート配線に印加されるゲート電圧に起因し
て、溝の上端部を覆う絶縁膜に発生する電界の集中が、
緩和ないし解消される。このため、装置のゲート耐圧お
よび歩留まりが向上する。
第２局面の装置では、第１および第２ゲート配線が、
第１および第２ゲート配線の上に形成された接続配線に
よって接続される。このため、接続配線と溝との間の相
対位置を精度よく整合させる必要がないので、製造が容
易である。
第１および第２ゲート配線の上に形成された接続配線に
よって接続される。このため、接続配線と溝との間の相
対位置を精度よく整合させる必要がないので、製造が容
易である。
第３局面の装置では、溝が複数の単位溝に分割されて
いるので、主電流の密度が高められる。また、第１ゲー
ト配線が、複数の単位溝に交差するように帯状に配設さ
れており、複数の単位溝の配列方向への第１ゲート配線
の位置合わせに高い精度が必要とされないので、製造が
容易である。
いるので、主電流の密度が高められる。また、第１ゲー
ト配線が、複数の単位溝に交差するように帯状に配設さ
れており、複数の単位溝の配列方向への第１ゲート配線
の位置合わせに高い精度が必要とされないので、製造が
容易である。
第４局面の装置では、第１開口部が、帯状の第１ゲー
ト配線の長手方向に沿って帯状に形成されており、第１
開口部の位置に高い精度が要求されないので、製造が容
易である。
ト配線の長手方向に沿って帯状に形成されており、第１
開口部の位置に高い精度が要求されないので、製造が容
易である。
第５局面の装置では、第１開口部が、分散して形成さ
れているので、第１開口部を形成する際に、第１ゲート
配線の直下に位置する絶縁膜への影響を、比較的抑える
ことができる。このため、第１ゲート配線の直下に位置
する絶縁膜の部分に関して、比較的高い信頼性が得られ
る。また、複数の単位溝の上方を避けることで、絶縁層
の上面における比較的広い平坦部を選んで第１開口部が
形成されることとなる。したがって、第１開口部の形成
が、比較的容易である。
れているので、第１開口部を形成する際に、第１ゲート
配線の直下に位置する絶縁膜への影響を、比較的抑える
ことができる。このため、第１ゲート配線の直下に位置
する絶縁膜の部分に関して、比較的高い信頼性が得られ
る。また、複数の単位溝の上方を避けることで、絶縁層
の上面における比較的広い平坦部を選んで第１開口部が
形成されることとなる。したがって、第１開口部の形成
が、比較的容易である。
第６局面の装置では、第１開口部が、複数の単位溝の
上方を選んで形成されているので、第１開口部の形成す
る際に、第１ゲート配線の直下に位置する絶縁膜への影
響がない。このため、第１ゲート配線の直下に位置する
絶縁膜の部分に関して、高い信頼性が得られる。
上方を選んで形成されているので、第１開口部の形成す
る際に、第１ゲート配線の直下に位置する絶縁膜への影
響がない。このため、第１ゲート配線の直下に位置する
絶縁膜の部分に関して、高い信頼性が得られる。
第７局面の装置では、第１および第２ゲート配線と同
一材料で構成され、しかも、第１および第２ゲート配線
と一体的に連続している接続配線で、第１および第２ゲ
ート配線が接続されるので、第１および第２ゲート配線
の間の電気抵抗が低く抑えられる。このため、装置のス
イッチング速度が高められる。
一材料で構成され、しかも、第１および第２ゲート配線
と一体的に連続している接続配線で、第１および第２ゲ
ート配線が接続されるので、第１および第２ゲート配線
の間の電気抵抗が低く抑えられる。このため、装置のス
イッチング速度が高められる。
第８局面の装置では、第１および第２ゲート配線が、
さらに、もう一つの接続配線で接続されるので、第１お
よび第２ゲート配線の間の電気抵抗が、さらに低く抑え
られる。このため、装置のスイッチング速度が一層高め
られる。
さらに、もう一つの接続配線で接続されるので、第１お
よび第２ゲート配線の間の電気抵抗が、さらに低く抑え
られる。このため、装置のスイッチング速度が一層高め
られる。
第９局面の装置では、溝が複数の単位溝に分割されて
いるので、主電流の密度が高められる。また、接続配線
が、上主面の中の複数の単位溝に挟まれた領域、すなわ
ちゲート電極に近い領域に沿って配設されているので、
ゲート電極と第２ゲート配線の間の電気抵抗を低く抑え
ることができる。
いるので、主電流の密度が高められる。また、接続配線
が、上主面の中の複数の単位溝に挟まれた領域、すなわ
ちゲート電極に近い領域に沿って配設されているので、
ゲート電極と第２ゲート配線の間の電気抵抗を低く抑え
ることができる。
第10局面の装置では、第２ゲート配線と半導体基体と
の間に肉厚の大きい肉厚絶縁膜が介挿されるので、第２
ゲート配線と半導体基体との間の絶縁耐圧が高く確保さ
れる。
の間に肉厚の大きい肉厚絶縁膜が介挿されるので、第２
ゲート配線と半導体基体との間の絶縁耐圧が高く確保さ
れる。
第11局面の装置では、溝の端縁の上端部が、高濃度半
導体層に包囲されているので、この上端部を覆う絶縁膜
が、厚く形成される。また、絶縁膜の弱点部である肉厚
絶縁膜の端縁の直下にも高濃度半導体層が形成されてい
るので、この弱点部が補強される。その結果、絶縁膜の
信頼性が向上する。
導体層に包囲されているので、この上端部を覆う絶縁膜
が、厚く形成される。また、絶縁膜の弱点部である肉厚
絶縁膜の端縁の直下にも高濃度半導体層が形成されてい
るので、この弱点部が補強される。その結果、絶縁膜の
信頼性が向上する。
第12局面の装置では、第２半導体層の周囲、および、
溝の端縁の下端部を包囲するように、第４半導体層が形
成されているので、装置の耐圧が向上する。
溝の端縁の下端部を包囲するように、第４半導体層が形
成されているので、装置の耐圧が向上する。
第13局面の装置では、第２半導体層が、第２ゲート配
線の直下の領域にまで延在しているので、第４半導体層
を別個に設けることなく、比較的高い耐圧を得ることが
できる。
線の直下の領域にまで延在しているので、第４半導体層
を別個に設けることなく、比較的高い耐圧を得ることが
できる。
第14局面の装置では、溝の端縁の上端部が、高濃度半
導体層に包囲されているので、この上端部を覆う絶縁膜
が、厚く形成される。このため、絶縁膜の信頼性が向上
する。
導体層に包囲されているので、この上端部を覆う絶縁膜
が、厚く形成される。このため、絶縁膜の信頼性が向上
する。
第15局面の装置では、高濃度半導体層が、第１ゲート
配線の直下の領域をも覆うように形成されているので、
第１ゲート配線の上に絶縁層の開口部を形成する際に引
き起こされる第１ゲート配線の直下の絶縁層の劣化が補
償される。すなわち、絶縁層の信頼性が高められる。
配線の直下の領域をも覆うように形成されているので、
第１ゲート配線の上に絶縁層の開口部を形成する際に引
き起こされる第１ゲート配線の直下の絶縁層の劣化が補
償される。すなわち、絶縁層の信頼性が高められる。
第16局面の製造方法では、溝の上端部を覆う絶縁膜に
発生する電界の集中が、緩和ないし解消される装置を、
従来周知の技術の組み合わせによって容易に製造するこ
とができる。しかも、第１および第２ゲート配線が、第
１および第２ゲート配線の上に形成された接続配線によ
って接続されるので、接続配線と溝との間の相対位置を
精度よく整合させる必要がない。このため、製造が特に
容易である。
発生する電界の集中が、緩和ないし解消される装置を、
従来周知の技術の組み合わせによって容易に製造するこ
とができる。しかも、第１および第２ゲート配線が、第
１および第２ゲート配線の上に形成された接続配線によ
って接続されるので、接続配線と溝との間の相対位置を
精度よく整合させる必要がない。このため、製造が特に
容易である。
第17局面の製造方法では、第２ゲート配線と半導体基
体との間の絶縁耐圧の高い装置を、容易に製造可能であ
る。
体との間の絶縁耐圧の高い装置を、容易に製造可能であ
る。
第18局面の製造方法では、絶縁膜の信頼性の高い装置
を、容易に製造可能である。
を、容易に製造可能である。
第19局面の製造方法では、溝の上端部を覆う絶縁膜に
発生する電界の集中が、緩和ないし解消され、しかもス
イッチング速度の高い装置を、従来周知の技術の組み合
わせによって容易に製造することができる。
発生する電界の集中が、緩和ないし解消され、しかもス
イッチング速度の高い装置を、従来周知の技術の組み合
わせによって容易に製造することができる。
第20局面の製造方法では、スイッチング速度がさらに
高い装置を、容易に製造可能である。
高い装置を、容易に製造可能である。
この発明の目的、特徴、局面、および利点は、以下の
詳細な説明と添付図面とによって、より明白となる。
詳細な説明と添付図面とによって、より明白となる。
図面の簡単な説明 図１は、実施の形態１の装置の正面断面図である。
図２は、実施の形態１の装置の平面断面図である。
図３は、実施の形態１の装置の平面図である。
図４は、実施の形態１の装置の正面断面図である。
図５は、実施の形態１の装置の側面断面図である。
図６は、実施の形態１の装置の拡大正面断面図であ
る。
る。
図７は、実施の形態１の別の装置例の平面断面図であ
る。
る。
図８〜図36は、実施の形態１の装置の製造工程図であ
る。
る。
図37は、実施の形態２の装置の平面図である。
図38は、実施の形態２の装置の正面断面図である。
図39は、実施の形態２の装置の側面断面図である。
図40は、実施の形態２の別の装置例の平面図である。
図41は、実施の形態３の装置の平面図である。
図42および図43は、実施の形態３の装置の正面断面図
である。
である。
図44は、実施の形態３の別の装置例の平面図である。
図45は、実施の形態４の装置の正面断面図である。
図46は、実施の形態５の装置の平面図である。
図47および図48は、実施の形態５の装置の正面断面図
である。
である。
図49〜図60は、実施の形態５の装置の製造工程図であ
る。
る。
図61は、実施の形態６の装置の平面図である。
図62および図63は、実施の形態６の装置の正面断面図
である。
である。
図64は、実施の形態７の装置の正面断面図である。
図65は、実施の形態８の装置の平面図である。
図66は、実施の形態８の装置の正面断面図である。
図67は、実施の形態８の別の装置例の平面図である。
図68は、実施の形態８の別の装置例の正面断面図であ
る。
る。
図69は、従来の装置の平面図である。
図70および図71は、従来の装置の正面断面図である。
図72は、従来の装置の拡大正面断面図である。
発明を実施するための最良の形態 ＜1.実施の形態１＞ はじめに、実施の形態１の半導体装置について説明す
る。
る。
＜１−1.装置の構成と動作＞ 図２は、実施の形態１の半導体装置に備わる半導体基
体の上主面を示す平面断面図である。この装置101は、
多数のユニットセルを有するトレンチ型MOSFETとして構
成されている。半導体基体90は上主面と下主面とを有す
る平板状であり、その上主面に沿って、互いに平行に配
列するように、多数のゲート溝（トレンチ）６がストラ
イプ状に形成されている。ゲート溝６は、ユニットセル
ごとに１本ずつ形成されている。
体の上主面を示す平面断面図である。この装置101は、
多数のユニットセルを有するトレンチ型MOSFETとして構
成されている。半導体基体90は上主面と下主面とを有す
る平板状であり、その上主面に沿って、互いに平行に配
列するように、多数のゲート溝（トレンチ）６がストラ
イプ状に形成されている。ゲート溝６は、ユニットセル
ごとに１本ずつ形成されている。
ユニットセルが配列する半導体基体90の中央部（図２
において点線で囲まれた領域）は“セル領域CR"と称さ
れる。セル領域CRの周囲には、図示しないゲート配線が
配設されている。このゲート配線が配設される領域は
“ゲート配線領域GR"と称される。なお、図２に示す平
面断面図は、実施の形態１の装置101だけでなく、以下
に述べるすべての実施の形態の装置に共通の平面断面図
である。
において点線で囲まれた領域）は“セル領域CR"と称さ
れる。セル領域CRの周囲には、図示しないゲート配線が
配設されている。このゲート配線が配設される領域は
“ゲート配線領域GR"と称される。なお、図２に示す平
面断面図は、実施の形態１の装置101だけでなく、以下
に述べるすべての実施の形態の装置に共通の平面断面図
である。
図３は、ゲート配線領域GRにおける装置101の平面図
である。また、図１は、図２および図３に示すＡ−Ａ切
断線に沿った断面図であり、第４は同じくＢ−Ｂ切断線
に沿った断面図である。さらに、図５は、図２における
Ｃ−Ｃ切断線に沿った断面図である。すなわち、図１、
図３、および図４は、ゲート配線領域GRにおける装置10
1の構造を示しており、図５はセル領域CRにおける構造
を示している。以下に、これらの図を参照しつつ、装置
101の構成と動作について説明する。
である。また、図１は、図２および図３に示すＡ−Ａ切
断線に沿った断面図であり、第４は同じくＢ−Ｂ切断線
に沿った断面図である。さらに、図５は、図２における
Ｃ−Ｃ切断線に沿った断面図である。すなわち、図１、
図３、および図４は、ゲート配線領域GRにおける装置10
1の構造を示しており、図５はセル領域CRにおける構造
を示している。以下に、これらの図を参照しつつ、装置
101の構成と動作について説明する。
シリコンを母材とする半導体基体90には、その下主面
に露出する平板状のｎ型基板層１と、同じく平板状でｎ
型基板層１の上に形成されたｎ型エピタキシャル層２と
が備わっている。そして、半導体基体90の上主面、すな
わちｎ型エピタキシャル層２の表面には、ｐ型半導体層
22とｐウェル層３とが、それぞれ選択的に形成されてい
る。ｎ型基板層１はｎ型不純物を高濃度に含有してい
る。ｎ型エピタキシャル層２における不純物濃度は、ｎ
型基板層１よりも低く設定されている。
に露出する平板状のｎ型基板層１と、同じく平板状でｎ
型基板層１の上に形成されたｎ型エピタキシャル層２と
が備わっている。そして、半導体基体90の上主面、すな
わちｎ型エピタキシャル層２の表面には、ｐ型半導体層
22とｐウェル層３とが、それぞれ選択的に形成されてい
る。ｎ型基板層１はｎ型不純物を高濃度に含有してい
る。ｎ型エピタキシャル層２における不純物濃度は、ｎ
型基板層１よりも低く設定されている。
ｐ型半導体層22は、セル領域CRの全体にわたるように
形成されている。ｐウェル層３は、ゲート配線領域GRに
おいて、ｐ型半導体層22を包囲し、しかも、ｐ型半導体
層22の側端縁を包含するように形成されている。ｐ型半
導体層22およびｐウェル層３のいずれも、ｎ型エピタキ
シャル層２よりも浅く、すなわち、それらの底部がｎ型
基板層１には達しないように形成されている。
形成されている。ｐウェル層３は、ゲート配線領域GRに
おいて、ｐ型半導体層22を包囲し、しかも、ｐ型半導体
層22の側端縁を包含するように形成されている。ｐ型半
導体層22およびｐウェル層３のいずれも、ｎ型エピタキ
シャル層２よりも浅く、すなわち、それらの底部がｎ型
基板層１には達しないように形成されている。
半導体基体90の上主面に開口するゲート溝６は、ｐ型
半導体層22よりは深く、ｎ型エピタキシャル層２よりは
浅く形成されている。ゲート配線領域GRのｐウェル層３
は、装置の耐圧を高めるために形成されるものである。
この目的のために、ｐウェル層３は、ｐ型半導体層22の
側端縁を包含し得るように、ｐ型半導体層22よりも浅く
ならないように形成される。
半導体層22よりは深く、ｎ型エピタキシャル層２よりは
浅く形成されている。ゲート配線領域GRのｐウェル層３
は、装置の耐圧を高めるために形成されるものである。
この目的のために、ｐウェル層３は、ｐ型半導体層22の
側端縁を包含し得るように、ｐ型半導体層22よりも浅く
ならないように形成される。
さらに耐圧を向上させる上で、ｐウェル層３は、図４
に示すように、ｐ型半導体層22よりも深く、また、図１
に示すように、ゲート溝６の長手方向の端縁の下端部BE
を包含するように形成されるのが望ましい。また、ゲー
ト配線領域GRでは、ゲート溝６の長手方向の端縁の上端
部UEを包囲するように、ｎ型半導体層５が、半導体基体
90の上主面に選択的に形成されている。ｎ型半導体層５
は、ｎ型エピタキシャル層２よりも高い濃度で、ｎ型不
純物を含有する。
に示すように、ｐ型半導体層22よりも深く、また、図１
に示すように、ゲート溝６の長手方向の端縁の下端部BE
を包含するように形成されるのが望ましい。また、ゲー
ト配線領域GRでは、ゲート溝６の長手方向の端縁の上端
部UEを包囲するように、ｎ型半導体層５が、半導体基体
90の上主面に選択的に形成されている。ｎ型半導体層５
は、ｎ型エピタキシャル層２よりも高い濃度で、ｎ型不
純物を含有する。
セル領域CRにおいては、ゲート溝６に隣接するよう
に、半導体基体90の上主面、すなわちｐ型半導体層22の
表面に、選択的にｎ型半導体層23が形成されている。す
なわち、セル領域CRでは、半導体基体90の上主面の複数
のゲート溝６に挟まれた領域において、ｎ型半導体層23
とｐ型半導体層22とが選択的に露出している。ｎ型半導
体層23は、ｎ型不純物をｎ型エピタキシャル層２よりも
高濃度に含んでいる。また、ｎ型半導体層23は、ｐ型半
導体層22よりも浅く形成されている。
に、半導体基体90の上主面、すなわちｐ型半導体層22の
表面に、選択的にｎ型半導体層23が形成されている。す
なわち、セル領域CRでは、半導体基体90の上主面の複数
のゲート溝６に挟まれた領域において、ｎ型半導体層23
とｐ型半導体層22とが選択的に露出している。ｎ型半導
体層23は、ｎ型不純物をｎ型エピタキシャル層２よりも
高濃度に含んでいる。また、ｎ型半導体層23は、ｐ型半
導体層22よりも浅く形成されている。
ゲート溝６の内壁には、シリコン酸化物で構成される
ゲート絶縁膜８が形成されている。そして、ゲート溝６
には、このゲート絶縁膜８を介して、ゲート電極７が埋
設されている。ゲート電極７は、不純物が高濃度にドー
プされたポリシリコンで構成されている。ゲート電極７
の上面、および、ゲート溝６から突出したゲート電極７
の部分の表面（図５）は、シリコン酸化物で構成される
絶縁膜16で覆われている。
ゲート絶縁膜８が形成されている。そして、ゲート溝６
には、このゲート絶縁膜８を介して、ゲート電極７が埋
設されている。ゲート電極７は、不純物が高濃度にドー
プされたポリシリコンで構成されている。ゲート電極７
の上面、および、ゲート溝６から突出したゲート電極７
の部分の表面（図５）は、シリコン酸化物で構成される
絶縁膜16で覆われている。
さらに、ゲート溝６を除く、半導体基体90の上主面
も、シリコン酸化物で構成される絶縁膜17で覆われてい
る。ただし、ゲート配線領域GRにおける上主面の一部
は、絶縁膜17の代わりに、LOCOS酸化膜として絶縁膜17
よりも厚く形成された絶縁膜４によって覆われている。
また、図５に示すように、セル領域CRでは、絶縁膜17に
は開口部が選択的に形成されており、この開口部を通じ
て、ソース電極14が、ｐ型半導体層22とｎ型半導体層23
の双方に接続されている。
も、シリコン酸化物で構成される絶縁膜17で覆われてい
る。ただし、ゲート配線領域GRにおける上主面の一部
は、絶縁膜17の代わりに、LOCOS酸化膜として絶縁膜17
よりも厚く形成された絶縁膜４によって覆われている。
また、図５に示すように、セル領域CRでは、絶縁膜17に
は開口部が選択的に形成されており、この開口部を通じ
て、ソース電極14が、ｐ型半導体層22とｎ型半導体層23
の双方に接続されている。
ｎ型基板層１の露出面、すなわち半導体基体90の下主
面の上には、ドレイン電極15が形成されている。これら
のソース電極14およびドレイン電極15を通じて、ドレイ
ン電流（主電流）が流れる。すなわち、ソース電極14お
よびドレイン電極15は、一対の主電極として機能する。
一方のソース電極14は、例えば、Al−Siで構成され、他
方のドレイン電極15は、例えば、Ti/Ni/Au合金で構成さ
れる。
面の上には、ドレイン電極15が形成されている。これら
のソース電極14およびドレイン電極15を通じて、ドレイ
ン電流（主電流）が流れる。すなわち、ソース電極14お
よびドレイン電極15は、一対の主電極として機能する。
一方のソース電極14は、例えば、Al−Siで構成され、他
方のドレイン電極15は、例えば、Ti/Ni/Au合金で構成さ
れる。
図５に示すように、ゲート絶縁膜８を介してゲート電
極７に対向し、ｎ型半導体層23とｎ型エピタキシャル層
２とに挟まれたｐ型半導体層22の部分が、チャネル領域
CHとして機能する。ゲート電極７に印加される電圧によ
って、主電流の大きさが制御される。すなわち、この装
置101は、ｎチャネル型のMOSFETとして構成されてい
る。
極７に対向し、ｎ型半導体層23とｎ型エピタキシャル層
２とに挟まれたｐ型半導体層22の部分が、チャネル領域
CHとして機能する。ゲート電極７に印加される電圧によ
って、主電流の大きさが制御される。すなわち、この装
置101は、ｎチャネル型のMOSFETとして構成されてい
る。
ゲート配線領域GRには、二種類のゲート配線９、10が
配設されている。これらのゲート配線９、10は、ゲート
電極７と同一の材料で構成されている。ゲート配線９
は、ゲート溝６の列の長手方向の端縁の付近におけるゲ
ート電極７の上面、および半導体基体90の上主面にまた
がるように、ゲート溝６の配列方向に沿って、それらの
上に配設されている。しかも、ゲート配線９は、ゲート
電極７の列に一体的に連結している。また、ゲート配線
９は、図３に示すように、好ましくは、ゲート電極７の
列に直交するように、帯状に形成される。
配設されている。これらのゲート配線９、10は、ゲート
電極７と同一の材料で構成されている。ゲート配線９
は、ゲート溝６の列の長手方向の端縁の付近におけるゲ
ート電極７の上面、および半導体基体90の上主面にまた
がるように、ゲート溝６の配列方向に沿って、それらの
上に配設されている。しかも、ゲート配線９は、ゲート
電極７の列に一体的に連結している。また、ゲート配線
９は、図３に示すように、好ましくは、ゲート電極７の
列に直交するように、帯状に形成される。
図１に示すように、ゲート配線９は、ゲート溝６の列
の長手方向の端縁の上端部UEを覆わないように、端縁か
ら幾分後退した位置に配設される。さらに、図６に上端
部UE付近を拡大して示すように、ゲート電極７の上面の
位置は、少なくともゲート溝６の長手方向の端縁付近に
おいては、半導体基体90の上主面と同一平面、ないし、
それより下方に設定され、好ましくは、図１に示すよう
に、下方に設定される。下方に設定することによって、
製造誤差の影響をも解消することが可能となる。また、
図１に示すように、上端部UEは、上述したｎ型半導体層
５で包囲されている。
の長手方向の端縁の上端部UEを覆わないように、端縁か
ら幾分後退した位置に配設される。さらに、図６に上端
部UE付近を拡大して示すように、ゲート電極７の上面の
位置は、少なくともゲート溝６の長手方向の端縁付近に
おいては、半導体基体90の上主面と同一平面、ないし、
それより下方に設定され、好ましくは、図１に示すよう
に、下方に設定される。下方に設定することによって、
製造誤差の影響をも解消することが可能となる。また、
図１に示すように、上端部UEは、上述したｎ型半導体層
５で包囲されている。
半導体基体90の上主面とゲート配線９との間には、絶
縁膜17が介挿されており、この絶縁膜17によって、双方
の間が電気的に絶縁されている。ゲート溝６の長手方向
の端縁の延長方向に位置する領域において、ｐウェル層
３の露出面に、絶縁膜４が形成されている。そして、こ
の絶縁膜４の上に、ゲート電極７の配列方向に沿うよう
に、ゲート配線10が配設されている。ゲート配線10とｐ
ウェル層３とは、絶縁膜４によって、電気的に絶縁され
ている。また、ゲート配線9,10の表面、すなわち側壁お
よび上面も、ゲート電極７の上面を覆う絶縁膜16と同様
に、シリコン酸化膜で構成される絶縁膜18で覆われてい
る。
縁膜17が介挿されており、この絶縁膜17によって、双方
の間が電気的に絶縁されている。ゲート溝６の長手方向
の端縁の延長方向に位置する領域において、ｐウェル層
３の露出面に、絶縁膜４が形成されている。そして、こ
の絶縁膜４の上に、ゲート電極７の配列方向に沿うよう
に、ゲート配線10が配設されている。ゲート配線10とｐ
ウェル層３とは、絶縁膜４によって、電気的に絶縁され
ている。また、ゲート配線9,10の表面、すなわち側壁お
よび上面も、ゲート電極７の上面を覆う絶縁膜16と同様
に、シリコン酸化膜で構成される絶縁膜18で覆われてい
る。
半導体基体90、ゲート電極７、ゲート配線9,10の表面
を覆う、絶縁膜17,4,16,18の上には、BPSG（ボロンとリ
ンを含有したシリケートガラス）層が形成されている。
BPSG層11の上面は、シリコン酸化膜で構成される絶縁膜
19で覆われている。絶縁膜18、BPSG層11、および、絶縁
膜19で構成される多層絶縁体には、ソース電極14と半導
体基体90との接続部において、開口部が選択的に形成さ
れており、そのことによって、ソース電極14と半導体基
体90との間の接続が実現している。
を覆う、絶縁膜17,4,16,18の上には、BPSG（ボロンとリ
ンを含有したシリケートガラス）層が形成されている。
BPSG層11の上面は、シリコン酸化膜で構成される絶縁膜
19で覆われている。絶縁膜18、BPSG層11、および、絶縁
膜19で構成される多層絶縁体には、ソース電極14と半導
体基体90との接続部において、開口部が選択的に形成さ
れており、そのことによって、ソース電極14と半導体基
体90との間の接続が実現している。
上記した多層絶縁体には、さらに、ゲート配線９の上
面に沿って帯状に形成された開口部20、および、ゲート
配線10の上面に沿って帯状に形成された開口部21が形成
されている。そして、これらの開口部20,21の双方を充
填し、しかも、それらを互いに連結するように多層絶縁
体の上に、ゲート配線13が形成されている。すなわち、
ゲート配線13は、ゲート配線９とゲート配線10とを、開
口部20,21を通じて、互いに電気的に接続している。ゲ
ート配線13は、ゲート配線9,10とは異なり、ソース電極
14と同一の材料で構成される。また、ゲート配線13とソ
ース電極14とは、互いに電気的に絶縁されている。
面に沿って帯状に形成された開口部20、および、ゲート
配線10の上面に沿って帯状に形成された開口部21が形成
されている。そして、これらの開口部20,21の双方を充
填し、しかも、それらを互いに連結するように多層絶縁
体の上に、ゲート配線13が形成されている。すなわち、
ゲート配線13は、ゲート配線９とゲート配線10とを、開
口部20,21を通じて、互いに電気的に接続している。ゲ
ート配線13は、ゲート配線9,10とは異なり、ソース電極
14と同一の材料で構成される。また、ゲート配線13とソ
ース電極14とは、互いに電気的に絶縁されている。
装置101を使用するには、まず、図示しない外部電源
を接続することによって、ソース電極14を基準として正
の電圧がドレイン電極15へ印加される。通常は、外部電
源と例えばドレイン電極15との間には、図示しない負荷
が介挿される。この状態で、ゲート配線9,10,13を通じ
てゲート電極７に印加される電圧を調整することによっ
て、主電流の大きさが制御される。
を接続することによって、ソース電極14を基準として正
の電圧がドレイン電極15へ印加される。通常は、外部電
源と例えばドレイン電極15との間には、図示しない負荷
が介挿される。この状態で、ゲート配線9,10,13を通じ
てゲート電極７に印加される電圧を調整することによっ
て、主電流の大きさが制御される。
ソース電極14を基準として所定のゲート閾電圧を超え
る正のゲート電圧を、ゲート電極７へ印加する（ゲート
をオンする）ことによって、ｐ型のチャネル領域CHに、
ｎ型の反転層が形成される。その結果、チャネル領域CH
が導通状態となるので、ドレイン電極15から、ソース電
極14へと主電流が流れる。すなわち、装置101は導通状
態となる。
る正のゲート電圧を、ゲート電極７へ印加する（ゲート
をオンする）ことによって、ｐ型のチャネル領域CHに、
ｎ型の反転層が形成される。その結果、チャネル領域CH
が導通状態となるので、ドレイン電極15から、ソース電
極14へと主電流が流れる。すなわち、装置101は導通状
態となる。
つぎに、ソース電極14とゲート電極７の間に印加され
るゲート電圧を、ゼロあるいは負（逆バイアス）の値に
戻す（ゲートをオフする）と、チャネル領域CHに形成さ
れた反転層は消滅し、チャネル領域CHは本来のｐ型の導
電型式へと復帰する。その結果、ソース電極14とドレイ
ン電極15の間には、主電流が流れなくなる。すなわち、
装置101は遮断状態（オフ状態）となる。
るゲート電圧を、ゼロあるいは負（逆バイアス）の値に
戻す（ゲートをオフする）と、チャネル領域CHに形成さ
れた反転層は消滅し、チャネル領域CHは本来のｐ型の導
電型式へと復帰する。その結果、ソース電極14とドレイ
ン電極15の間には、主電流が流れなくなる。すなわち、
装置101は遮断状態（オフ状態）となる。
装置101では、ゲート溝６の上端部UEが、ゲート電極
７およびゲート配線９のいずれによっても覆われない。
ゲート電極７の上面は、上端部UEにおいては、半導体基
体90の上主面より上方には位置せず、また、ゲート配線
９は、上端部UEから離れて配設されている。そして、ゲ
ート配線９とゲート配線10との間の接続は、BPSG層11を
含む多層絶縁体の上に配設されたゲート配線13によって
実現されている。言い換えると、従来装置150とは異な
り、ゲート配線は、上端部UEを回避するように配設され
ている。
７およびゲート配線９のいずれによっても覆われない。
ゲート電極７の上面は、上端部UEにおいては、半導体基
体90の上主面より上方には位置せず、また、ゲート配線
９は、上端部UEから離れて配設されている。そして、ゲ
ート配線９とゲート配線10との間の接続は、BPSG層11を
含む多層絶縁体の上に配設されたゲート配線13によって
実現されている。言い換えると、従来装置150とは異な
り、ゲート配線は、上端部UEを回避するように配設され
ている。
その結果、ゲート電極７、ゲート配線9,10,13に印加
されるゲート電圧に起因して、上端部UEにおけるゲート
絶縁膜８および絶縁膜17に発生する電界の集中が、緩和
ないし解消される。このため、装置101のゲート耐圧、
および製品としての歩留まりも向上する。
されるゲート電圧に起因して、上端部UEにおけるゲート
絶縁膜８および絶縁膜17に発生する電界の集中が、緩和
ないし解消される。このため、装置101のゲート耐圧、
および製品としての歩留まりも向上する。
また、上端部UEがｎ型半導体層５によって包囲されて
いるので、上端部UEにおけるゲート絶縁膜８および絶縁
膜17が、厚く形成される。さらに、ゲート配線10とｐウ
ェル層３との間には、絶縁膜17よりも厚く形成された絶
縁膜４が介挿されているので、ゲート配線10とｐウェル
層３との間の絶縁耐圧が、十分に高く得られる。これら
のことも、装置の耐圧の向上および信頼性の向上に寄与
している。
いるので、上端部UEにおけるゲート絶縁膜８および絶縁
膜17が、厚く形成される。さらに、ゲート配線10とｐウ
ェル層３との間には、絶縁膜17よりも厚く形成された絶
縁膜４が介挿されているので、ゲート配線10とｐウェル
層３との間の絶縁耐圧が、十分に高く得られる。これら
のことも、装置の耐圧の向上および信頼性の向上に寄与
している。
なお、図２には、ゲート溝６の列が互いに平行な帯状
（ストライプ状）に配列された例を示したが、ゲート配
線領域GRにおける構造が図１〜図4,図６に示した形態で
あって、セル領域CRにおける構造が図５に示す形態であ
ればよい。例えば図７に示すように、ゲート溝６が格子
状（クロスストライプ状）に配列されていてもよい。こ
の装置101aにおいても、図７の中のＡ−Ａ切断線、Ｂ−
Ｂ切断線、および、Ｃ−Ｃ切断線に沿った断面構造は、
図１〜図６に示した構造と同一である。
（ストライプ状）に配列された例を示したが、ゲート配
線領域GRにおける構造が図１〜図4,図６に示した形態で
あって、セル領域CRにおける構造が図５に示す形態であ
ればよい。例えば図７に示すように、ゲート溝６が格子
状（クロスストライプ状）に配列されていてもよい。こ
の装置101aにおいても、図７の中のＡ−Ａ切断線、Ｂ−
Ｂ切断線、および、Ｃ−Ｃ切断線に沿った断面構造は、
図１〜図６に示した構造と同一である。
＜１−2.装置の製造方法＞ 図８〜図37は、装置101の好ましい製造方法を示す製
造工程図である。装置101を製造するためには、図８の
工程がはじめに実行される。図８の工程では、まず、シ
リコンを母材とし、ｎ型不純物を高濃度に含む半導体基
板が準備される。この半導体基板が、前述のｎ型基板層
１に相当する。つぎに、このｎ型基板層１の上主面の上
に、エピタキシャル成長法を用いることによって、ｎ型
エピタキシャル層２が形成される。その結果、シリコン
を母材とする平板状の半導体基板90が出来上がる。
造工程図である。装置101を製造するためには、図８の
工程がはじめに実行される。図８の工程では、まず、シ
リコンを母材とし、ｎ型不純物を高濃度に含む半導体基
板が準備される。この半導体基板が、前述のｎ型基板層
１に相当する。つぎに、このｎ型基板層１の上主面の上
に、エピタキシャル成長法を用いることによって、ｎ型
エピタキシャル層２が形成される。その結果、シリコン
を母材とする平板状の半導体基板90が出来上がる。
つづく、図９の工程では、まず、半導体基体90の上主
面全体に熱酸化膜32が形成される。つぎに、熱酸化膜32
の中で、ｐウェル層３に対応する部分が、選択的に除去
される。さらに、除去された領域に、新たな熱酸化膜31
が、熱酸化膜32よりも薄く形成される。熱酸化膜32の選
択的除去は、写真製版技術を用いて形成されたレジスト
パターンを遮蔽体として、選択的エッチングを施すこと
によって実行される。この技術は従来周知である。
面全体に熱酸化膜32が形成される。つぎに、熱酸化膜32
の中で、ｐウェル層３に対応する部分が、選択的に除去
される。さらに、除去された領域に、新たな熱酸化膜31
が、熱酸化膜32よりも薄く形成される。熱酸化膜32の選
択的除去は、写真製版技術を用いて形成されたレジスト
パターンを遮蔽体として、選択的エッチングを施すこと
によって実行される。この技術は従来周知である。
つづいて、パターニングされた熱酸化膜32を遮蔽体と
して用いつつ、ボロンがｎ型エピタキシャル層２の表
面、すなわち、半導体基体90の上主面へと、注入され
る。その後、熱処理を施すことによって、ボロンが拡散
させられる。その結果、ｎ型エピタキシャル層２の上主
面に、ｐウェル層３が選択的に形成される。なお、注入
工程に付随して拡散工程が実行されることは自明であ
り、以下では説明を略する。
して用いつつ、ボロンがｎ型エピタキシャル層２の表
面、すなわち、半導体基体90の上主面へと、注入され
る。その後、熱処理を施すことによって、ボロンが拡散
させられる。その結果、ｎ型エピタキシャル層２の上主
面に、ｐウェル層３が選択的に形成される。なお、注入
工程に付随して拡散工程が実行されることは自明であ
り、以下では説明を略する。
つぎの図10の工程では、まず、熱酸化膜31,32の上
に、レジスト層が堆積される。その後、このレジスト層
のｐ型半導体層22に対応する領域が選択的に除去される
ことによって、レジストパターン33が形成される。つぎ
に、レジストパターン33を遮蔽体として用いつつ、エッ
チングを施すことによって、熱酸化膜31,32が選択的に
除去される。
に、レジスト層が堆積される。その後、このレジスト層
のｐ型半導体層22に対応する領域が選択的に除去される
ことによって、レジストパターン33が形成される。つぎ
に、レジストパターン33を遮蔽体として用いつつ、エッ
チングを施すことによって、熱酸化膜31,32が選択的に
除去される。
つづく図11の工程では、まず、半導体基体90の上主
面、すなわち、ｎ型エピタキシャル層２の表面に、ボロ
ンが注入される。その結果、ｎ型エピタキシャル層２の
表面に、ｐウェル層３と連結するように、ｐ型半導体層
22が形成される。その後、レジストパターン33は除去さ
れる。その後、残留する熱酸化膜31は除去される。
面、すなわち、ｎ型エピタキシャル層２の表面に、ボロ
ンが注入される。その結果、ｎ型エピタキシャル層２の
表面に、ｐウェル層３と連結するように、ｐ型半導体層
22が形成される。その後、レジストパターン33は除去さ
れる。その後、残留する熱酸化膜31は除去される。
つぎの図12の工程では、まず、半導体基体90の上主面
全体に窒化膜が形成された後、絶縁膜４を形成すべき領
域において、窒化膜が選択的に除去される。その結果、
パターニングされた窒化膜34が形成される。この窒化膜
34を遮蔽体として用いつつ、熱酸化処理を実行すること
によって、窒化膜34の開口部に、絶縁膜４が選択的に形
成される。
全体に窒化膜が形成された後、絶縁膜４を形成すべき領
域において、窒化膜が選択的に除去される。その結果、
パターニングされた窒化膜34が形成される。この窒化膜
34を遮蔽体として用いつつ、熱酸化処理を実行すること
によって、窒化膜34の開口部に、絶縁膜４が選択的に形
成される。
つづいて、図13、図14、および、図15に示す工程が実
行される。図13は、ゲート配線領域GRのＡ−Ａ切断線に
沿った断面図であり、図14は、ゲート配線領域GRのＢ−
Ｂ切断線に沿った断面図である。また、図15は、セル領
域CRのＣ−Ｃ切断線に沿った断面図である。
行される。図13は、ゲート配線領域GRのＡ−Ａ切断線に
沿った断面図であり、図14は、ゲート配線領域GRのＢ−
Ｂ切断線に沿った断面図である。また、図15は、セル領
域CRのＣ−Ｃ切断線に沿った断面図である。
この工程では、まず、窒化膜34が除去された後に、熱
酸化膜91が形成される。その結果、半導体基体90の上主
面は、絶縁膜４と熱酸化膜91とによって覆われる。つぎ
に、絶縁膜４および熱酸化膜91の上面に、レジスト層が
堆積された後に、ｎ型半導体層23およびｎ型半導体層５
に対応する部位に、開口部が形成される。そして、パタ
ーニングされたレジスト層35を遮蔽体として用いつつ、
ウェットエッチング処理を実行することによって、熱酸
化膜91が選択的に除去される。
酸化膜91が形成される。その結果、半導体基体90の上主
面は、絶縁膜４と熱酸化膜91とによって覆われる。つぎ
に、絶縁膜４および熱酸化膜91の上面に、レジスト層が
堆積された後に、ｎ型半導体層23およびｎ型半導体層５
に対応する部位に、開口部が形成される。そして、パタ
ーニングされたレジスト層35を遮蔽体として用いつつ、
ウェットエッチング処理を実行することによって、熱酸
化膜91が選択的に除去される。
つづいて、絶縁膜４およびパターニングされた熱酸化
膜91を遮蔽体として用いつつ、半導体基体90の上主面
に、砒素が選択的に注入される。その結果、半導体基体
90の上主面に、ｎ型半導体層23,5が選択的に形成され
る。その後、熱酸化膜91は除去される。
膜91を遮蔽体として用いつつ、半導体基体90の上主面
に、砒素が選択的に注入される。その結果、半導体基体
90の上主面に、ｎ型半導体層23,5が選択的に形成され
る。その後、熱酸化膜91は除去される。
つぎの図16（Ａ−Ａ断面）、図17（Ｂ−Ｂ断面）、お
よび、図18（Ｃ−Ｃ断面）の工程では、中間生成物の上
面全体に、例えば、熱酸化膜36およびHTO層37が形成さ
れる。つぎに、熱酸化膜36およびHTO層37のゲート溝６
に対応する部位に、開口部が選択的に形成される。この
パターニングされた熱酸化膜36およびHTO層37を遮蔽体
として用いつつ、MAG−RIE法を実行することによって、
半導体基体90の上主面に開口するゲート溝６が形成され
る。
よび、図18（Ｃ−Ｃ断面）の工程では、中間生成物の上
面全体に、例えば、熱酸化膜36およびHTO層37が形成さ
れる。つぎに、熱酸化膜36およびHTO層37のゲート溝６
に対応する部位に、開口部が選択的に形成される。この
パターニングされた熱酸化膜36およびHTO層37を遮蔽体
として用いつつ、MAG−RIE法を実行することによって、
半導体基体90の上主面に開口するゲート溝６が形成され
る。
ゲート溝６は、ｎ型半導体層23およびｎ型半導体層５
を貫通するように形成される。したがって、ゲート溝６
の側壁には、ｎ型半導体層23およびｎ型半導体層５が隣
接する。その後、熱酸化膜36およびHTO層37は除去され
る。
を貫通するように形成される。したがって、ゲート溝６
の側壁には、ｎ型半導体層23およびｎ型半導体層５が隣
接する。その後、熱酸化膜36およびHTO層37は除去され
る。
つぎの図19（Ａ−Ａ断面）、図20（Ｂ−Ｂ断面）、お
よび、図21（Ｃ−Ｃ断面）の工程では、熱酸化処理が実
行されることによって、ゲート溝６の内壁および半導体
基体90の上主面の全体にわたって熱酸化膜が形成され
る。すなわち、ゲート溝６を覆うゲート絶縁膜８、およ
び、半導体基体90の上主面を覆おう絶縁膜17が形成され
る。
よび、図21（Ｃ−Ｃ断面）の工程では、熱酸化処理が実
行されることによって、ゲート溝６の内壁および半導体
基体90の上主面の全体にわたって熱酸化膜が形成され
る。すなわち、ゲート溝６を覆うゲート絶縁膜８、およ
び、半導体基体90の上主面を覆おう絶縁膜17が形成され
る。
つづく図22（Ａ−Ａ断面）、図23（Ｂ−Ｂ断面）、お
よび、図24（Ｃ−Ｃ断面）の工程では、ｎ型不純物が高
濃度にドープされたポリシリコン層38が、中間生成物の
上面全体に堆積される。このポリシリコン層38は、ゲー
ト溝６を埋め尽くし、しかも、半導体基体90の上主面か
ら厚さが一定以上となるまで堆積される。ポリシリコン
層38の堆積は、例えばCVD法を用いることによって実行
される。
よび、図24（Ｃ−Ｃ断面）の工程では、ｎ型不純物が高
濃度にドープされたポリシリコン層38が、中間生成物の
上面全体に堆積される。このポリシリコン層38は、ゲー
ト溝６を埋め尽くし、しかも、半導体基体90の上主面か
ら厚さが一定以上となるまで堆積される。ポリシリコン
層38の堆積は、例えばCVD法を用いることによって実行
される。
つぎの図25（Ａ−Ａ断面）、図26（Ｂ−Ｂ断面）、お
よび、図27（Ｃ−Ｃ断面）の工程では、まず、ポリシリ
コン層38の上面に、レジスト層が堆積される。その後、
このレジスト層は、ゲート配線９およびゲート配線10に
対応する部位を除いて、選択的に除去される。その結
果、レジストパターン39が形成される。
よび、図27（Ｃ−Ｃ断面）の工程では、まず、ポリシリ
コン層38の上面に、レジスト層が堆積される。その後、
このレジスト層は、ゲート配線９およびゲート配線10に
対応する部位を除いて、選択的に除去される。その結
果、レジストパターン39が形成される。
つぎの図28（Ａ−Ａ断面）、図29（Ｂ−Ｂ断面）、お
よび、図30（Ｃ−Ｃ断面）の工程では、レジストパター
ン39を遮蔽体として用いつつ、ポリシリコン層38に選択
的エッチングを施すことによって、ゲート電極７およ
び、ゲート配線9,10が形成される。このとき、ゲート電
極７の上面が、上端部UEの付近においては、半導体基体
90の上主面よりも上方に位置しないように、エッチング
の制御が行われる。
よび、図30（Ｃ−Ｃ断面）の工程では、レジストパター
ン39を遮蔽体として用いつつ、ポリシリコン層38に選択
的エッチングを施すことによって、ゲート電極７およ
び、ゲート配線9,10が形成される。このとき、ゲート電
極７の上面が、上端部UEの付近においては、半導体基体
90の上主面よりも上方に位置しないように、エッチング
の制御が行われる。
つづく図31（Ａ−Ａ断面）、図32（Ｂ−Ｂ断面）、お
よび、図33（Ｃ−Ｃ断面）の工程では、まず、ゲート電
極７、および、ゲート配線9,10の表面全体に、熱酸化膜
が形成される。すなわち、ゲート電極７の表面を覆う絶
縁膜16、および、ゲート配線9,10の表面を覆う絶縁膜18
が、例えば20〜30nm程度の厚さに形成される。その後、
絶縁膜16,18の上に、CVD法を用いることによって、BPSG
層11が形成される。その後、BPSG層11の上に、絶縁膜19
としての酸化膜が、CVD法を用いることによって、例え
ば100nm程度の厚さに形成される。その結果、絶縁膜16,
17,18と、BPSG層11と、絶縁膜19とによって、３層構造
の多層絶縁体が出来上がる。
よび、図33（Ｃ−Ｃ断面）の工程では、まず、ゲート電
極７、および、ゲート配線9,10の表面全体に、熱酸化膜
が形成される。すなわち、ゲート電極７の表面を覆う絶
縁膜16、および、ゲート配線9,10の表面を覆う絶縁膜18
が、例えば20〜30nm程度の厚さに形成される。その後、
絶縁膜16,18の上に、CVD法を用いることによって、BPSG
層11が形成される。その後、BPSG層11の上に、絶縁膜19
としての酸化膜が、CVD法を用いることによって、例え
ば100nm程度の厚さに形成される。その結果、絶縁膜16,
17,18と、BPSG層11と、絶縁膜19とによって、３層構造
の多層絶縁体が出来上がる。
つづく図34（Ａ−Ａ断面）、図35（Ｂ−Ｂ断面）、お
よび、図36（Ｃ−Ｃ断面）の工程では、図示しないレジ
ストパターンを用いて、多層絶縁体に選択的エッチング
が施される。この選択的エッチングは、ウェット法とド
ライ法とを用いて実行される。その結果、多層絶縁体
に、開口部20,21、および、ソース電極14と半導体基体9
0を接続するための開口部が形成される。
よび、図36（Ｃ−Ｃ断面）の工程では、図示しないレジ
ストパターンを用いて、多層絶縁体に選択的エッチング
が施される。この選択的エッチングは、ウェット法とド
ライ法とを用いて実行される。その結果、多層絶縁体
に、開口部20,21、および、ソース電極14と半導体基体9
0を接続するための開口部が形成される。
その後、多層絶縁体に形成された各開口部を充填する
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
つづいて、Al−Si層にパターニングを施すことによっ
て、図１、および、図３〜図５に示すように、ソース電
極14およびゲート配線13が形成される。その後、ｎ型基
板層１の表面、すなち、半導体基体90の下主面にドレイ
ン電極15を形成することによって、装置101が完成す
る。ドレイン電極15の形成は、例えば、スパッタリング
法を用いて、Ti/Ni/Au合金をｎ型基板層１の表面に蒸着
することによって遂行される。
て、図１、および、図３〜図５に示すように、ソース電
極14およびゲート配線13が形成される。その後、ｎ型基
板層１の表面、すなち、半導体基体90の下主面にドレイ
ン電極15を形成することによって、装置101が完成す
る。ドレイン電極15の形成は、例えば、スパッタリング
法を用いて、Ti/Ni/Au合金をｎ型基板層１の表面に蒸着
することによって遂行される。
以上のように、従来周知の写真製版技術、イオン注入
技術、CVD法、熱酸化処理などの従来周知の技術を組み
合わせることによって、装置101を容易に製造すること
が可能である。
技術、CVD法、熱酸化処理などの従来周知の技術を組み
合わせることによって、装置101を容易に製造すること
が可能である。
＜2.実施の形態２＞ 図37は、実施の形態２の装置102のゲート配線領域GR
における平面図である。また、図38および図39は、それ
ぞれ、図37におけるＡ−Ａ切断線、および、Ｄ−Ｄ切断
線に沿った断面図である。また、図37におけるＢ−Ｂ切
断線に沿った断面図は、図４と同一に描かれる。さら
に、すでに述べたように、図３の平面断面図は、すべて
の実施の形態に共通であり、図37に示すＡ−Ａ切断線、
および、Ｂ−Ｂ切断線は、図３のＡ−Ａ切断線、およ
び、Ｂ−Ｂ切断線に、それぞれ相当する。
における平面図である。また、図38および図39は、それ
ぞれ、図37におけるＡ−Ａ切断線、および、Ｄ−Ｄ切断
線に沿った断面図である。また、図37におけるＢ−Ｂ切
断線に沿った断面図は、図４と同一に描かれる。さら
に、すでに述べたように、図３の平面断面図は、すべて
の実施の形態に共通であり、図37に示すＡ−Ａ切断線、
および、Ｂ−Ｂ切断線は、図３のＡ−Ａ切断線、およ
び、Ｂ−Ｂ切断線に、それぞれ相当する。
この装置102は、BPSG層11を含む多層絶縁体の中で、
ゲート配線９の上に堆積された部分に形成される開口部
40が、ゲート溝６の上方の部位を避けて形成されている
点において、実施の形態１の装置101とは、特徴的に異
なる。すなわち、開口部40は、帯状のゲート配線９に沿
って、帯状に形成されるのではなく、隣り合うゲート溝
６に挟まれた領域ごとに、とびとびに形成されている。
ゲート配線13は、この開口部40を通じてゲート配線９に
接続されている。
ゲート配線９の上に堆積された部分に形成される開口部
40が、ゲート溝６の上方の部位を避けて形成されている
点において、実施の形態１の装置101とは、特徴的に異
なる。すなわち、開口部40は、帯状のゲート配線９に沿
って、帯状に形成されるのではなく、隣り合うゲート溝
６に挟まれた領域ごとに、とびとびに形成されている。
ゲート配線13は、この開口部40を通じてゲート配線９に
接続されている。
図39に示すように、BPSG層11の上面は、ゲート溝６の
上方の位置では幾分下方に後退している。すなわち、BP
SG層11の上面には、ゲート溝６の配列に対応して周期的
な段差が現れる。ゲート溝６の横幅は、例えば約１μｍ
であり、これに対して、ゲート溝６の間隔は、例えば約
３μｍとゲート溝６の横幅よりも広く設定されるのが通
例である。したがって、BPSG層11の平坦部は、ゲート溝
６の上方においては狭く、ゲート溝６に挟まれた領域の
上方では広くなっている。開講部40は、この広い平坦部
を選んで形成されるので、開講部40を形成するためのマ
スクパターンの位置合わせが比較的容易である。
上方の位置では幾分下方に後退している。すなわち、BP
SG層11の上面には、ゲート溝６の配列に対応して周期的
な段差が現れる。ゲート溝６の横幅は、例えば約１μｍ
であり、これに対して、ゲート溝６の間隔は、例えば約
３μｍとゲート溝６の横幅よりも広く設定されるのが通
例である。したがって、BPSG層11の平坦部は、ゲート溝
６の上方においては狭く、ゲート溝６に挟まれた領域の
上方では広くなっている。開講部40は、この広い平坦部
を選んで形成されるので、開講部40を形成するためのマ
スクパターンの位置合わせが比較的容易である。
また、開口部40を形成する際には、微細加工を要する
ために、ドライエッチングが用いられる。このため、図
39に示されるように、ゲート配線９の上面も、開口部40
の部位において、幾分エッチバックされる。このこと
は、実施の形態１の開口部20（図１）の直下のゲート配
線９においても同様である。このことは、その直下に位
置する絶縁膜17の信頼性にも影響する。
ために、ドライエッチングが用いられる。このため、図
39に示されるように、ゲート配線９の上面も、開口部40
の部位において、幾分エッチバックされる。このこと
は、実施の形態１の開口部20（図１）の直下のゲート配
線９においても同様である。このことは、その直下に位
置する絶縁膜17の信頼性にも影響する。
したがって、ゲート配線９および絶縁膜17の信頼性を
確保する上で、ゲート配線９の上に形成される開口部
は、できるだけ狭いことが望ましい。装置102では、開
口部40が局所的に設けられており、装置101に比べて、
この点で望ましいと言える。
確保する上で、ゲート配線９の上に形成される開口部
は、できるだけ狭いことが望ましい。装置102では、開
口部40が局所的に設けられており、装置101に比べて、
この点で望ましいと言える。
これに対して、実施の形態１の装置101では、開口部2
0の位置をBPSG層11の上面の特定の平坦部に整合させる
必要がないので、開口部20を形成するためのマスクパタ
ーンの位置合わせに、開口部40ほどにも高い精度が要求
されず、製造が容易であるという利点がある。また、開
口部20の開口面積が広いために、ゲート配線13とゲート
配線９の間の接触抵抗が低いので、装置のスイッチング
速度に関しては、良好な結果がもたらされる。
0の位置をBPSG層11の上面の特定の平坦部に整合させる
必要がないので、開口部20を形成するためのマスクパタ
ーンの位置合わせに、開口部40ほどにも高い精度が要求
されず、製造が容易であるという利点がある。また、開
口部20の開口面積が広いために、ゲート配線13とゲート
配線９の間の接触抵抗が低いので、装置のスイッチング
速度に関しては、良好な結果がもたらされる。
装置102を製造するには、装置101の製造方法の中の図
34〜図36の工程において、開口部20を形成する代わり
に、開口部40を形成するように、BPSG層11等の選択的除
去を実行するとよい。そのためには、単に、開口部20を
形成可能な遮蔽体としてのレジストパターンを、開口部
40を形成可能なレジストパターンへと置き換えるだけで
よい。
34〜図36の工程において、開口部20を形成する代わり
に、開口部40を形成するように、BPSG層11等の選択的除
去を実行するとよい。そのためには、単に、開口部20を
形成可能な遮蔽体としてのレジストパターンを、開口部
40を形成可能なレジストパターンへと置き換えるだけで
よい。
図40は、実施の形態２のもう一つの装置102aのゲート
配線領域CRにおける平面図である。この装置102aは、BP
SG層11を踏む多層絶縁体の中で、ゲート配線９の上に堆
積された部分に形成される開口部41が、ゲート溝６の上
方の部位を選んで形成されている点において、装置102
とは、特徴的に異なる。すなわち、開口部41は、図39に
おけるBPSG層11の上面の中の狭い方の平坦部の位置に、
選択的に形成されている。
配線領域CRにおける平面図である。この装置102aは、BP
SG層11を踏む多層絶縁体の中で、ゲート配線９の上に堆
積された部分に形成される開口部41が、ゲート溝６の上
方の部位を選んで形成されている点において、装置102
とは、特徴的に異なる。すなわち、開口部41は、図39に
おけるBPSG層11の上面の中の狭い方の平坦部の位置に、
選択的に形成されている。
ゲート溝６の配列方向に沿った開口部41の開口幅に制
約があることから、ドライエッチングにおける、いわゆ
るローディング効果（開口幅が狭いとエッチング速度が
低下する現象）を補償する上で、図40に示されるよう
に、開口部41のゲート溝６の長手方向に沿った開口幅
を、長く設定することが望ましい。そのためには、図40
に示されるように、ゲート配線９の横幅を広く設定する
必要がある。
約があることから、ドライエッチングにおける、いわゆ
るローディング効果（開口幅が狭いとエッチング速度が
低下する現象）を補償する上で、図40に示されるよう
に、開口部41のゲート溝６の長手方向に沿った開口幅
を、長く設定することが望ましい。そのためには、図40
に示されるように、ゲート配線９の横幅を広く設定する
必要がある。
装置102aでは、装置102と同様に、開口部41が局所的
に設けられるだけでなく、絶縁膜17の上方の部位を避
け、ゲート電極７の上方の部位を選んで設けられるの
で、ドライエッチングにともなう絶縁膜17の劣化を回避
することができるという利点がある。
に設けられるだけでなく、絶縁膜17の上方の部位を避
け、ゲート電極７の上方の部位を選んで設けられるの
で、ドライエッチングにともなう絶縁膜17の劣化を回避
することができるという利点がある。
装置102aを製造するには、装置101の製造方法の中の
図34〜図36の工程において、開口部20を形成する代わり
に、開口部41を形成するように、BPSG層11等の選択的除
去を実行するとよい。そのためには、単に、開口部20を
形成可能な遮蔽体としてのレジストパターンを、開口部
41を形成する可能なレジストパターンへと置き換えるだ
けでよい。
図34〜図36の工程において、開口部20を形成する代わり
に、開口部41を形成するように、BPSG層11等の選択的除
去を実行するとよい。そのためには、単に、開口部20を
形成可能な遮蔽体としてのレジストパターンを、開口部
41を形成する可能なレジストパターンへと置き換えるだ
けでよい。
＜3.実施の形態３＞ 図41は、実施の形態３の装置103のゲート配線領域GR
における平面図である。また、図42および図43は、それ
ぞれ、図41におけるＡ−Ａ切断線、および、Ｂ−Ｂ切断
線に沿った断面図である。この装置103は、ｎ型半導体
層５の代わりに、ｎ型半導体層45が形成されている点に
おいて、実施の形態１の装置101とは、特徴的に異なっ
ている。
における平面図である。また、図42および図43は、それ
ぞれ、図41におけるＡ−Ａ切断線、および、Ｂ−Ｂ切断
線に沿った断面図である。この装置103は、ｎ型半導体
層５の代わりに、ｎ型半導体層45が形成されている点に
おいて、実施の形態１の装置101とは、特徴的に異なっ
ている。
ゲート溝６の上端部UEを包囲するように形成されてい
るｎ型半導体層45は、絶縁膜４と重なり合う位置まで延
びている。比較的薄く形成される絶縁膜17と、厚く形成
される絶縁膜４との間の接続部LEは、熱応力が残留する
部位である。しかも、接続部LEでは、絶縁膜17が、その
平均的な厚さに比べて局所的に薄く仕上がる場合があ
る。すなわち、接続部LEは、絶縁膜17としての弱点部で
あるといえる。装置103では、ｎ型半導体層45が、接続
部LEの直下をも覆っているので、接続部LEにおいても、
絶縁膜17が厚く仕上がる。すなわち、装置103は、絶縁
膜17における弱点部を補強するように構成されている。
るｎ型半導体層45は、絶縁膜４と重なり合う位置まで延
びている。比較的薄く形成される絶縁膜17と、厚く形成
される絶縁膜４との間の接続部LEは、熱応力が残留する
部位である。しかも、接続部LEでは、絶縁膜17が、その
平均的な厚さに比べて局所的に薄く仕上がる場合があ
る。すなわち、接続部LEは、絶縁膜17としての弱点部で
あるといえる。装置103では、ｎ型半導体層45が、接続
部LEの直下をも覆っているので、接続部LEにおいても、
絶縁膜17が厚く仕上がる。すなわち、装置103は、絶縁
膜17における弱点部を補強するように構成されている。
また、ｎ型半導体層45は、図41および図43に示される
ように、半導体基体90の上主面の中のゲート配線９の直
下に対応する領域全体を覆うように、隣接すゲート溝６
の間にも、隙間なく形成されている。すでに述べたよう
に、開口部20を形成するためのドライエッチング工程
は、絶縁膜17の中の開口部20の直下に位置する部位に、
劣化をもたらす場合がある。
ように、半導体基体90の上主面の中のゲート配線９の直
下に対応する領域全体を覆うように、隣接すゲート溝６
の間にも、隙間なく形成されている。すでに述べたよう
に、開口部20を形成するためのドライエッチング工程
は、絶縁膜17の中の開口部20の直下に位置する部位に、
劣化をもたらす場合がある。
しかしながら、装置103では、絶縁膜17の中のゲート
配線９の直下に相当する領域が、ｎ型半導体層45で覆わ
れているので、この領域において、絶縁膜17が厚く仕上
がる。このことによって、ドライエッチングによる絶縁
膜17の劣化が補償される。また、図41に示すように、ｎ
型半導体層45は、好ましくは、ゲート溝６の配列方向に
沿って、帯状に形成される。このときには、ｎ型半導体
層45を形成するためのマスクパターンの位置合わせに、
高い精度が要求されないので、製造が容易となる。
配線９の直下に相当する領域が、ｎ型半導体層45で覆わ
れているので、この領域において、絶縁膜17が厚く仕上
がる。このことによって、ドライエッチングによる絶縁
膜17の劣化が補償される。また、図41に示すように、ｎ
型半導体層45は、好ましくは、ゲート溝６の配列方向に
沿って、帯状に形成される。このときには、ｎ型半導体
層45を形成するためのマスクパターンの位置合わせに、
高い精度が要求されないので、製造が容易となる。
装置103を製造するには、装置101の製造方法の中の図
13〜図15の工程において、ｎ型半導体層５を形成する代
わりに、ｎ型半導体層45を形成するように、砒素の選択
的注入を実行するとよい。そのためには、ｎ型半導体層
23およびｎ型半導体層45に対応する部位に、開口部お有
するように、レジスト層35のパターニングを実行すると
よい。
13〜図15の工程において、ｎ型半導体層５を形成する代
わりに、ｎ型半導体層45を形成するように、砒素の選択
的注入を実行するとよい。そのためには、ｎ型半導体層
23およびｎ型半導体層45に対応する部位に、開口部お有
するように、レジスト層35のパターニングを実行すると
よい。
図44は、実施の形態３のもう一つの装置103aのゲート
配線領域GRにおける平面図である。この装置103aは、ｎ
型半導体層45の代わりに、ｎ型半導体層46が形成されて
いる。ゲート溝６の上端部UEを包囲するように形成され
ているｎ型半導体層46は、ｎ型半導体層45とは異なり、
半導体基体90の上主面の中のゲート配線９の直下に対応
する領域全体を覆うようには形成されていない。しかし
ながら、ｎ型半導体層46は、ｎ型半導体層45と同様に、
接続部LEの直下をも覆うように形成されている。このた
め、装置103と同様に、絶縁膜17における弱点部が補強
される。
配線領域GRにおける平面図である。この装置103aは、ｎ
型半導体層45の代わりに、ｎ型半導体層46が形成されて
いる。ゲート溝６の上端部UEを包囲するように形成され
ているｎ型半導体層46は、ｎ型半導体層45とは異なり、
半導体基体90の上主面の中のゲート配線９の直下に対応
する領域全体を覆うようには形成されていない。しかし
ながら、ｎ型半導体層46は、ｎ型半導体層45と同様に、
接続部LEの直下をも覆うように形成されている。このた
め、装置103と同様に、絶縁膜17における弱点部が補強
される。
装置103aを製造するには、装置101の製造方法の中の
図13〜図15の工程において、ｎ型半導体層５を形成する
代わりに、ｎ型半導体層46を形成するように、砒素の選
択的注入を実行するとよい。そのためには、ｎ型半導体
層23およびｎ型半導体層46に対応する部位に、開口部を
有するように、レジスト層35のパターニングを実行する
とよい。
図13〜図15の工程において、ｎ型半導体層５を形成する
代わりに、ｎ型半導体層46を形成するように、砒素の選
択的注入を実行するとよい。そのためには、ｎ型半導体
層23およびｎ型半導体層46に対応する部位に、開口部を
有するように、レジスト層35のパターニングを実行する
とよい。
＜4.実施の形態４＞ 図45は、実施の形態４の装置104のゲート配線領域GR
における、Ｂ−Ｂ切断線（図２）に沿った断面図でる。
この装置104は、ｐウェル層３がｐ型半導体層22と同一
の深さに形成されている点において、実施の形態１の装
置101とは、特徴的に異なっている。このため、ゲート
溝６の長手方向の端縁の下端部BEは、ｐウェル層３に覆
われず、ｎ型エピタキシャル層２に直接に包囲される。
における、Ｂ−Ｂ切断線（図２）に沿った断面図でる。
この装置104は、ｐウェル層３がｐ型半導体層22と同一
の深さに形成されている点において、実施の形態１の装
置101とは、特徴的に異なっている。このため、ゲート
溝６の長手方向の端縁の下端部BEは、ｐウェル層３に覆
われず、ｎ型エピタキシャル層２に直接に包囲される。
装置の耐圧を高く維持する上では、実施の形態１の装
置101のように、下端部BEがｐウェル層３に覆われるこ
とが望ましい。しかしながら、装置104では、ｐウェル
層３における不純物濃度を、ｐ型半導体層22と同一に設
定するのであれば、ｐウェル層３とｎ型半導体層23と
を、同時に形成することが可能であり、製造工程が簡略
化されるという利点がある。このとき、ｐウェル層３
は、ｐ型半導体層22がｐウェル層３の領域にまで単に延
長して形成されていることと同一である。装置104は、
要求される耐圧がそれほどに高くない用途に適してい
る。
置101のように、下端部BEがｐウェル層３に覆われるこ
とが望ましい。しかしながら、装置104では、ｐウェル
層３における不純物濃度を、ｐ型半導体層22と同一に設
定するのであれば、ｐウェル層３とｎ型半導体層23と
を、同時に形成することが可能であり、製造工程が簡略
化されるという利点がある。このとき、ｐウェル層３
は、ｐ型半導体層22がｐウェル層３の領域にまで単に延
長して形成されていることと同一である。装置104は、
要求される耐圧がそれほどに高くない用途に適してい
る。
装置104を製造するには、装置101の製造方法の中の図
９の工程を略し、図10〜図11の工程において、ｐ型半導
体層22をｐウェル層３の領域まで拡大して形成するとよ
い。そのためには、図10におけるレジスト層33を、ｐ型
半導体層22とｐウェル層３の双方に対応する領域に、選
択的に開口するように形成するとよい。
９の工程を略し、図10〜図11の工程において、ｐ型半導
体層22をｐウェル層３の領域まで拡大して形成するとよ
い。そのためには、図10におけるレジスト層33を、ｐ型
半導体層22とｐウェル層３の双方に対応する領域に、選
択的に開口するように形成するとよい。
＜5.実施の形態５＞ 図46は、実施の形態５の装置105のゲート配線領域GR
における平面図である。また、図47および図48は、それ
ぞれ、図46におけるＡ−Ａ切断線、および、Ｂ−Ｂ切断
線に沿った断面図である。図46に示すＡ−Ａ切断線、お
よび、Ｂ−Ｂ切断線は、図３のＡ−Ａ切断線、および、
Ｂ−Ｂ切断線に、それぞれ相当する。
における平面図である。また、図47および図48は、それ
ぞれ、図46におけるＡ−Ａ切断線、および、Ｂ−Ｂ切断
線に沿った断面図である。図46に示すＡ−Ａ切断線、お
よび、Ｂ−Ｂ切断線は、図３のＡ−Ａ切断線、および、
Ｂ−Ｂ切断線に、それぞれ相当する。
この装置105は、BPSG層11を含む多層絶縁体の開口部
がゲート配線９の上には設けられず、ゲート溝６を回避
するように半導体基体90の上主面の上に絶縁膜17を介し
て配設されたゲート配線93によって、ゲート配線９とゲ
ート配線10とが接続されている点において、実施の形態
１の装置101とは、特徴的に異なっている。ゲート配線9
3は、ゲート配線9,10と同一材料で構成され、しかも、
ゲート配線9,10と一体的に連続している。すなわち、ゲ
ート配線9,10,93は、一体的に連続した一つのゲート配
線42を構成している。
がゲート配線９の上には設けられず、ゲート溝６を回避
するように半導体基体90の上主面の上に絶縁膜17を介し
て配設されたゲート配線93によって、ゲート配線９とゲ
ート配線10とが接続されている点において、実施の形態
１の装置101とは、特徴的に異なっている。ゲート配線9
3は、ゲート配線9,10と同一材料で構成され、しかも、
ゲート配線9,10と一体的に連続している。すなわち、ゲ
ート配線9,10,93は、一体的に連続した一つのゲート配
線42を構成している。
装置101におけるゲート配線13の代わりに、ゲート配
線49が形成されている。ゲート配線49は、ゲート配線13
と同様に、ソース電極14と同一の材料で構成される。そ
して、ゲート配線49は、開口部20を通じて、ゲート配線
10と電気的に接続されている。
線49が形成されている。ゲート配線49は、ゲート配線13
と同様に、ソース電極14と同一の材料で構成される。そ
して、ゲート配線49は、開口部20を通じて、ゲート配線
10と電気的に接続されている。
この装置104においても、ゲート配線は、ゲート溝６
の上端部UEを回避するように配設されているので、ゲー
ト電圧の印加に起因して、上端部UEにおけるゲート絶縁
膜８および絶縁膜17に発生する電界の集中が、緩和ない
し解消される。
の上端部UEを回避するように配設されているので、ゲー
ト電圧の印加に起因して、上端部UEにおけるゲート絶縁
膜８および絶縁膜17に発生する電界の集中が、緩和ない
し解消される。
このため、装置104の耐圧、および製品としての歩留
まりも向上する。また、ゲート配線９は、BPSG層11等に
設けられた開口部を通じてゲート配線10へと接続される
のではなく、ゲート配線93を通じてゲート配線10へと一
体的に連続しているので、ゲート配線９とゲート配線10
との間の電気抵抗が低く、装置のスイッチング速度が向
上するという利点が得られる。さらに、ゲート配線９の
上方に開口部が形成されないために、ドライエッチング
にともなう絶縁膜17の劣化を回避することができるとい
う利点がある。
まりも向上する。また、ゲート配線９は、BPSG層11等に
設けられた開口部を通じてゲート配線10へと接続される
のではなく、ゲート配線93を通じてゲート配線10へと一
体的に連続しているので、ゲート配線９とゲート配線10
との間の電気抵抗が低く、装置のスイッチング速度が向
上するという利点が得られる。さらに、ゲート配線９の
上方に開口部が形成されないために、ドライエッチング
にともなう絶縁膜17の劣化を回避することができるとい
う利点がある。
一方、この装置104と比較すると、実施の形態１の装
置101では、ゲート配線93とゲート溝６との間で、それ
らの形成に要するマスクパターンの位置合わせを必要と
しないので、製造が容易であるという利点がある。ま
た、絶縁膜４と絶縁膜17の接続部LEが、ゲート配線93で
覆われないので、装置の耐圧および信頼性が高まるとい
う利点がある。
置101では、ゲート配線93とゲート溝６との間で、それ
らの形成に要するマスクパターンの位置合わせを必要と
しないので、製造が容易であるという利点がある。ま
た、絶縁膜４と絶縁膜17の接続部LEが、ゲート配線93で
覆われないので、装置の耐圧および信頼性が高まるとい
う利点がある。
装置105を製造するには、装置101の製造方法の中の図
８〜図24の工程を実行した後、図49〜図56の工程を実行
するとよい。図49（Ａ−Ａ断面）、および、図50（Ｂ−
Ｂ断面）の工程では、まず、ポリシリコン層38の上面
に、レジスト層が堆積される。その後、このレジスト層
は、ゲート配線42に対応する部位を除いて、選択的に除
去される。その結果、レジストパターン50が形成され
る。
８〜図24の工程を実行した後、図49〜図56の工程を実行
するとよい。図49（Ａ−Ａ断面）、および、図50（Ｂ−
Ｂ断面）の工程では、まず、ポリシリコン層38の上面
に、レジスト層が堆積される。その後、このレジスト層
は、ゲート配線42に対応する部位を除いて、選択的に除
去される。その結果、レジストパターン50が形成され
る。
つぎの図51（Ａ−Ａ断面）、および、図52（Ｂ−Ｂ断
面）の工程では、レジストパターン50を遮蔽体として用
いつつ、ポリシリコン層38に選択的エッチングを施すこ
とによって、ゲート電極７および、ゲート配線42が形成
される。このとき、ゲート電極７の上面が、上端部UEの
付近においては、半導体基体90の上主面よりも上方に位
置しないように、エッチングの制御が行われる。
面）の工程では、レジストパターン50を遮蔽体として用
いつつ、ポリシリコン層38に選択的エッチングを施すこ
とによって、ゲート電極７および、ゲート配線42が形成
される。このとき、ゲート電極７の上面が、上端部UEの
付近においては、半導体基体90の上主面よりも上方に位
置しないように、エッチングの制御が行われる。
つづく図53（Ａ−Ａ断面）、および、図54（Ｂ−Ｂ断
面）の工程では、まず、ゲート電極７、および、ゲート
配線42の表面全体に、熱酸化膜が形成される。すなわ
ち、ゲート電極７の表面を覆う絶縁膜16、および、ゲー
ト配線42の表面を覆う絶縁膜18が、例えば20〜30nm程度
の厚さに形成される。その後、絶縁膜16,18の上に、CVD
法を用いることによって、BPSG層11が形成される。その
後、BPSG層11の上に、絶縁膜19としての酸化膜が、CVD
法を用いることによって、例えば100nm程度の厚さに形
成される。その結果、絶縁膜16,17,18と、BPSG層11と、
絶縁膜19とによって、３層構造の多層絶縁体が出来上が
る。
面）の工程では、まず、ゲート電極７、および、ゲート
配線42の表面全体に、熱酸化膜が形成される。すなわ
ち、ゲート電極７の表面を覆う絶縁膜16、および、ゲー
ト配線42の表面を覆う絶縁膜18が、例えば20〜30nm程度
の厚さに形成される。その後、絶縁膜16,18の上に、CVD
法を用いることによって、BPSG層11が形成される。その
後、BPSG層11の上に、絶縁膜19としての酸化膜が、CVD
法を用いることによって、例えば100nm程度の厚さに形
成される。その結果、絶縁膜16,17,18と、BPSG層11と、
絶縁膜19とによって、３層構造の多層絶縁体が出来上が
る。
つづく図55（Ａ−Ａ断面）、および、図56（Ｂ−Ｂ断
面）の工程では、図示しないレジストパターンを用い
て、多層絶縁体に選択的エッチングが施される。この選
択的エッチングは、ウェット法とドライ法とを用いて実
行される。その結果、多層絶縁体に、開口部21、およ
び、ソース電極14と半導体基体90を接続するための開口
部が形成される。
面）の工程では、図示しないレジストパターンを用い
て、多層絶縁体に選択的エッチングが施される。この選
択的エッチングは、ウェット法とドライ法とを用いて実
行される。その結果、多層絶縁体に、開口部21、およ
び、ソース電極14と半導体基体90を接続するための開口
部が形成される。
その後、多層絶縁体に形成された各開口部を充填する
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
つづいて、Al−Si層にパターニングを施すことによっ
て、図47、および、図48に示すように、ソース電極14お
よびゲート配線49が形成される。その後、ｎ型基板層１
の表面、すなわち、半導体基体90の下主面にドレイン電
極15を形成することによって、装置105が完成する。ド
レイン電極15の形成は、例えば、スパッタリング法を用
いて、Ti/Ni/Au合金をｎ型基板層１の表面に蒸着するこ
とによって遂行される。
て、図47、および、図48に示すように、ソース電極14お
よびゲート配線49が形成される。その後、ｎ型基板層１
の表面、すなわち、半導体基体90の下主面にドレイン電
極15を形成することによって、装置105が完成する。ド
レイン電極15の形成は、例えば、スパッタリング法を用
いて、Ti/Ni/Au合金をｎ型基板層１の表面に蒸着するこ
とによって遂行される。
以上のように、装置101の製造方法と同様に、従来周
知の写真製版技術、イオン注入技術、CVD法、熱酸化処
理などの従来周知の技術を組み合わせることによって、
装置105を容易に製造することが可能である。
知の写真製版技術、イオン注入技術、CVD法、熱酸化処
理などの従来周知の技術を組み合わせることによって、
装置105を容易に製造することが可能である。
図57は、実施の形態５のもう一つの装置105aのゲート
配線領域GRにおける平面図である。また、図58は、図57
におけるＢ−Ｂ切断線に沿った断面図である。また、図
57のＡ−Ａ切断線に沿った断面図は、図１と同様に表さ
れる。
配線領域GRにおける平面図である。また、図58は、図57
におけるＢ−Ｂ切断線に沿った断面図である。また、図
57のＡ−Ａ切断線に沿った断面図は、図１と同様に表さ
れる。
この装置105aは、ゲート配線42に含まれるゲート配線
９の上にも、BPSG層11等に開口部20が設けられており、
ゲート配線９とゲート配線10とが、ゲート配線93だけで
なく、開口部20,21を充填するゲート配線13を通じても
接続されている点において、装置105とは特徴的に異な
っている。ゲート配線９とゲート配線10とが、ゲート配
線93とゲート配線13との双方の経路を通じて接続されて
いるので、それらの間の電気抵抗が低く抑えられる。そ
の結果、装置のスイッチング速度が向上するという利点
が得られる。
９の上にも、BPSG層11等に開口部20が設けられており、
ゲート配線９とゲート配線10とが、ゲート配線93だけで
なく、開口部20,21を充填するゲート配線13を通じても
接続されている点において、装置105とは特徴的に異な
っている。ゲート配線９とゲート配線10とが、ゲート配
線93とゲート配線13との双方の経路を通じて接続されて
いるので、それらの間の電気抵抗が低く抑えられる。そ
の結果、装置のスイッチング速度が向上するという利点
が得られる。
装置105aを製造するには、装置105の製造方法の中の
図53および図54の工程の後に、図59および図60の工程を
実行するとよい。図59（Ａ−Ａ断面）、および、図60
（Ｂ−Ｂ断面）の工程では、まず、図示しないレジスト
パターンを用いて、多層絶縁体に選択的エッチングが施
される。この選択的エッチングは、ウェット法とドライ
法とを用いて実行される。その結果、多層絶縁体に、開
口部20,21、および、ソース電極14と半導体基体90を接
続するための開口部が形成される。
図53および図54の工程の後に、図59および図60の工程を
実行するとよい。図59（Ａ−Ａ断面）、および、図60
（Ｂ−Ｂ断面）の工程では、まず、図示しないレジスト
パターンを用いて、多層絶縁体に選択的エッチングが施
される。この選択的エッチングは、ウェット法とドライ
法とを用いて実行される。その結果、多層絶縁体に、開
口部20,21、および、ソース電極14と半導体基体90を接
続するための開口部が形成される。
その後、多層絶縁体に形成された各開口部を充填する
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
とともに、多層絶縁体の上面を覆うように、Al−Si層が
堆積される。Al−Si層の堆積は、例えばスパッタリング
法を用いて実行される。
つづいて、Al−Si層にパターニングを施すことによっ
て、図58に示すように、ソース電極14およびゲート配線
13が形成される。その後、ｎ型基板層１の表面、すなわ
ち、半導体基体90の下主面にドレイン電極15を形成する
ことによって、装置101が完成する。ドレイン電極15の
形成は、例えば、スパッタリング法を用いて、Ti/Ni/Au
合金をｎ型基板層１の表面に蒸着することによって遂行
される。
て、図58に示すように、ソース電極14およびゲート配線
13が形成される。その後、ｎ型基板層１の表面、すなわ
ち、半導体基体90の下主面にドレイン電極15を形成する
ことによって、装置101が完成する。ドレイン電極15の
形成は、例えば、スパッタリング法を用いて、Ti/Ni/Au
合金をｎ型基板層１の表面に蒸着することによって遂行
される。
＜6.実施の形態６＞ 図61は、実施の形態６の装置106のゲート配線領域GR
における平面図である。また、図62および図63は、それ
ぞれ、図61おけるＡ−Ａ切断線、および、Ｂ−Ｂ切断線
に沿った断面図である。この装置106は、実施の形態３
の装置103と同様に、ｎ型半導体層５の代わりに、ｎ型
半導体層45が形成されている点において、実施の形態５
の装置105とは、特徴的に異なっている。
における平面図である。また、図62および図63は、それ
ぞれ、図61おけるＡ−Ａ切断線、および、Ｂ−Ｂ切断線
に沿った断面図である。この装置106は、実施の形態３
の装置103と同様に、ｎ型半導体層５の代わりに、ｎ型
半導体層45が形成されている点において、実施の形態５
の装置105とは、特徴的に異なっている。
装置106では、ｎ型半導体層45が、接続部LEの直下を
も覆っているので、絶縁膜17と絶縁膜４の接続部LEにお
いても、絶縁膜17が厚く仕上がる。すなわち、装置106
では、絶縁膜17における弱点部を補強されるという利点
がある。装置106では、装置103とは異なり、接続部LEの
上がゲート配線42によって覆われているので、ｎ型半導
体層45によって接続部LEを補強することによる利点は、
より一層大きい。
も覆っているので、絶縁膜17と絶縁膜４の接続部LEにお
いても、絶縁膜17が厚く仕上がる。すなわち、装置106
では、絶縁膜17における弱点部を補強されるという利点
がある。装置106では、装置103とは異なり、接続部LEの
上がゲート配線42によって覆われているので、ｎ型半導
体層45によって接続部LEを補強することによる利点は、
より一層大きい。
また、装置103と同様に、ｎ型半導体層45は、半導体
基体90の上主面の中のゲート配線９の直下に対応する領
域全体を覆うように、隣接するゲート溝６の間にも、隙
間なく形成されている。このため、ゲート配線９の直下
に相当する領域において、ドライエッチングによる絶縁
膜17の劣化が補償されるという利点が得られる。また、
図61に示すように、ｎ型半導体層45をゲート溝６の配列
方向に沿って帯状に形成することによって、製造工程に
おいてマスクパターンの位置合わせを容易化することが
可能となる。
基体90の上主面の中のゲート配線９の直下に対応する領
域全体を覆うように、隣接するゲート溝６の間にも、隙
間なく形成されている。このため、ゲート配線９の直下
に相当する領域において、ドライエッチングによる絶縁
膜17の劣化が補償されるという利点が得られる。また、
図61に示すように、ｎ型半導体層45をゲート溝６の配列
方向に沿って帯状に形成することによって、製造工程に
おいてマスクパターンの位置合わせを容易化することが
可能となる。
装置106を製造するには、装置101の製造方法の中の図
13〜図15の工程において、ｎ型半導体層５を形成する代
わりに、ｎ型半導体層45を形成するように、砒素の選択
的注入を実行するとよい。そのためには、ｎ型半導体層
23およびｎ型半導体層45に対応する部位に、開口部を有
するように、レジスト層35のパターニングを実行すると
よい。また、図８〜図24の工程が完了した後に、実施の
形態５の図49〜図56の工程を実行するとよい。
13〜図15の工程において、ｎ型半導体層５を形成する代
わりに、ｎ型半導体層45を形成するように、砒素の選択
的注入を実行するとよい。そのためには、ｎ型半導体層
23およびｎ型半導体層45に対応する部位に、開口部を有
するように、レジスト層35のパターニングを実行すると
よい。また、図８〜図24の工程が完了した後に、実施の
形態５の図49〜図56の工程を実行するとよい。
＜7.実施の形態７＞ 図64、実施の形態７の装置107のゲート配線領域GRに
おける、Ｂ−Ｂ切断線（図２）に沿った断面図である。
この装置107は、実施の形態４の装置104と同様に、ｐウ
ェル層３がｐ型半導体層22と同一の深さに形成されてい
る点において、実施の形態５の装置105とは、特徴的に
異なっている。このため、ゲート溝６の長手方向の端縁
の下端部BEは、ｐウェル層３に覆われず、ｎ型エピタキ
シャル層２に直接に包囲される。
おける、Ｂ−Ｂ切断線（図２）に沿った断面図である。
この装置107は、実施の形態４の装置104と同様に、ｐウ
ェル層３がｐ型半導体層22と同一の深さに形成されてい
る点において、実施の形態５の装置105とは、特徴的に
異なっている。このため、ゲート溝６の長手方向の端縁
の下端部BEは、ｐウェル層３に覆われず、ｎ型エピタキ
シャル層２に直接に包囲される。
この装置107においても、装置104と同様の利点が得ら
れる。すなわち、ｐウェル層３における不純物濃度を、
ｐ型半導体層22と同一に設定するのであれば、ｐウェル
３とｎ型半導体層23とを、同時に形成することが可能で
あり、製造工程が簡略化されるという利点が得られる。
れる。すなわち、ｐウェル層３における不純物濃度を、
ｐ型半導体層22と同一に設定するのであれば、ｐウェル
３とｎ型半導体層23とを、同時に形成することが可能で
あり、製造工程が簡略化されるという利点が得られる。
装置107を製造するには、装置101の製造方法の中の図
９の工程を略し、図10〜図11の工程において、ｐ型半導
体層22をｐウェル層３の領域まで拡大して形成するとよ
い。そのためには、図10におけるレジスト層33を、ｐ型
半導体層22とｐウェル層３の双方に対応する領域に、選
択的に開口するように形成するとよい。また、図８〜図
24の工程が完了した後に、実施の形態５の図49〜図56の
工程を実行するとよい。
９の工程を略し、図10〜図11の工程において、ｐ型半導
体層22をｐウェル層３の領域まで拡大して形成するとよ
い。そのためには、図10におけるレジスト層33を、ｐ型
半導体層22とｐウェル層３の双方に対応する領域に、選
択的に開口するように形成するとよい。また、図８〜図
24の工程が完了した後に、実施の形態５の図49〜図56の
工程を実行するとよい。
＜8.実施の形態８＞ 図65は、実施の形態８の装置108のゲート配線領域GR
における平面図である。また、図66は、図65おけるＡ−
Ａ切断線に沿った断面図である。この装置108は、ｎ型
半導体層５が形成されていない点において、実施の形態
１の装置101とは、特徴的に異なっている。ｎ型半導体
層５が形成されないので、ゲート溝６の上端部UEにおけ
るゲート絶縁膜８および絶縁膜17が厚く形成される効果
は得られないが、装置101と同様に、ゲート配線は、上
端部UEを回避するように配設されている。このため、ゲ
ート電圧の印加によって上端部UEにおけるゲート絶縁膜
８および絶縁膜17に発生する電界の集中が緩和ないし解
消される効果は、相応に得られる。
における平面図である。また、図66は、図65おけるＡ−
Ａ切断線に沿った断面図である。この装置108は、ｎ型
半導体層５が形成されていない点において、実施の形態
１の装置101とは、特徴的に異なっている。ｎ型半導体
層５が形成されないので、ゲート溝６の上端部UEにおけ
るゲート絶縁膜８および絶縁膜17が厚く形成される効果
は得られないが、装置101と同様に、ゲート配線は、上
端部UEを回避するように配設されている。このため、ゲ
ート電圧の印加によって上端部UEにおけるゲート絶縁膜
８および絶縁膜17に発生する電界の集中が緩和ないし解
消される効果は、相応に得られる。
装置108を製造するには、装置101の製造方法の中の図
13〜図15の工程において、ｎ型半導体層23のみを形成
し、ｎ型半導体層５を形成しないように、砒素の選択的
注入を実行するとよい。そのためには、ｎ型半導体層23
に対応する部位にのみ、開口部を有するように、レジス
ト層35のパターニングを実行するとよい。
13〜図15の工程において、ｎ型半導体層23のみを形成
し、ｎ型半導体層５を形成しないように、砒素の選択的
注入を実行するとよい。そのためには、ｎ型半導体層23
に対応する部位にのみ、開口部を有するように、レジス
ト層35のパターニングを実行するとよい。
図67は、実施の形態８のもう一つの装置108aのゲート
配線領域GRにおける平面図である。また、図68は、図67
おけるＡ−Ａ切断線に沿った断面図である。この装置10
8aは、ｎ型半導体層５が形成されていない点において、
実施の形態５の装置105と、特徴的に異なっている。こ
の装置108aにおいても、ゲート配線は、上端部UEを回避
するように配設されているので、ゲート電圧の印加によ
って上端部UEにおけるゲート絶縁膜８および絶縁膜17に
発生する電界の集中が緩和ないし解消される効果は、相
応に得られる。
配線領域GRにおける平面図である。また、図68は、図67
おけるＡ−Ａ切断線に沿った断面図である。この装置10
8aは、ｎ型半導体層５が形成されていない点において、
実施の形態５の装置105と、特徴的に異なっている。こ
の装置108aにおいても、ゲート配線は、上端部UEを回避
するように配設されているので、ゲート電圧の印加によ
って上端部UEにおけるゲート絶縁膜８および絶縁膜17に
発生する電界の集中が緩和ないし解消される効果は、相
応に得られる。
装置108aを製造するには、装置101の製造方法の中の
図13〜図15の工程において、ｎ型半導体層23のみを形成
し、ｎ型半導体層５を形成しないように、砒素の選択的
注入を実行するとよい。そのためには、ｎ型半導体層23
に対応する部位にのみ、開口部を有するように、レジス
ト層35のパターニングを実行するとよい。また、図８〜
図24の工程が完了した後に、実施の形態５の図49〜図56
の工程を実行するとよい。
図13〜図15の工程において、ｎ型半導体層23のみを形成
し、ｎ型半導体層５を形成しないように、砒素の選択的
注入を実行するとよい。そのためには、ｎ型半導体層23
に対応する部位にのみ、開口部を有するように、レジス
ト層35のパターニングを実行するとよい。また、図８〜
図24の工程が完了した後に、実施の形態５の図49〜図56
の工程を実行するとよい。
＜9.変形例＞ （１）以上の各実施の形態では、ｎチャネル型のMOSFET
を例として取り上げたが、この発明は、ｐチャネル型の
MOSFETに対しても同様に実施が可能であり、しかも同様
の効果を奏する。
を例として取り上げたが、この発明は、ｐチャネル型の
MOSFETに対しても同様に実施が可能であり、しかも同様
の効果を奏する。
（２）以上の各実施の形態では、ゲート溝６の横断面
（図２のＣ−Ｃ切断線に沿った断面）の形状が、“U"型
である、いわゆるＵ−MOSFETを例示したが、この発明
は、断面形状が“V"型である、いわゆるＶ−MOSFETに対
しても、同様に実施が可能である。
（図２のＣ−Ｃ切断線に沿った断面）の形状が、“U"型
である、いわゆるＵ−MOSFETを例示したが、この発明
は、断面形状が“V"型である、いわゆるＶ−MOSFETに対
しても、同様に実施が可能である。
（３）以上の各実施の形態では、ｐウェル層３が備わる
例を示したが、この発明は、耐圧は劣るが、ｐウェル層
３を備えない装置に対しても実施が可能である。このよ
うに構成された装置においても、ゲート配線が、上端部
UEを回避するように配設されている限り、ゲート電圧の
印加によって上端部UEにおけるゲート絶縁膜８および絶
縁膜17に発生する電界の集中が緩和ないし解消される効
果は、相応に得られる。
例を示したが、この発明は、耐圧は劣るが、ｐウェル層
３を備えない装置に対しても実施が可能である。このよ
うに構成された装置においても、ゲート配線が、上端部
UEを回避するように配設されている限り、ゲート電圧の
印加によって上端部UEにおけるゲート絶縁膜８および絶
縁膜17に発生する電界の集中が緩和ないし解消される効
果は、相応に得られる。
（４）以上の各実施の形態では、ｐウェル層３とゲート
配線10との間に、絶縁膜17よりも厚い絶縁膜４が形成さ
れていたが、この発明は、絶縁膜４が形成されずに、絶
縁膜17によってｐウェル層３とゲート配線10との絶縁が
保たれるように構成された装置に対しても実施が可能で
ある。このように構成された装置においても、ゲート配
線が、上端部UEを回避するように配設されている限り、
ゲート電圧の印加によって上端部UEにおけるゲート絶縁
膜８および絶縁膜17に発生する電界の集中が緩和ないし
解消される効果は、相応に得られる。
配線10との間に、絶縁膜17よりも厚い絶縁膜４が形成さ
れていたが、この発明は、絶縁膜４が形成されずに、絶
縁膜17によってｐウェル層３とゲート配線10との絶縁が
保たれるように構成された装置に対しても実施が可能で
ある。このように構成された装置においても、ゲート配
線が、上端部UEを回避するように配設されている限り、
ゲート電圧の印加によって上端部UEにおけるゲート絶縁
膜８および絶縁膜17に発生する電界の集中が緩和ないし
解消される効果は、相応に得られる。
（５）以上の各実施の形態では、半導体基体90の二つの
主面に、ソース電極14とドレイン電極15とが、それぞれ
配設された例を示したが、その発明は、ゲート溝６が開
口する側の主面に、ソース電極14とドレイン電極15との
双方が接続された装置に対しても、実施が可能である。
主面に、ソース電極14とドレイン電極15とが、それぞれ
配設された例を示したが、その発明は、ゲート溝６が開
口する側の主面に、ソース電極14とドレイン電極15との
双方が接続された装置に対しても、実施が可能である。
（６）以上の各実施の形態ではMOSFETを例として取り上
げたが、この発明は、IGBTなどのMOSFET以外の絶縁ゲー
ト型半導体装置に対しても同様に実施が可能である。例
えば、ｎ型基板層１をｐ型の基板層へと置き換えると、
IGBTが実現する。すなわち、この発明は、絶縁膜を挟ん
でチャネル領域に対向するゲート電極がトレンチに埋設
された絶縁ゲート型半導体装置一般に、実施可能であ
る。
げたが、この発明は、IGBTなどのMOSFET以外の絶縁ゲー
ト型半導体装置に対しても同様に実施が可能である。例
えば、ｎ型基板層１をｐ型の基板層へと置き換えると、
IGBTが実現する。すなわち、この発明は、絶縁膜を挟ん
でチャネル領域に対向するゲート電極がトレンチに埋設
された絶縁ゲート型半導体装置一般に、実施可能であ
る。
（７）以上の各実施の形態では、複数個のゲート溝６が
列状に配列する例を取り上げたが、この発明は、単一の
ゲート溝６を有する装置に対しても実施が可能である。
列状に配列する例を取り上げたが、この発明は、単一の
ゲート溝６を有する装置に対しても実施が可能である。
この発明は詳細に説明されたが、上記した説明は、す
べての局面において、例示であって、この発明がそれに
限定されるものではない。例示されていない無数の変形
例が、この発明の範囲から外れることなく想定され得る
ものと解される。
べての局面において、例示であって、この発明がそれに
限定されるものではない。例示されていない無数の変形
例が、この発明の範囲から外れることなく想定され得る
ものと解される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宗野 英俊 兵庫県伊丹市瑞原４丁目１番地 菱電セ ミコンダクタシステムエンジニアリング 株式会社内 (72)発明者 山下 泰典 東京都千代田区丸の内２丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平７−249769（ＪＰ，Ａ) 特開 平７−131012（ＪＰ，Ａ) 特開 平８−23096（ＪＰ，Ａ) 特開 平９−129877（ＪＰ，Ａ) 特開 平４−129227（ＪＰ，Ａ) 特開 平１−292862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/49 H01L 21/3205 H01L 21/768
Claims (20)
- 【請求項１】絶縁ゲート型半導体装置において、 上主面と下主面を規定する半導体基体（90）を備え、 当該半導体基体は、 前記上主面に露出する第１導電型の第１半導体層（２）
と、 当該第１半導体層の中で前記上主面の部分に選択的に形
成された第２導電型の第２半導体層（22）と、 前記第２半導体層の中で前記上主面の部分に選択的に形
成され、前記第１半導体層よりも不純物濃度の高い前記
第１導電型の第３半導体層（23）と、を備えており、 前記半導体基体には、前記上主面に開口するとともに前
記第３および第２半導体層を貫通し前記第１半導体層に
まで達する溝（６）が形成されており、 前記装置は、 前記溝の内壁と前記上主面とを覆う絶縁膜（8,17,4）
と、 前記絶縁膜を介して前記溝に埋設されたゲート電極
（７）と、 前記溝の長手方向の端縁から離れた位置における前記ゲ
ート電極の上と、前記上主面を覆う前記絶縁膜の上とに
跨がり、前記ゲート電極と同一材料で構成され、しか
も、前記ゲート電極に一体的に連続して配設された第１
ゲート配線（９）と、 前記溝の前記端縁から前記第１ゲート配線とは反対側に
離れて、前記上主面の上に前記絶縁膜を介して配設さ
れ、前記ゲート電極と同一材料で構成された第２ゲート
配線（10）と、 前記第１ゲート配線と前記第２ゲート配線とを電気的に
接続する第３ゲート配線（13,93）と、 前記半導体基体の表面に、各々が電気的に接続された一
対の主電極（14,15）と、 をさらに備え、 前記第３ゲート配線は、前記溝の前記端縁を離れて配設
されており、 前記一対の主電極の一方（14）は、前記上主面において
前記第２および第３半導体層に電気的に接続されてお
り、 前記ゲート電極の上面は、前記溝の前記端縁に接する部
位において、前記上主面と同一平面ないしそれより下方
に位置している絶縁ゲート型半導体装置。 - 【請求項２】請求の範囲第１項に記載の絶縁ゲート型半
導体装置において、 前記第１および第２ゲート配線を覆うとともに、前記第
１および第２ゲート配線の上に、それぞれ選択的に形成
された第１開口部（20,40,41）および第２開口部（21）
を有する絶縁層（11,18,19）を、さらに備え、 前記第３ゲート配線は、前記絶縁層の上に形成されると
ともに、前記第１および第２開口部を通じて、前記第１
ゲート配線と前記第２ゲート配線とを電気的に接続する
接続配線（13）を備える、絶縁ゲート型半導体装置。 - 【請求項３】請求の範囲第２項に記載の絶縁ゲート型半
導体装置において、 前記溝が、互いに平行に配列する複数の単位溝（６）に
分割されており、 前記第１ゲート配線は、前記複数の単位溝に交差するよ
うに帯状に配設されている絶縁ゲート型半導体装置。 - 【請求項４】請求の範囲第３項に記載の絶縁ゲート型半
導体装置において、 前記第１開口部（20）が、前記第１ゲート配線の長手方
向に沿って帯状に形成されている絶縁ゲート型半導体装
置。 - 【請求項５】請求の範囲第３項に記載の絶縁ゲート型半
導体装置において、 前記第１開口部（40）が、前記複数の単位溝の上方を避
けるように、分散して形成されている絶縁ゲート型半導
体装置。 - 【請求項６】請求の範囲第３項に記載の絶縁ゲート型半
導体装置において、 前記第１開口部（41）が、前記複数の単位溝の上方を選
んで、分散して形成されている絶縁ゲート型半導体装
置。 - 【請求項７】請求の範囲第１項に記載の絶縁ゲート型半
導体装置において、 前記第３ゲート配線は、前記絶縁膜を介して前記上主面
の上に配設され、前記第１および第２ゲート配線と同一
材料で構成され、しかも、前記第１および第２ゲート配
線と一体的に連続している接続配線（93）を備える、絶
縁ゲート型半導体装置。 - 【請求項８】請求の範囲第７項に記載の絶縁ゲート型半
導体装置において、 前記第１および第２ゲート配線を覆うとともに、前記第
１および第２ゲート配線の上に、それぞれ選択的に形成
された第１開口部（20,40,41）および第２開口部（21）
を有する絶縁層（11,18,19）を、さらに備え、 前記第３ゲート配線は、前記絶縁層の上に形成されると
ともに、前記第１および第２開口部を通じて、前記第１
ゲート配線と前記第２ゲート配線とを電気的に接続する
もう一つの接続配線（13）を、さらに備える、絶縁ゲー
ト型半導体装置。 - 【請求項９】請求の範囲第７項に記載の絶縁ゲート型半
導体装置において、 前記溝が、互いに平行に配列する複数の単位溝（６）に
分割されており、 前記第１ゲート配線は、前記複数の単位溝に交差するよ
うに帯状に配設されており、 前記接続配線は、前記上主面の中の前記複数の単位溝に
挟まれた領域に沿って配設されている絶縁ゲート型半導
体装置。 - 【請求項１０】請求の範囲第１項に記載の絶縁ゲート型
半導体装置において、 前記半導体基体の前記上主面を覆う前記絶縁膜が、前記
第２ゲート配線の直下の領域において、肉厚絶縁膜
（４）として、その他の領域におけるよりも厚く形成さ
れている絶縁ゲート型半導体装置。 - 【請求項１１】請求の範囲第10項に記載の絶縁ゲート型
半導体装置において、 前記半導体基体が、 前記溝の前記端縁の上端部（UE）を包囲するように、前
記上主面に選択的に形成され、不純物濃度が前記第１半
導体層よりも高い第１導電形式の高濃度半導体層（45,4
6）を、さらに備え、 当該高濃度半導体層は、前記肉厚絶縁膜の端縁（LE）の
直下をも覆うように形成されている絶縁ゲート型半導体
装置。 - 【請求項１２】請求の範囲第１項に記載の絶縁ゲート型
半導体装置において、 前記半導体基体が、 前記第２半導体層に連結するとともにその周囲を包囲す
るように、前記第２ゲート配線の直下の領域を含む前記
上主面の部分に、選択的に形成された前記第２導電型の
第４半導体層を、さらに備え、 前記第４半導体層は、前記第２半導体層よりも深く、し
かも、前記溝の前記端縁の下端部（BE）を包囲してい
る、絶縁ゲート型半導体装置。 - 【請求項１３】請求の範囲第１項に記載の絶縁ゲート型
半導体装置において、 前記第２半導体層が、前記上主面の中の前記第２ゲート
配線の直下の領域にまで延在している絶縁ゲート型半導
体装置。 - 【請求項１４】請求の範囲第１項に記載の絶縁ゲート型
半導体装置において、 前記半導体基体が、 前記溝の前記端縁の上端部（UE）を包囲するように、前
記上主面に選択的に形成され、不純物濃度が前記第１半
導体層よりも高い第１導電形式の高濃度半導体層（5,4
5,46）を、さらに備える絶縁ゲート型半導体装置。 - 【請求項１５】請求の範囲第14項に記載の絶縁ゲート型
半導体装置において、 前記高濃度半導体層（5,45）が、前記第１ゲート配線の
直下の領域をも覆うように形成されている絶縁ゲート型
半導体装置。 - 【請求項１６】上主面と下主面とを規定するとともに当
該上主面に露出する第１導電型の第１半導体層（２）を
備える半導体基体（90）を準備する工程と、 前記上主面に選択的に、第２導電型の不純物を導入する
ことによって、前記第２導電型の第２半導体層（22）
を、前記第１半導体層の中の前記上主面の部分に選択的
に形成する工程と、 前記上主面に選択的に前記第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い前記第１導電型の第３半導体層（23）を、前記第２半
導体層の中の前記上主面の部分に選択的に形成する第３
半導体層形成工程と、 前記上主面から選択的にエッチングを施すことにより、
前記第３および第２半導体層を貫通し前記第１半導体層
に達する溝（６）を、前記半導体基体に選択的に形成す
る溝形成工程と、 前記溝の内壁と前記上主面とを覆う絶縁膜（8,17,4）を
形成する工程と、 前記絶縁膜を覆うように導電層（38）を堆積する工程
と、 前記導電層を選択的に除去することによって、前記絶縁
膜を介して前記溝に埋設されたゲート電極（７）と、前
記溝の長手方向の端縁から離れた位置における前記ゲー
ト電極の上と前記上主面を覆う前記絶縁膜の上とに跨が
り、前記ゲート電極に一体的に連続して配設された第１
ゲート配線（９）と、前記溝の前記端縁から前記第１ゲ
ート配線とは反対側に離れて、前記上主面の上に前記絶
縁膜を介して配設される第２ゲート配線（10）と、を形
成するゲート形成工程と、 前記第１および第２ゲート配線を覆うように絶縁層（1
1,18,19）を堆積する工程と、 前記絶縁層の中で、前記第１および第２ゲート配線の上
に選択的に、第１開口部（20,40,41）および第２開口部
（21）を、それぞれ形成する工程と、 前記絶縁層の上を覆うとともに、前記第１および第２開
口部を充填することによって、前記第１ゲート配線と前
記第２ゲート配線とを電気的に接続する接続配線（13）
を形成する工程と、 各々が前記半導体基体の表面に電気的に接続するよう
に、一対の主電極（14,15）を形成する主電極形成工程
と、を備え、 当該主電極形成工程では、前記一対の主電極の一方（1
4）が、前記上主面において前記第２および第３半導体
層に電気的に接続するように形成され、 前記ゲート形成工程では、前記ゲート電極の上面が、前
記溝の前記端縁に接する部位において、前記上主面と同
一平面ないしそれより下方に位置するように、前記ゲー
ト電極が形成される絶縁ゲート型半導体装置の製造方
法。 - 【請求項１７】請求の範囲第16項に記載の絶縁ゲート型
半導体装置の製造方法において、 前記溝形成工程に先立って、選択的に開口する遮蔽膜
（34）を前記上主面の上に形成する工程と、 前記上主面に熱酸化処理を施すことによって、前記遮蔽
膜が開口する領域に選択的に、前記絶縁膜よりも厚い肉
厚絶縁膜を形成する工程とを、さらに備え、 前記溝形成工程では、前記溝が、前記肉厚絶縁膜を避け
て形成され、 前記ゲート形成工程では、前記第２ゲート配線が、前記
肉厚絶縁膜の上に形成される絶縁ゲート型半導体装置の
製造方法。 - 【請求項１８】請求の範囲第16項に記載の絶縁ゲート型
半導体装置の製造方法において、 前記第３半導体形成工程と同時に実行され、前記上主面
に選択的に前記第１導電型の不純物を導入することによ
り、不純物濃度が前記第１半導体層よりも高い第１導電
形式の高濃度半導体層（5,45,46）を、前記半導体基体
の前記上主面の部分に選択的に形成する工程を、さらに
備え、 前記溝形成工程では、前記溝の前記端縁の上端部が、前
記高濃度半導体層に包囲されるように形成される、絶縁
ゲート型半導体装置の製造方法。 - 【請求項１９】上主面と下主面とを規定するとともに当
該上主面に露出する第１導電型の第１半導体層（２）を
備える半導体基体（90）を準備する工程と、 前記上主面に選択的に、第２導電型の不純物を導入する
ことによって、前記第２導電型の第２半導体層（22）
を、前記第１半導体層の中の前記上主面の部分に選択的
に形成する工程と、 前記上主面に選択的に前記第１導電型の不純物を導入す
ることにより、前記第１半導体層よりも不純物濃度が高
い前記第１導電型の第３半導体層（23）を、前記第２半
導体層の中の前記上主面の部分に選択的に形成する第３
半導体層形成工程と、 前記上主面から選択的にエッチングを施すことにより、
前記第３および第２半導体層を貫通し前記第１半導体層
に達する溝（６）を、前記半導体基体に選択的に形成す
る溝形成工程と、 前記溝の内壁と前記上主面とを覆う絶縁膜（8,17,4）を
形成する工程と、 前記絶縁膜を覆うように導電層（38）を堆積する工程
と、 前記導電層を選択的に除去することによって、前記絶縁
膜を介して前記溝に埋設されたゲート電極（７）と、前
記溝の長手方向の端縁から離れた位置における前記ゲー
ト電極の上と前記上主面を覆う前記絶縁膜の上とに跨が
り、前記ゲート電極に一体的に連続して配設された第１
ゲート配線（９）と、前記溝の前記端縁から前記第１ゲ
ート配線とは反対側に離れて、前記上主面の上に前記絶
縁膜を介して配設される第２ゲート配線（10）と、前記
絶縁膜を介して前記上主面の上に前記溝の前記端縁から
離れて配設され、前記第１および第２ゲート配線と一体
的に連続している接続配線（93）と、を形成するゲート
形成工程と、 各々が前記半導体基体の表面に電気的に接続するよう
に、一対の主電極（14,15）を形成する主電極形成工程
と、を備え、 当該主電極形成工程では、前記一対の主電極の一方（1
4）が、前記上主面において前記第２および第３半導体
層に電気的に接続するように形成され、 前記ゲート形成工程では、前記ゲート電極の上面が、前
記溝の前記端縁に接する部位において、前記上主面と同
一平面ないしそれより下方に位置するように、前記ゲー
ト電極が形成される絶縁ゲート型半導体装置の製造方
法。 - 【請求項２０】請求の範囲第19項に記載の絶縁ゲート型
半導体装置の製造方法において、 前記第１および第２ゲート配線を覆うように絶縁層（1
1,18,19）を堆積する工程と、 前記絶縁層の中で、前記第１および第２ゲート配線の上
に選択的に、第１開口部（20,40,41）および第２開口部
（21）を、それぞれ形成する工程と、 前記絶縁層の上を覆うとともに、前記第１および第２開
口部を充填することによって、前記第１ゲート配線と前
記第２ゲート配線とを電気的に接続するもう一つの接続
配線（13）を形成する工程と、をさらに備える絶縁ゲー
ト型半導体装置の製造方法。
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