JPH10233500A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴＱのドレイン耐圧の低下を招く
ことなく、ＭＩＳＦＥＴＱの相互コンダクタン(ｇｍ)を
高める。 【解決手段】 フィールド絶縁膜６及びチャネルストッ
パ領域３Ａで周囲を囲まれた半導体基体１の活性領域の
主面に、低濃度オフセット領域９Ｄ及び高濃度コンタク
ト領域５Ｄからなるドレイン領域が設けられたＭＩＳＦ
ＥＴＱを有する半導体装置であって、前記ＭＩＳＦＥＴ
Ｑのゲート幅方向において、前記高濃度コンタクト領域
５Ｄの端部を前記フィールド絶縁膜６に接触させ、前記
フィールド絶縁膜６下のチャネルストッパ領域３Ａを前
記高濃度コンタクト領域５Ｄの端部から離隔させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、フィールド絶縁膜及びチャネルストッパ領域
で周囲を囲まれた半導体基体の活性領域の主面に低濃度
オフセット領域及び高濃度コンタクト領域からなるドレ
イン領域が設けられたＭＩＳＦＥＴ（ＭetalＩnsulator
Ｓemiconductor Ｆield Ｅffect Ｔransistor)を有す
る半導体装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】通信機器等の高周波電力用として使用さ
れる半導体装置は、フィールド絶縁膜及びチャネルスト
ッパ領域で周囲を囲まれた半導体基体の活性領域の主面
に横型構造のＭＩＳＦＥＴを塔載している。横型構造の
ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁
膜、ゲート電極、ソース領域及びドレイン領域で構成さ
れている。

【０００３】前記ＭＩＳＦＥＴのドレイン領域は、例え
ばｎチャネル導電型の場合、低濃度のｎ型半導体領域か
らなる低濃度オフセット領域(高耐圧領域)及び高濃度の
ｎ型半導体領域からなる高濃度コンタクト領域で構成さ
れている。低濃度オフセット領域はドレイン耐圧を高め
る目的で設けられ、高濃度コンタクト領域はドレイン配
線とのコンタクト抵抗を低減する目的で設けられてい
る。

【０００４】前記高濃度コンタクト領域は、ＭＩＳＦＥ
Ｔのゲート長方向において、ゲート電極下のチャネル形
成領域から離隔されている。また、高濃度コンタクト領
域は、ＭＩＳＦＥＴのゲート幅方向において、フィール
ド絶縁膜から離隔されている。高濃度コンタクト領域と
チャネル形成領域との間には低濃度オフセット領域が設
けられ、高濃度コンタクト領域とフィールド絶縁膜との
間には低濃度オフセット領域が設けられている。

【０００５】前記ＭＩＳＦＥＴのゲート電極は、例え
ば、不純物が導入された多結晶珪素膜又はこの多結晶珪
素膜上にタングステンシリサイド膜を設けた多層膜で形
成されている。このゲート電極は、０．８［ＧＨｚ］以
上の高周波でＭＩＳＦＥＴを動作させる場合、抵抗値が
高すぎるため、その上層に設けられたゲート配線で裏打
ちされている。ゲート配線は抵抗値が低い金属膜例えば
アルミニウム膜で形成されている。

【０００６】前記ゲート電極、ゲート配線の夫々は、層
間絶縁膜に設けられた接続孔を通して互いに電気的に接
続されている。このゲート電極、ゲート配線の夫々の接
続は、接続部分での寄生容量の増加及びゲート電極とソ
ース領域又はドレイン領域との短絡を防止するため、フ
ィールド絶縁膜上で行なわれている。

【０００７】なお、前記横型構造のＭＩＳＦＥＴを有す
る単体構造の半導体装置については、例えば、１９８９
年、電子情報通信学会春季全国大会予稿集、Ｃ−２６０
［宇宙通信用パワーＭＯＳＦＥＴ］に記載されている。

【０００８】

【発明が解決しようとする課題】前記半導体装置におい
て、半導体基体の活性領域はフィールド絶縁膜及びチャ
ネルストッパ領域で周囲を囲まれている。チャネルスト
ッパ領域は、フィールド絶縁膜下での寄生チャネル(反
転層)の発生を防止する目的で設けられている。チャネ
ルストッパ領域にＭＩＳＦＥＴのドレイン領域である高
濃度コンタクト領域が接触した場合、ＭＩＳＦＥＴのド
レイン耐圧が低下するため、前述のように、ＭＩＳＦＥ
Ｔのゲート幅方向において、高濃度コンタクト領域の端
部とフィールド絶縁膜との間に低濃度オフセット領域を
設け、フィールド絶縁膜下のチャネルストッパ領域から
高濃度コンタクト領域の端部を離隔し、ＭＩＳＦＥＴの
ドレイン耐圧を高めている。

【０００９】しかしながら、高濃度コンタクト領域の端
部とフィールド絶縁膜との間に低濃度オフセット領域を
設けることにより、ゲート幅方向における高濃度コンタ
クト領域の領域幅が短くなる。このため、ＭＩＳＦＥＴ
の実効的なチャネル幅が小くなり、ＭＩＳＦＥＴの相互
コンダクタンス(ｇｍ)が低下する。

【００１０】本発明の目的は、ＭＩＳＦＥＴのドレイン
耐圧の低下を招くことなく、ＭＩＳＦＥＴの相互コンダ
クタン(ｇｍ)を高めることが可能な技術を提供すること
にある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】フィールド絶縁膜及びチャネルストッパ領
域で周囲を囲まれた半導体基体の活性領域の主面に、低
濃度オフセット領域及び高濃度コンタクト領域からなる
ドレイン領域が設けられたＭＩＳＦＥＴを有する半導体
装置であって、前記ＭＩＳＦＥＴのゲート幅方向におい
て、前記高濃度コンタクト領域の端部を前記フィールド
絶縁膜に接触させ、このフィールド絶縁膜下のチャネル
ストッパ領域を前記高濃度コンタクト領域の端部から離
隔させる。

【００１４】上述した手段によれば、ＭＩＳＦＥＴのド
レイン領域である高濃度コンタクト領域の端部はチャネ
ルストッパ領域に接触されていないので、ＭＩＳＦＥＴ
のドレイン耐圧を高めることができる。また、高濃度コ
ンタクト領域の端部はフィールド絶縁膜に接触されてい
るので、ゲート幅方向における高濃度コンタクト領域の
領域幅を長くすることができ、ＭＩＳＦＥＴの実効的な
チャネル幅を大きくすることができる。従って、ＭＩＳ
ＦＥＴのドレイン耐圧の低下を招くことなく、ＭＩＳＦ
ＥＴの相互コンタクタンス(ｇｍ)を高めることができ
る。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１６】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１７】図１は、本発明の一実施形態である半導体
装置の平面チップレイアウト図であり、図２は、図１に
示すＡ−Ａ線の位置で切った断面図であり、図３は、図
１に示すＢ−Ｂ線の位置で切った断面図であり、図４
は、図１に示すＣ−Ｃ線の位置で切った断面図である。
なお、図１乃至図４において、図を見易くするため、後
述する最終保護膜は図示を省略している。

【００１８】図１に示すように、半導体装置は、平面が
方形状に形成された半導体チップ２０で構成されてい
る。

【００１９】前記半導体チップ２０の周辺領域には、ソ
ース配線１２Ｓが設けられている。また、半導体チップ
２０の中央領域には、１本のドレイン配線１２Ｄ及び２
本のゲート配線１２Ｇが設けられている。これらのドレ
イン配線１２Ｄ、ゲート配線１２Ｇ、ソース配線１２Ｓ
の夫々は、第１層目の金属配線層に形成され、例えばア
ルミニウム膜で形成されている。ドレイン配線１２Ｄは
一方のゲート配線１２Ｇと他方のゲート配線１２Ｇとの
間に配置され、一方のゲート配線１２Ｇ、他方のゲート
配線１２Ｇの夫々は互いに電気的に接続されている。

【００２０】前記半導体チップ２０の周辺領域には、ド
レイン用電極パッド１５Ｄ、ゲート用電極パッド１５
Ｇ、ソース用電極パッド１５Ｓの夫々が設けられてい
る。これらのドレイン用電極パッド１５Ｄ、ゲート用電
極パッド１５Ｇ、ソース用電極パッド１５Ｓの夫々は、
第２層目の金属配線層に形成され、例えばアルミニウム
膜で形成されている。即ち、本実施形態の半導体装置
は、２層金属配線構造で構成されている。

【００２１】前記ドレイン用電極パッド１５Ｄは、層間
絶縁膜(１３)に設けられた接続孔１４Ｄを通してドレイ
ン配線１２Ｄに電気的に接続されている。前記ゲート用
電極パッド１５Ｇは、層間絶縁膜(１３)に設けられた接
続孔１４Ｇを通してゲート配線１２Ｇに電気的に接続さ
れている。前記ソース用電極パッド１５Ｓは、層間絶縁
膜(１３)に設けられた接続孔１４Ｓを通してソース配線
１２Ｓに電気的に接続されている。

【００２２】前記半導体チップ２０の中央領域には、こ
れに限定されないが、例えば４つのＭＩＳＦＥＴＱが設
けられている。４つのＭＩＳＦＥＴＱのうち、２つのＭ
ＩＳＦＥＴＱの夫々のゲート電極(８)は、一方のゲート
配線１２Ｇ下においてその延在方向に向って延在し、他
の２つのＭＩＳＦＥＴＱの夫々のゲート電極(８)は、他
方のゲート配線１２Ｇ下においてその延在方向に向って
延在している。

【００２３】前記４つのＭＩＳＦＥＴＱの夫々のドレイ
ン領域はドレイン配線１２Ｄに電気的に接続され、夫々
のゲート電極(８)はゲート配線１２Ｇに電気的に接続さ
れ、夫々のソース領域はソース配線１２Ｓに電気的に接
続されている。即ち、４つのＭＩＳＦＥＴＱの夫々は電
気的に並列に接続されている。

【００２４】前記半導体チップ２０は、図２に示すよう
に、半導体基体１を主体に構成されている。半導体基体
１は、例えば、単結晶珪素からなるp+型半導体基板１Ａ
及びこのp+型半導体基板１Ａの主面上にエピタキシャル
成長法で形成されたp-型エピタキシャル層１Ｂを主体と
する構造で構成されている。

【００２５】前記半導体基体１の非活性領域の主面には
フィールド絶縁膜６が設けられている。フィールド絶縁
膜６は半導体基体１の活性領域の周囲を囲むように設け
られている。フィールド絶縁膜６は、例えば５００［ｎ
ｍ］程度の膜厚に設定された熱酸化珪素膜で形成されて
いる。

【００２６】前記半導体基体１の非活性領域の主面には
チャネルストッパ領域３Ａが設けられている。チャネル
ストッパ領域３Ａは、フィールド絶縁膜６下での寄生チ
ャネル(反転層)の発生を防止する目的で設けられてい
る。チャネルストッパ領域３Ａは、フィールド絶縁膜６
と同様に、半導体基体１の活性領域の周囲を囲むように
設けられている。チャネルストッパ領域３Ａは、p-型エ
ピタキシャル層１Ｂの主面に設けられたｐ型半導体領域
３で構成されている。

【００２７】前記フィールド絶縁膜６及びチャネルスト
ッパ領域３Ａで周囲を囲まれた半導体基体１の活性領域
の主面には横型構造のＭＩＳＦＥＴＱが構成されてい
る。ＭＩＳＦＥＴＱは、主に、チャネル形成領域、ゲー
ト絶縁膜７、ゲート電極８、ソース領域及びドレイン領
域で構成されている。

【００２８】前記ＭＩＳＦＥＴＱのチャネル形成領域
は、p-型エピタキシャル層１Ｂの主面に設けられたｐ型
半導体領域３で構成されている。ソース領域は、p-型エ
ピタキシャル層１Ｂの主面に設けられたn+型半導体領域
５Ｓで構成されている。ドレイン領域は、p-型エピタキ
シャル層１Ｂの主面に設けられた低濃度のｎ型半導体領
域９Ｄからなる低濃度オフセット領域(高耐圧領域)９Ｄ
及びp-型エピタキシャル層１Ｂの主面に設けられた高濃
度のn+型半導体領域５Ｄからなる高濃度コンタクト領域
５Ｄで構成されている。即ち、本実施形態の横型構造の
ＭＩＳＦＥＴＱはｎチャネル導電型で構成されている。

【００２９】前記ゲート絶縁膜７は、p-型エピタキシャ
ル層１Ｂの主面上に設けられ、例えば２０〜３０［ｎ
ｍ］程度の膜厚に設定された熱酸化珪素膜で形成されて
いる。

【００３０】前記ゲート電極８は、ゲート絶縁膜７上に
設けられ、例えば多結晶珪素膜上にタングステンシリサ
イド膜を設けた多層膜で形成されている。多結晶珪素膜
には抵抗値を低減する不純物が導入されている。ゲート
電極８は、ソース配線１２Ｇが延在する方向に設けられ
た他のＭＩＳＦＥＴＱのゲート電極８と一体化されてい
る。

【００３１】前記ドレイン領域である高濃度コンタクト
領域５Ｄには、層間絶縁膜１０に設けられた接続孔１１
Ｄを通してドレイン配線１２Ｄが電気的に接続されてい
る。高濃度コンタクト領域５Ｄは、ドレイン配線１２Ｄ
とのコンタクト抵抗を低減する目的で設けられている。

【００３２】前記ドレイン領域である低濃度オフセット
領域９Ｄは、ゲート電極８下のチャネル形成領域と高濃
度コンタクト領域５Ｄとの間に設けられている。低濃度
オフセット領域９Ｄはドレイン耐圧を高める目的で設け
られている。

【００３３】前記ソース領域であるn+型半導体領域５Ｓ
には、層間絶縁膜１０に設けられた接続孔１１Ｓを通し
てソース配線１２Ｓが電気的に接続されている。このソ
ース配線１２Ｓの一部は半導体基体１の活性領域の主面
上に設けられ、その他部は半導体基体１の非活性領域の
主面上、即ちフィールド絶縁膜６上に設けられている。
ソース配線１２Ｓの他部には、層間絶縁膜１３に設けら
れた接続孔１４Ｓを通してソース用電極パッド１５Ｓが
電気的に接続されている。

【００３４】前記ソース領域であるn+型半導体領域５Ｓ
には、ソース配線１２Ｓを介して、p-型エピタキシャル
層１Ｂに設けられたp+型半導体領域４が電気的に接続さ
れている。このp+型半導体領域４はp+型半導体基板１Ａ
と電気的に接続されている。即ち、本実施形態の半導体
装置は、半導体基体１の裏面からＭＩＳＦＥＴＱのソー
ス領域(n+型半導体領域５Ｓ)に固定電位を供給すること
ができる構造で構成されている。

【００３５】前記半導体基体１の活性領域の主面にはチ
ャネル領域３Ｂが設けられている。チャネル領域３Ｂ
は、ＭＩＳＦＥＴＱのゲート長方向において、ドレイン
領域である高濃度コンタクト領域５Ｄの周囲を囲むよう
に設けられている。チャネル領域３Ｂは、ＭＩＳＦＥＴ
Ｑのパンチスルー耐圧を高め、所望のしきい値電圧を得
る目的で設けられ、p-型エピタキシャル層１Ｂの主面に
設けられたｐ型半導体領域３で構成されている。

【００３６】前記チャネルストッパ領域３Ａは、半導体
基体１の非活性領域において、p-型エピタキシャル層１
Ｂの主面に設けられたｐ型半導体領域３で構成されてい
る。また、前記チャネル領域３Ｂは、半導体基体１の活
性領域において、p-型エピタキシャル層１Ｂの主面に設
けられたｐ型半導体領域３で構成されている。このチャ
ネルストッパ領域３Ａであるｐ型半導体領域３、チャネ
ル領域３Ｂであるｐ型半導体領域３の夫々は同一の製造
工程で形成されている。即ち、チャネルストッパ領域３
Ａは、ＭＩＳＦＥＴＱのゲート長方向において、高濃度
コンタクト領域５Ｄの周囲に設けられたチャネル領域３
Ｂと同一の製造工程で形成されている。

【００３７】前記チャネルストッパ領域３Ａであるｐ型
半導体領域３、チャネル領域３Ｂであるｐ型半導体領域
３の夫々は、ソース配線１２Ｓと電気的に接続されたp+
型半導体領域４に接触され、電気的に接続されている。
即ち、チャネルストッパ領域３Ａ、チャネル領域３Ｂの
夫々は、ソース領域と同一の電位に電位固定される。

【００３８】前記半導体基体１の活性領域の主面の中央
領域には、図３に示すように、フィールド絶縁膜６Ａが
設けられている。このフィールド絶縁膜６Ａは、図３及
び図１に示すように、半導体基体１の活性領域の周囲を
囲むフィールド絶縁膜６から分離されている。

【００３９】前記ＭＩＳＦＥＴＱのゲート長方向におい
て、フィールド絶縁膜６とフィールド絶縁膜６Ａとの間
には、ソース領域であるn+型半導体領域５Ｓとソース配
線１２Ｓとを電気的に接続するための接続孔１１Ｓが設
けられている。この接続孔１１Ｓは、ＭＩＳＦＥＴＱの
ゲート幅方向において、一方のフィールド絶縁膜６から
他方のフィールド絶縁膜６に向って延在する構造で構成
されている。このように、フィールド絶縁膜６で周囲を
囲まれた半導体基体１の活性領域の主面の中央部に、フ
ィールド絶縁膜６から分離されたフィールド絶縁膜６Ａ
を設けることにより、半導体基体１の活性領域をフィー
ルド絶縁膜で２つに分割する場合に比べて、ソース領域
であるn+型半導体領域５Ｓとソース配線１２Ｓとを電気
的に接続するための接続孔１１Ｓの面積を増加すること
ができる。

【００４０】前記ＭＩＳＦＥＴＱのゲート電極８は、
０．８［ＧＨｚ］以上の高周波でＭＩＳＦＥＴＱを動作
させる場合、抵抗値が高すぎるため、その上層に設けら
れたゲート配線１２Ｇで裏打ちされている。

【００４１】前記ゲート電極８、ゲート配線１２Ｇの夫
々は、図３に示すように、層間絶縁膜１０に設けられた
接続孔１１Ｇを通して互いに電気的に接続されている。
このゲート電極８、ゲート配線１２Ｇの夫々の接続は、
接続部分での寄生容量の増加及びゲート電極８とソース
領域又はドレイン領域との短絡を防止するため、図３及
び図１に示すように、フィールド絶縁膜６Ａ上で行なわ
れている。なお、ゲート電極８、ゲート配線１２の夫々
の接続はフィールド絶縁膜６上においても行なわれてい
る。

【００４２】前記フィールド絶縁膜６Ａ下には、図３に
示すように、チャネルストッパ領域３Ａが設けられてい
る。このチャネルストッパ領域３Ａは、フィールド絶縁
膜６Ａ下での寄生チャネル(反転層)の発生を防止する目
的で設けられている。このチャネルストッパ領域３Ａ
は、図３及び図４に示すように、ドレイン領域である高
濃度n+型半導体領域(高濃度コンタクト領域)５Ｄが延在
する領域を除くその周辺領域に設けられている。このチ
ャネルストッパ領域３Ａは、p-型エピタキシャル層１Ｂ
の主面に設けられたｐ型半導体領域３で構成されてい
る。

【００４３】前記ＭＩＳＦＥＴＱのゲート幅方向におい
て、高濃度コンタクト領域５Ｄの一方の端部は、図４に
示すように、フィールド絶縁膜６に接触され、このフィ
ールド絶縁膜６下のチャネルストッパ領域３Ａは、高濃
度コンタクト領域５Ｄの一方の端部から離隔されてい
る。また、ＭＩＳＦＥＴＱのゲート幅方向において、高
濃度コンタクト領域５Ｄの他方の端部は、フィールド絶
縁膜６Ａに接触され、このフィールド絶縁膜６Ａ下のチ
ャネルストッパ領域３Ａは、高濃度コンタクト領域５Ｄ
の他方の端部から離隔されている。

【００４４】なお、前記ｐ型半導体領域３、p+型半導体
領域４、高濃度コンタクト領域５Ｄの夫々は、図５(要
部平面レイアウト図)に示すように配置されている。

【００４５】前記ｐ型半導体領域３は、p-型エピタキシ
ャル層１Ｂの主面にイオン打込み法でｐ型不純物を導入
することにより形成される。このｐ型半導体領域３の不
純物濃度分布を図６（ＭＩＳＦＥＴのゲート電極下にお
ける不純物濃度分布図）に示す。図６において、横軸は
p-型エピタキシャル層(半導体基体１)１Ｂの主面からの
深さ［μｍ］を示し、縦軸は不純物濃度［atoms／cm³］
を示す。

【００４６】ｐ型半導体領域３は、１０¹⁶〜１０¹⁸［at
oms／cm³］程度の不純物濃度に設定されている。このｐ
型半導体領域３は、p-型エピタキシャル層１Ｂの主面よ
りも深い位置に不純物濃度分布のピーク値が設定されて
いる。即ち、チャネルストッパ領域３Ａ、チャネル領域
３Ｂの夫々は、１０¹⁷以上、及び３〜７×１０¹⁶［atom
s／cm³］程度の不純物濃度に設定され、p-型エピタキシ
ャル層１Ｂの主面よりも深い位置に不純物濃度分布のピ
ーク値が設定されている。

【００４７】なお、図５に示すように、p-型エピタキシ
ャル層１Ｂは、１０¹⁴〜１０¹⁵［atoms／cm³］程度の不
純物濃度に設定され、p+型半導体基板１Ａは、１０¹⁸〜
３×１０¹⁹［atoms／cm³］程度の不純物濃度に設定され
ている。また、図示していないが、p+型半導体領域４
は、１０¹⁸〜１０¹⁹［atoms／cm³］程度の不純物濃度に
設定され、高濃度のn+型半導体領域からなる高濃度コン
タクト領域５Ｄは、１０¹⁹〜１０²⁰［atoms／cm³］程度
の不純物濃度に設定され、低濃度のｎ型半導体領域から
なる低濃度オフセット領域９Ｄは、１０¹⁷〜１０¹⁸［at
oms／cm³］程度の不純物濃度に設定され、ソース領域で
あるn+型半導体領域５Ｓは、１０¹⁹〜１０²⁰［atoms／c
m³］程度の不純物濃度に設定されている。

【００４８】前記層間絶縁膜１３上には、図示していな
いが、例えばプラズマナイトライド／ＣＶＤ(Ｃhemical
Ｖapor Ｄeposition)酸化膜の２層からなる最終保護膜
が設けられている。この最終保護膜には、ドレイン用電
極パッド１５Ｄ、ゲート用電極パッド１５Ｇ、ソース用
電極パッド１５Ｓの夫々の表面を露出するボンディング
開口が設けられている。

【００４９】このように構成された半導体装置は、通信
機器等の高周波電力用として使用される。

【００５０】次に、前記半導体装置の製造方法につい
て、図７乃至図１０（製造方法を説明するための断面
図）を用いて説明する。

【００５１】まず、単結晶珪素からなるp+型半導体基板
１Ａ及びこのp+型半導体基板１Ａの主面上にエピタキシ
ャル成長法で形成されたp-型エピタキシャル層１Ｂを主
体とする半導体基体１を用意する。

【００５２】次に、前記半導体基体１の主面、即ちp-型
エピタキシャル層１Ｂの主面に薄い酸化膜２を形成す
る。

【００５３】次に、前記半導体基体１の活性領域の主面
及び非活性領域の主面にイオン打込み法でｐ型不純物を
選択的に導入し、図７に示すように、p-型エピタキシャ
ル層１Ｂの主面にｐ型半導体領域３を形成する。ｐ型半
導体領域３は、半導体基体１の活性領域において、高濃
度コンタクト形成領域及びこの高濃度コンタクト形成領
域の周囲を囲む周辺領域を除いた他の領域に形成され
る。ｐ型不純物としては例えばボロン（Ｂ）を使用す
る。ｐ型不純物は、最終的な導入量が４〜７×１０
¹²［atoms／cm²］程度に設定され、導入時のエネルギ量
が１６０〜１８０［ＫｅＶ］に設定された条件下におい
て導入される。即ち、ｐ型半導体領域３は、p-型エピタ
キシャル層１Ｂの主面よりも深い位置に不純物濃度分布
のピーク値が設定される。

【００５４】次に、周知の選択熱酸化法を使用し、図８
に示すように、前記半導体基体１の非活性領域の主面に
熱酸化珪素膜からなるフィールド絶縁膜６を形成すると
共に、図示していないが、半導体基体１の活性領域の中
央部の主面に熱酸化珪素膜からなるフィールド絶縁膜６
Ａを形成する。この工程において、フィールド絶縁膜６
下にはｐ型半導体領域３が設けられているが、このｐ型
半導体領域３はチャネルストッパ領域３Ａとして使用さ
れる。また、フィールド絶縁膜６Ａ下にはｐ型半導体領
域３が設けられているが、このｐ型半導体領域３はチャ
ネルストッパ領域３Ａとして使用される。

【００５５】次に、前記酸化膜２を除去し、その後、熱
酸化処理を施し、前記半導体基体１の活性領域の主面に
熱酸化珪素膜からなるゲート絶縁膜７を形成する。

【００５６】次に、前記半導体基体１の主面上にゲート
電極８を形成する。ゲート電極８は、不純物が導入され
た多結晶珪素膜及びこの多結晶珪素膜上に形成されたタ
ングステンシリサイド膜からなる多層膜で形成される。
ゲート電極８は、このゲート電極８が延在する方向に設
けられた他のゲート電極８と一体化される。

【００５７】次に、前記フィールド絶縁膜６、フィール
ド絶縁膜６Ａ及びゲート電極８を不純物導入用マスクと
して使用し、半導体基体１の活性領域の主面にイオン打
込み法でｎ型不純物を導入し、p-型エピタキシャル層１
Ｂの主面に低濃度のｎ型半導体領域９Ｄを形成する。こ
のｎ型半導体領域９Ｄのうち、一方のゲート電極８と他
方のゲート電極８との間の領域に形成されたｎ型半導体
領域９Ｄは、ドレイン領域の低濃度オフセット領域９Ｄ
として使用される。

【００５８】次に、前記半導体基体１の活性領域の主面
にイオン打込み法でｐ型不純物を選択的に導入し、p-型
エピタキシャル層１Ｂの主面にp+型半導体領域４を形成
する。このp+型半導体領域４の底面はp+型半導体基板１
Ａの表面に接触される。

【００５９】次に、前記半導体基体１の活性領域におい
て、高濃度コンタクト形成領域の主面及び他の領域の主
面にイオン打込み法でｎ型不純物を選択的に導入し、図
９に示すように、p-型エピタキシャル層１Ｂの主面にド
レイン領域である高濃度コンタクト領域５Ｄを形成する
と共に、ソース領域であるn+型半導体領域５Ｓを形成す
る。この高濃度コンタクト領域５Ｄ、n+型半導体領域５
Ｓの夫々は同一の工程で形成しなくてもよい。この工程
において、高濃度コンタクト領域５Ｄの周囲にはｐ型半
導体領域３が設けられているが、このｐ型半導体領域３
はチャネル領域３Ｂとして使用される。この工程によ
り、ＭＩＳＦＥＴＱが形成される。

【００６０】次に、前記半導体基体１の主面上の全面に
層間絶縁膜(パッシベーション膜)１０を形成する。この
層間絶縁膜１０は、例えばＰＳＧ(Ｐhospho Ｓilicate
Ｇlass）膜で形成される。

【００６１】次に、前記層間絶縁膜１０に、高濃度コン
タクト領域５Ｄの表面を露出する接続孔１１Ｄ及びn+型
半導体領域５Ｓ、p+型半導体領域４の夫々の一部の表面
を露出する接続孔１１Ｓを形成すると共に、図示してい
ないが、ゲート電極８の一部の表面を露出する接続孔１
１Ｇを形成する。

【００６２】次に、前記接続孔１１Ｄから露出された高
濃度コンタクト領域５Ｄの表面上、接続孔１１Ｓから露
出されたn+型半導体領域５Ｓ、p+型半導体領域４の夫々
の表面上及び接続孔１１Ｇから露出されたゲート電極８
の表面上を含む半導体基体１の全面に抵抗値が低い金属
膜を形成する。この金属膜は例えばアルミニウム膜で形
成される。

【００６３】次に、前記金属膜にパターンニングを施
し、図１０に示すように、ドレイン配線１２Ｄ、ソース
配線１２Ｓ、ゲート配線１２Ｇの夫々を形成する。

【００６４】次に、前記ドレイン配線１２Ｄ、ソース配
線１２Ｓ、ゲート配線１２Ｇの夫々の表面上を含む半導
体基体１の主面上の全面に層間絶縁膜１３を形成する。
この層間絶縁膜１３は例えばＰＳＧ膜で形成される。

【００６５】次に、前記層間絶縁膜１３に、ドレイン配
線１２Ｄの一部の表面を露出する接続孔１４Ｄ、ソース
配線１２Ｓの一部の表面を露出する接続孔１４Ｓ及びゲ
ート配線１２Ｇの一部の表面を露出する接続孔１４Ｇを
形成する。

【００６６】次に、前記接続孔１４Ｄから露出されたド
レイン配線１２Ｄの表面上、接続孔１４Ｓから露出され
たソース配線１２Ｓの表面上及び接続孔１４Ｇから露出
されたゲート配線１２Ｇの表面上を含む半導体基体１の
主面上の全面に抵抗値が低い金属膜を形成する。この金
属膜は例えばアルミニウム膜で形成される。

【００６７】次に、前記金属膜にパターンニングを施
し、ドレイン用電極パッド１５Ｄ、ソース用電極パッド
１５Ｓ、ゲート用電極パッド１５Ｇの夫々を形成する。

【００６８】次に、前記ドレイン用電極パッド１５Ｄ、
ソース用電極パッド１５Ｓ、ゲート用電極パッド１５Ｇ
の夫々の表面上を含む半導体基体１の主面上の全面に例
えばプラズマナイトライド／ＣＶＤ酸化膜の２層からな
る最終保護膜を形成し、その後、この最終保護膜に、ド
レイン用電極パッド１５Ｄ、ソース用電極パッド１５
Ｓ、ゲート用電極パッド１５Ｇの夫々の表面を露出する
ボンディング開口を形成することにより、図１に示す半
導体装置がほぼ完成する。

【００６９】このように、本実施形態によれば、以下の
作用効果が得られる。

【００７０】フィールド絶縁膜６及びチャネルストッパ
領域３Ａで周囲を囲まれた半導体基体１の活性領域の主
面に、低濃度オフセット領域９Ｄ及び高濃度コンタクト
領域５Ｄからなるドレイン領域が設けられたＭＩＳＦＥ
ＴＱを有する半導体装置であって、前記ＭＩＳＦＥＴＱ
のゲート幅方向において、前記高濃度コンタクト領域５
Ｄの一方の端部を前記フィールド絶縁膜６に接触させ、
前記フィールド絶縁膜６下のチャネルストッパ領域３Ａ
を前記高濃度コンタクト領域５Ｄの端部から離隔させ
る。この構成により、ＭＩＳＦＥＴＱのドレイン領域で
ある高濃度コンタクト領域５Ｄの一方の端部はチャネル
ストッパ領域３Ａに接触されていないので、ＭＩＳＦＥ
ＴＱのドレイン耐圧を高めることができる。また、高濃
度コンタクト領域５Ｄの一方の端部はフィールド絶縁膜
６に接触されているので、ゲート幅方向における高濃度
コンタクト領域５Ｄの領域幅を長くすることができ、Ｍ
ＩＳＦＥＴＱの実効的なチャネル幅を大きくすることが
できる。従って、ＭＩＳＦＥＴＱのドレイン耐圧の低下
を招くことなく、ＭＩＳＦＥＴＱの相互コンタクタンス
(ｇｍ)を高めることができる。

【００７１】また、前記ＭＩＳＦＥＴＱのゲート幅方向
において、前記高濃度コンタクト領域５Ｄの他方の端部
を前記フィールド絶縁膜６Ａに接触させ、前記フィール
ド絶縁膜６Ａ下のチャネルストッパ領域３Ａを前記高濃
度コンタクト領域５Ｄの端部から離隔させる。この構成
により、ＭＩＳＦＥＴＱのドレイン領域である高濃度コ
ンタクト領域５Ｄの他方の端部はチャネルストッパ領域
３Ａに接触されていないので、ＭＩＳＦＥＴＱのドレイ
ン耐圧を高めることができる。また、高濃度コンタクト
領域５Ｄの他方の端部はフィールド絶縁膜６Ａに接触さ
れているので、ゲート幅方向における高濃度コンタクト
領域５Ｄの領域幅を長くすることができ、ＭＩＳＦＥＴ
Ｑの実効的なチャネル幅を大きくすることができる。従
って、ＭＩＳＦＥＴＱのドレイン耐圧の低下を招くこと
なく、ＭＩＳＦＥＴＱの相互コンタクタンス(ｇｍ)を高
めることができる。

【００７２】また、ＭＩＳＦＥＴＱのドレイン耐圧の低
下を招くことなく、ＭＩＳＦＥＴＱの相互コンタクタン
ス(ｇｍ)を高めることができるので、半導体装置の電流
利得を高めることができる。

【００７３】また、前記チャネルストッパ領域３Ａを、
前記高濃度コンタクト領域５Ｄの周囲に設けられたチャ
ネル領域３Ｂと同一工程で形成する。この構成により、
チャネルストッパ領域３Ａはチャネル領域３Ｂを形成す
る工程で形成されるので、チャネルストッパ領域３Ａの
工程に相当する分、半導体装置の製造工程数を低減する
ことができる。

【００７４】また、前記フィールド絶縁膜６で周囲を囲
まれた半導体基体１の活性領域の中央部の主面に、フィ
ールド絶縁膜６から分離されたフィールド絶縁膜６Ａを
設ける。この構成により、半導体基体１の活性領域をフ
ィールド絶縁膜で完全分割する場合に比べて、ソース領
域であるn+型半導体領域５Ｓとソース配線１２Ｓとを電
気的に接続するための接続孔１１Ｓの面積を増加するこ
とができる。

【００７５】なお、本実施形態の半導体装置は、半導体
基体１の活性領域の中央部の主面に、フィールド絶縁膜
６から分離されたフィールド絶縁膜６Ａを設けた構造で
構成されているが、フィールド絶縁膜６Ａを廃止し、１
本のゲート配線１２Ｇに対して１つのＭＩＳＦＥＴＱを
配置した構造で構成してもよい。この場合、ＭＩＳＦＥ
ＴＱのゲート幅方向において、高濃度コンタクト領域５
Ｄの一方の端部をフィールド絶縁膜６に接触させ、この
フィールド絶縁膜６下のチャネルストッパ領域３Ａを高
濃度コンタクト領域５Ｄの一方の端部から離隔させ、高
濃度コンタクト領域５Ｄの他方の端部をフィールド絶縁
膜６に接触させ、このフィールド絶縁膜６下のチャネル
ストッパ領域３Ａを高濃度コンタクト領域５Ｄの他方の
端部から離隔させる。

【００７６】また、図１１に示すように、一方のゲート
電極８と他方のゲート電極８とを一体化させたリング形
状で構成してもよい。この場合、ドレイン配線１２Ｄ下
で発生する寄生チャネルはゲート電極８下において充分
高いしきい値電圧が得られるので問題とならない。

【００７７】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００７８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７９】半導体装置に塔載されるＭＩＳＦＥＴのド
レイン耐圧の低下を招くことなく、ＭＩＳＦＥＴＱの相
互コンタクタンス(ｇｍ)を高めることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態である半導体装置の平面レ
イアウト図である。

【図２】図１に示すＡ−Ａ線の位置で切った断面図であ
る。

【図３】図１に示すＢ−Ｂ線の位置で切った断面図であ
る。

【図４】図１に示すＣ−Ｃ線の位置で切った断面図であ
る。

【図５】半導体基体の主面に設けられた各半導体領域の
配置状態を示す要部平面レイアウト図である。

【図６】ＭＩＳＦＥＴのゲート電極下における不純物濃
度分布図である。

【図７】前記半導体装置の製造方法を説明するための断
面図である。

【図８】前記半導体装置の製造方法を説明するための断
面図である。

【図９】前記半導体装置の製造方法を説明するための断
面図である。

【図１０】前記半導体装置の製造方法を説明するための
断面図である。

【図１１】本発明の一実施形態の変形例である半導体装
置の要部平面図である。

【符号の説明】

１…半導体基体、１Ａ…p+型半導体基板、１Ｂ…n-型エ
ピタキシャル層、３…ｎ型半導体領域、３Ａ…チャネル
ストッパ領域、３Ｂ…チャネル領域、４…p+型半導体領
域、５Ｄ…高濃度コンタクト領域、５Ｓ…n+型半導体領
域、６，６Ａ…フィールド絶縁膜、７…ゲート絶縁膜、
８…ゲート電極、９Ｄ…低濃度オフセット領域、１０…
層間絶縁膜、１１Ｄ，１１Ｓ，１１Ｇ…接続孔、１２Ｄ
…ドレイン配置、１２Ｓ…ソース配線、１２Ｇ…ゲート
配線、１３…層間絶縁膜、１５Ｄ…ドレイン電極パッ
ド、１５Ｓ…ソース電極パッド、１５Ｄ…ゲート電極パ
ッド、Ｑ…ＭＩＳＦＥＴ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フィールド絶縁膜及びチャネルストッパ
   領域で周囲を囲まれた半導体基体の活性領域の主面に、
   低濃度オフセット領域及び高濃度コンタクト領域からな
   るドレイン領域が設けられたＭＩＳＦＥＴを有する半導
   体装置であって、前記ＭＩＳＦＥＴのゲート幅方向にお
   いて、前記高濃度コンタクト領域の端部が前記フィール
   ド絶縁膜に接触され、このフィールド絶縁膜下のチャネ
   ルストッパ領域が前記高濃度コンタクト領域の端部から
   離隔されていることを特徴とする半導体装置。
2. 【請求項２】 前記チャネルストッパ領域は、前記高濃
   度コンタクト領域の周囲に設けられたチャネル領域と同
   一工程で形成されていることを特徴とする半導体装置。
3. 【請求項３】 前記チャネルストッパ領域、チャネル領
   域の夫々は、イオン打込み法で形成された半導体領域で
   構成されていることを特徴とする請求項２に記載の半導
   体装置。
4. 【請求項４】 前記半導体基体の活性領域の主面の中央
   部にフィールド絶縁膜が設けられ、このフィールド絶縁
   膜上において、前記ＭＩＳＦＥＴのゲート電極にこのゲ
   ート電極の上層に設けられたゲート配線が裏打ちされて
   いることを特徴とする請求項１乃至請求項３のうちいず
   れか１項に記載の半導体装置。