JP4099029B2 - トレンチゲート型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチゲート型半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
半導体層に形成されたトレンチ内部に絶縁膜を介して埋込まれたトレンチゲート電極を備えたトレンチゲート型半導体装置が知られている。このトレンチゲート型半導体装置は、プレーナゲート型半導体装置に比べてオン抵抗を低減し易い等の利点がある。また、このトレンチゲート型半導体装置は、例えば自動車等に搭載された多くの電気機器の電力制御用のスイッチ等として用いられている。また、このトレンチゲート型半導体装置は、例えばＭＯＳＦＥＴ(Metal Oxide Semiconductor ＦＥＴ)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳゲート型サイリスタといった素子に具現化されて用いられている。
【０００３】
トレンチゲート型半導体装置では一般に、トレンチコーナ部（上側コーナ部、下側コーナ部）を覆う絶縁膜が、トレンチ底面や側面を覆う絶縁膜に比べて薄くなってしまう。これは、トレンチコーナ部では複数の面方位が存在するため、絶縁膜の堆積速度がトレンチ底面や側面を覆う絶縁膜に比べて遅くなってしまう等の理由によるものである。
【０００４】
このように、トレンチコーナ部を覆う絶縁膜は薄くなっているため、トレンチゲート型半導体装置が例えばＭＯＳＦＥＴの場合、トレンチ上側コーナ部を覆う絶縁膜は、ゲート電圧（構造によってはドレイン電圧）の影響によって絶縁破壊が生じ易くなっている。また、トレンチ下側コーナ部を覆う絶縁膜は、ドレイン電圧の影響によって絶縁破壊が生じ易くなっている。特に、トレンチ上側コーナ部は凸状のコーナとなっているので、凹状のコーナであるトレンチ下側コーナ部に比べて絶縁破壊が生じ易い。
【０００５】
このような背景から、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるために、トレンチコーナ部を覆う絶縁膜を意図的に局所的に厚くする技術（特許文献１〜３参照）や、トレンチコーナ部を覆う絶縁膜が薄くなること抑制する技術（特許文献４，５参照）が提案されている。
【０００６】
【特許文献１】
特開平９−２８３５３５号公報
【特許文献２】
特開２００１−１０２５７２号公報
【特許文献３】
特開２００１−３５８３３８号公報
【特許文献４】
特開平５−２２６３２４号公報
【特許文献５】
特開平７−２６３６９２号公報
【０００７】
また、特許文献６には、トレンチよりも深く、ソース電極とドレイン電極から電気的に分離されたｐ型領域によってトレンチの奥行方向の端部が囲まれ、そのｐ型領域がｎ型ドリフト層と接している構造が開示されている。この構造は、ｐ型領域とｎ型ドリフト層のｐｎ接合部にゲート電圧の一部を負担させ、トレンチ上側コーナ部を覆う絶縁膜に加わる電界を低減しようとするものである。
しかし、上記ｐ型領域は半導体層表面からトレンチよりも深い位置にまで達し、トレンチ上側コーナ部とトレンチ下側コーナ部の両方を覆う大きな領域であるため、ｐｎ接合部からｐ型領域に空乏層が十分に伸びにくい。また、ｐ型領域は大きく、しかもソース電極とドレイン電極から電気的に分離されているため、多量の電荷が蓄積され易く、その蓄積された電荷によって半導体装置の誤動作が生じ易い。
【０００８】
【特許文献６】
特開２００１−３５８３３８号公報
【０００９】
本発明は、トレンチゲート型半導体装置のトレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるための技術を提供することを目的とする。
【００１１】
本発明の第１の態様のトレンチゲート型半導体装置は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。
第１の態様の半導体装置は、さらに、第１導電型の第２半導体領域と一体又は接するとともに、トレンチの奥行方向の端部よりも外側に形成された第１導電型の外側領域と、外側領域に接するとともに外側領域と逆導電型の第２導電型であり、第１電極に所定電圧が印加されたときに外側領域とのｐｎ接合部から伸びる空乏層がトレンチの奥行方向の端部に位置するトレンチ上側コーナ部まで達するように形成された逆導電型領域を備えている。
【００１２】
本発明の第２の態様のトレンチゲート型半導体装置は、半導体層と、半導体層に形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。そして、半導体層は、トレンチ下端が到達しているトレンチ下端到達領域と、トレンチ下端到達領域に接するとともにトレンチ下端到達領域と逆導電型であり、トレンチ下側コーナ部を覆い、トレンチ上側コーナ部を覆わない逆導電型領域を有する。
【００１３】
本発明の第３の態様のトレンチゲート型半導体装置は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。
この半導体装置は、さらに、トレンチ下端が到達している第１半導体領域〜第３半導体領域のいずれかに接するとともに、そのトレンチ下端到達領域と逆導電型であり、第１電極に所定電圧が印加されたときにトレンチ下端到達領域とのｐｎ接合部から伸びる空乏層がトレンチ下側コーナ部まで達するように形成された逆導電型領域を備えている。
【００１４】
第１〜第３の態様の半導体装置は、それぞれ上記のような逆導電型領域を備えているため、逆導電型領域と外側領域（第１の態様）、又は逆導電型領域とトレンチ到達領域（第２、第３の態様）のｐｎ接合部から空乏層を伸ばすことができる。これにより、この逆導電型領域がなければトレンチコーナ部を覆う絶縁膜に加わっていた電圧を空乏層に分散して加えることができる。即ち、このような逆導電型領域を備えることで、逆導電型領域を備えない場合に比べて、トレンチコーナ部を覆う絶縁膜に加わる電圧を減少させることができ、電界集中を緩和することができる。このため、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００１５】
特に、第２の態様の半導体装置の逆導電型領域は、トレンチ下側コーナ部を覆い、トレンチ上側コーナ部を覆わない。よって、これらの逆導電型領域は、比較的小さな領域とすることができる。このため、ｐｎ接合部からトレンチコーナ部を覆う逆導電型領域側に空乏層を十分に伸ばすことができるので、高耐圧を実現できる。また、比較的小さな領域とすることができるので、多量の電荷は蓄積されにくい。このため、蓄積された電荷による半導体装置の誤動作も生じにくい。
なお、第２の態様の半導体装置においては、ｐｎ接合部から伸びる空乏層がトレンチコーナ部まで達しなくてもよい。
【００１６】
また、第１、第３の態様の半導体装置の逆導電型領域は、ｐｎ接合部から伸びる空乏層がトレンチの奥行方向の端部に位置するトレンチコーナ部まで達するように形成されているので、高耐圧を実現できる。
【００１７】
上記態様の半導体装置においては、逆導電型領域と外側領域、又は逆導電型領域とトレンチ下端到達領域によって第１導電型領域と第２導電型領域が交互に繰返して形成されていることが好ましい。
【００１８】
この構成によると、逆導電型領域と外側領域の各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、逆導電型領域がなければトレンチ上側コーナ部、あるいはトレンチ下側コーナ部を覆う絶縁膜に加わっていた電圧を、空乏層により多く分散して加える構造を実現し易い。このため、そのトレンチ上側コーナ部、あるいはトレンチ下側コーナ部を覆う絶縁膜の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００１９】
本発明は、上記態様のトレンチゲート型半導体装置の製造方法にも具現化される。この製造方法は、前記逆導電型領域を形成するための不純物をイオン注入した後の熱処理を、他の領域を形成するために不純物をイオン注入した後の熱処理と一括して行うことを特徴とする。
【００２０】
従来のようにトレンチコーナ部を覆う絶縁膜を意図的に局所的に厚くする場合、絶縁膜（酸化膜）の形成のための熱処理温度や時間等が変更される結果、他の半導体プロセスに関わる設定事項（例えばイオン注入した不純物を活性化させるための熱処理温度や時間等）についても変更する必要があった。これは、絶縁膜形成のための熱処理温度や時間等が、他の半導体プロセス（例えばイオン注入した不純物）にも付随的に影響を与えるからである。このように、従来の絶縁膜（酸化膜）の厚さを異ならせる方法は、絶縁膜を局所的に厚くするのに要する負担に加えて、他の半導体プロセスに関わる設定事項の変更に要する負担も加わるため、半導体装置の製造に要する負担が大幅に増加するという問題があった。
【００２１】
これに対し、本発明の製造方法では、上記態様の半導体装置の逆導電型領域を形成するための不純物をイオン注入した後の熱処理を、他の領域を形成するための不純物をイオン注入した後の熱処理と一括して行う。これによると、逆導電型領域を形成するための熱処理を別個に行う手間が省け、しかも、他の半導体プロセスに関わる設定事項の変更も基本的に不要である。従って、本発明の製造方法によると、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるための構造を、半導体装置の製造に要する負担の増加を少なくして実現できる。
【００２２】
【発明の実施の形態】
（形態１） 請求項２に記載の半導体装置において、
前記半導体層は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域をさらに有し、
前記トレンチは少なくとも第３半導体領域に隣接して形成されており、
前記半導体装置は、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極をさらに備えている。
さらに、請求項２に記載の半導体装置においては、前記外側領域は第１導電型であり、第１導電型の第２半導体領域と一体又は接している。
請求項２に記載の半導体装置においては、前記トレンチ下端到達領域は、第１半導体領域〜第３半導体領域のいずれかである。
（形態２） トレンチ下側コーナ部は、トレンチの奥行方向の端部に位置する下側コーナ部であることを特徴とする請求項２又は３のいずれかに記載のトレンチゲート型半導体装置。
（形態３） トレンチ下側コーナ部は、トレンチ奥行方向に伸びる下側コーナ部であることを特徴とする請求項２又は３のいずれかに記載のトレンチゲート型半導体装置。
（形態４） 請求項１に記載のトレンチの奥行方向の端部に位置するトレンチ上側コーナ部、又は形態１に記載のトレンチの奥行方向の端部に位置するトレンチ下側コーナ部は、線状コーナ部及び／又は点状コーナ部である。
（形態５） 請求項１に記載の逆導電型領域と、請求項２又は３に記載の逆導電型領域を共に備えたトレンチゲート型半導体装置。
（形態６） 逆導電型領域のトレンチ深さ方向の長さは、トレンチ深さの１／２以下であることを特徴とする請求項１〜３のいずれかに記載のトレンチゲート型半導体装置。
【００２３】
【実施例】
（第１実施例） 図１に、本発明の実施例のトレンチゲート型半導体装置の平面図を示す。図２に、トレンチ２３の斜視図を示す。図３に、図１のＡ−Ａ線での断面図の１つの構成を示す。図４に、図１のＢ−Ｂ線での断面図の１つの構成を示す。なお、本明細書では、説明の明瞭化のために、トレンチ２３又はトレンチゲート電極２４について、図１の紙面垂直方向を「深さ方向」、上下方向を「幅方向」、左右方向を「奥行方向」という。また、トレンチ２３又はトレンチゲート電極２４の深さ方向の２つの端を「上端」「下端」、幅方向の２つの端を「右端」「左端」、奥行方向の２つの端を「前端」「後端」という。
【００２４】
また、図２のトレンチ２３においては、符号２３ａ，２３ｂの部位を「トレンチ奥行方向の端部に位置するトレンチ上側コーナ部」という。また、符号２３ｃ，２３ｄ，２３ｅの部位を「トレンチ下側コーナ部」という。このうち、符号２３ｃ，２３ｄの部位を、「トレンチ奥行方向の端部に位置するトレンチ下側コーナ部」という。符号２３ｅの部位を「トレンチ奥行方向に伸びるトレンチ下側コーナ部」という。また、符号２３ａ，２３ｃ，２３ｅの部位を線状コーナ部、符号２３ｂ，２３ｄの部位を点状コーナ部という。
【００２５】
図３に示すように、この半導体装置は、半導体層２０を備えている。本実施例では、半導体装置がパワーＭＯＳＦＥＴの例を示している。半導体層２０は、ｎ＋型ドレイン領域（第１半導体領域の一例）４２と、これに接するｎ−型ドリフト領域（第２半導体領域の一例）４４と、これに接するｐ型ボディ領域（第３半導体領域の一例）４６と、これに接するｎ＋型ソース領域（第４半導体領域の一例）４８を有する。ｎ＋型ドレイン領域４２に接するようにドレイン電極（第１電極の一例）４０が形成されている。ｎ＋型ソース領域４８とｐ型ボディ領域４６に接するようにソース電極（第２電極の一例）５０が形成されている。不純物濃度については、ｎ＋型ドレイン領域４２は、約１×１０１８〜１×１０２０ｃｍ−３である。ｎ−型ドリフト領域４４は、約１×１０１４〜１×１０１６ｃｍ−３である。ｐ型ボディ領域４６は、約１×１０１７〜１×１０１８ｃｍ−３である。ｎ＋型ソース領域４８は、約１×１０１８〜１×１０２０ｃｍ−３である。
【００２６】
また、半導体層２０は、その頂面から深さ方向に所定深さに達する位置までトレンチ２３が形成されている。このトレンチ２３は、ｎ＋型ソース領域４８と、ｐ型ボディ領域４６に隣接して形成されているとともに、下端がｎ−型ドリフト領域４４まで達している。このトレンチ２３は、平面図である図１に示すように、奥行方向に細長状に伸びており、所定間隔を置いて幅方向に複数並んで形成されている。
【００２７】
トレンチ２３には、図３に示すように、トレンチ壁面（底面と側面）に沿って、シリコン酸化膜からなるゲート絶縁膜３０が形成されている。このゲート絶縁膜３０は、半導体層２０の頂面に沿って形成された頂面絶縁膜３１と繋がっている。即ち、半導体層２０の頂面とトレンチ２３の壁面に亘って絶縁膜３０，３１が形成されている。図３に示すように、トレンチ２３の内部には、ゲート絶縁膜３０を介して所定高さまでトレンチゲート電極２４が埋込まれている。トレンチゲート電極２４はポリシリコンによって形成されている。
【００２８】
図１のＢ−Ｂ線での断面図（トレンチゲート電極２４の奥行方向に沿った断面図）である図４に示すように、トレンチゲート電極２４の奥行方向の端部（前端部と後端部）には、ゲート引出し部２８ａ，２８ｂが繋がっている。ゲート引出し部２８は、トレンチゲート電極２４と同様にポリシリコンによって形成されている。なお、トレンチゲート電極２４とゲート引出し部２８は、アルミニウム、銅、これらの合金等の金属材料等で形成してもよい。ゲート引出し部２８は、トレンチ内部の引出し部２８ａとトレンチ外部の引出し部２８ｂによって構成されている。トレンチ外部の引出し部２８ｂは、半導体層２０（詳細には頂面絶縁膜３１）上まで平板状に伸びている。トレンチ上側コーナ部２３ａ，２３ｂ（図２参照）は、絶縁膜３０，３１（両絶縁膜３０，３１の境目付近の絶縁膜）によって覆われているとともに、さらにゲート引出し部２８ａ，２８ｂによって覆われている。
【００２９】
図１と図４に示すように、半導体層２０（詳細には頂面絶縁膜３１）とトレンチゲート電極２４上には、層間絶縁膜２６が形成されている。但し、図４に示すように、平板状のトレンチ外部の引出し部２８ｂの一部の頂面上には層間絶縁膜２６は形成されておらず、コンタクトホール２７が形成されている。このコンタクトホール２７を通じて配線層２２がゲート引出し部２８ｂと接触している。配線層２２はアルミニウム等の金属材料等によって形成されている。
【００３０】
トレンチ２３の奥行方向の端部よりも外側には、ｐ型外側領域４６ａが形成されている。このｐ型外側領域４６ａは、図３のｐ型ボディ領域４６と一体的に形成されている。
このｐ型外側領域４６ａには局所的にｎ型領域５２が形成されており、これらの領域４６ａ，５２は接している。ｎ型領域５２は、図４及びそのＣ−Ｃ線断面図である図５に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ上側の線状コーナ部２３ａ（図２参照）を覆っている。また、このｎ型領域５２は、図５に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ上側の点状コーナ部２３ｂ（図２参照）も覆っている。但し、ｎ型領域５２は、トレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）は覆っていない。
なお、図５は図４のＣ−Ｃ線での断面図であるから、図５には正確には図２にいう線状コーナ部２３ａ，点状コーナ部２３ｂは現れていないが、便宜上、図５の符号２３ａ、２３ｂの部位をそれぞれ図２の線状コーナ部、点状コーナ部というものとする。後述する図６も同様である。
このｎ型領域５２は、ゲート電極２４、ソース電極４８（図３参照）、ドレイン電極４０のいずれにも電気的に接続されておらず、フローティング状態となっている。ｎ型領域５２の不純物濃度は約１×１０１４〜１×１０１８ｃｍ−３であることが好ましく、約２×１０１６〜２×１０１７ｃｍ−３であることがより好ましい。ｎ型領域５２の不純物濃度をこのように設定すると、ｎ型領域５２中に空乏層が十分に伸びるようにし易い。
【００３１】
また、ｎ−型ドリフト領域４４には局所的にｐ型領域５４が形成されており、これらの領域４４，５４は接している。ｐ型領域５４は、図４と、図４のＤ−Ｄ線断面図である図６に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ下側の線状コーナ部２３ｃ（図２参照）を覆っている。また、このｐ型領域５４は、図６に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ下側の点状コーナ部２３ｄ（図２参照）も覆っている。但し、ｐ型領域５４は、トレンチ上側コーナ部２３ａ，２３ｂ（図２参照）は覆っていない。
このｐ型領域５４も、ゲート電極２４、ソース電極４８（図３参照）、ドレイン電極４０のいずれにも電気的に接続されておらず、フローティング状態となっている。ｐ型領域５４の不純物濃度は約１×１０１４〜１×１０１８ｃｍ−３であることが好ましく、約５×１０１６〜５×１０１７ｃｍ−３であることがより好ましい。この場合も、ｐ型領域５４中に空乏層が十分に伸びるようにし易い。
【００３２】
このように、トレンチ上側コーナ部２３ａ，２３ｂを覆う領域５２はｎ型であり、トレンチ下側コーナ部２３ｃ，２３ｄを覆う領域５４はｐ型であり、両領域５２，５４は逆導電型であり、勿論別個に形成されている。図４に示すように、ｎ型領域５２とｐ型領域５４は共に、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。
【００３３】
第１実施例の半導体装置を動作させる場合、図３に示すように、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。通常は、ゲート電極２４には数十Ｖ（例えば１５Ｖ〜３０Ｖ程度）の電圧を印加し、ドレイン電極４０には数百Ｖ（例えば３００Ｖ〜４００Ｖ程度）の電圧を印加する。接地されたソース電極５０は、ｎ＋型ソース領域４８に加えてｐ型ボディ領域４６にも接しているので、ｐ型ボディ領域４６と一体的に形成されたｐ型外側領域４６ａは、ゼロ電位に近い低電位となる。
この結果、図４に示すｐ型外側領域４６ａと、フローティング状態のｎ型領域５２のｐｎ接合部には、トレンチゲート電極２４に印加されたゲート電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ型領域５２側とｐ型領域４６ａ側に空乏層が伸びる。本実施例では、ｎ型領域５２に広がる空乏層がトレンチ上側コーナ部２３ａ，２３ｂまで到達するようにｎ型領域５２の濃度、形状、大きさ等が設定されている。
これにより、このｎ型領域５２がなければトレンチコーナ部３２ａを覆う絶縁膜に加わっていた電圧を空乏層に分散して加えることができる。即ち、このようなｎ型領域５２を形成することで、ｎ型領域５２を形成しない場合に比べて、トレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１に加わる電圧を減少させることができ、電界集中を緩和することができる。このため、凸状のコーナであり一般的には絶縁破壊が生じ易いトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１の箇所での絶縁破壊を生じにくくすることができ、耐圧を向上させることができる。
【００３４】
また、図４に示すｎ−型ドリフト領域４４と、フローティング状態のｐ型領域５４のｐｎ接合部には、ドレイン電極４０に印加されたドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ−型ドリフト領域４４側とｐ型領域５４側に空乏層が伸びる。本実施例では、ｐ型領域５４に広がる空乏層がトレンチ下側コーナ部２３ｃ，２３ｄまで到達するようにｐ型領域５４の濃度、形状、大きさ等が設定されている。
この結果、上記ｎ型領域５２について説明した作用と同様にして、トレンチ下側コーナ部２３ｃ，２３ｄを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００３５】
また、図４のｎ型領域５２は、トレンチ上側コーナ部２３ａ，２３ｂを覆い、トレンチ下側コーナ部２３ｃ，２３ｄは覆わず、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。また、図４のｐ型領域５４は、トレンチ下側コーナ部２３ｃ，２３ｄを覆い、トレンチ上側コーナ部２３ａ，２３ｂは覆わず、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。
よって、これらの領域５２，５４は、比較的小さな領域とされている。このため、ｐｎ接合部からトレンチ上側コーナ部２３ａ，２３ｂを覆うｎ型領域５２側、あるいはトレンチ下側コーナ部２３ｃ，２３ｄを覆うｐ型領域５４側に空乏層を十分に伸ばすことができるので、高耐圧を実現できる。また、比較的小さな領域とされているので、多量の電荷は蓄積されにくい。このため、蓄積された電荷による半導体装置の誤動作も生じにくい。
【００３６】
特に本実施例では、ｎ型領域５２とｐ型領域５４はそれぞれ、トレンチ上側及び下側コーナ部の線状コーナ部２３ａ，２３ｃのみならず、点状コーナ部２３ｂ，２３ｄも覆っている。点状コーナ部２３ｂ，２３ｄは線状コーナ部２３ａ，２３ｃに比べて絶縁膜がより薄くなり易く、絶縁破壊が生じ易い。従って、本実施例によると、線状コーナ部２３ａ，２３ｃに加えて、絶縁破壊がより生じ易い点状コーナ部２３ｂ，２３ｄを覆う絶縁膜３０，３１の箇所においても絶縁破壊の発生を効果的に抑制することができる。
【００３７】
第１実施例の半導体装置のｎ型領域５２とｐ型領域５４は、それぞれｎ型不純物とｐ型不純物をイオン注入した後、熱処理を行ってその不純物を活性化させることで形成される。本実施例では、ｎ型領域５２を形成するｎ型不純物と、ｐ型領域５４を形成するｐ型不純物と、図３のｎ型ソース領域４８を形成するｎ型不純物をイオン注入した後、熱処理を一括して行う。ｎ型ソース領域４８とｎ型領域５２（ｐ型領域５４）は大きさの差が小さく、不純物注入量の差が小さいので、熱処理を一括して行っても、ｎ型領域５２（ｐ型領域５４）となる不純物の活性化を良好に行える。
但し、ｎ型領域５２を形成するｎ型不純物と、ｐ型領域５４を形成するｐ型不純物のイオン注入後の熱処理を、図４のｐ型ボディ領域４６を形成するｐ型不純物のイオン注入後の熱処理を一括して行ってもよい。
【００３８】
また、ｎ型領域５２あるいはｐ型領域５４を形成する不純物をイオン注入した後の熱処理を、別個独立に行ってもよい。別個独立に行っても、ｎ型領域５２やｐ型領域５４のトレンチ深さ方向の長さは、トレンチ深さの１／２以下であり、ｎ型領域５２やｐ型領域５４の大きさは小さいので、その熱処理が他の半導体プロセスに与える影響は小さい。
【００３９】
（第２実施例） 第２実施例の半導体装置は、第１実施例の半導体装置において、図５の構成に代えて、図７のような構成としたものである。
図７に示すように、第２実施例の半導体装置では、トレンチ２３の奥行方向の端部（後端部）を囲うようにｎ型領域５２とｐ型外側領域４６ａが交互に形成され、ｐｎ接合部が繰返し形成されている。
第２実施例の半導体装置によると、ｎ型領域５２とｐ型外側領域４６ａの各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、ｎ型領域５２がなければトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１に加わっていた電圧を、空乏層により多く分散して加えることができる。このため、そのトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００４０】
（第３実施例） 第３実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図８のような構成としたものである。
図８に示すように、第３実施例の半導体装置では、ｎ型領域５６は、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）からやや間隔を置いた位置に形成されている。このｎ型領域５６は、トレンチゲート電極２４に所定のゲート電圧が印加されると、ｐ型領域４６ａとｎ型領域５６のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）まで達するように形成されている。
また、ｐ型領域５８も、トレンチ２３の奥行方向の端部に位置するトレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）からやや間隔を置いた位置に形成されている。このｐ型領域５８は、ドレイン電極４０に所定のドレイン電圧が印加されると、ｎ−型ドリフト領域４４とｐ型領域５８のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）まで達するように形成されている。
【００４１】
（第４実施例） 第４実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図９のような構成としたものである。
図９に示すように、第４実施例の半導体装置では、トレンチ２３の奥行方向の端部よりも外側には、ｎ型外側領域４４ａが形成されている。このｎ型外側領域４４ａは、ｎ−型ドリフト領域４４と一体的に形成されている。
このｎ型外側領域４４ａには局所的にｐ型領域６０が形成されており、これらの領域４４ａ，６０は接している。ｐ型領域６０は、第１実施例のｎ型領域５２と同様に、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）を覆っている。また、このｐ型領域６０はフローティング状態となっている。
また、第１実施例として図４に示したものと同様に、ｐ型領域５４が形成されている。
【００４２】
第４実施例の半導体装置を動作させる場合、第１実施例と同様に、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。すると、ｎ型外側領域４４ａとｐ型領域６０のｐｎ接合部には、上記ドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ型外側領域４４ａ側とｐ型領域６０側に空乏層が伸びる。本実施例では、ｐ型領域６０に広がる空乏層がトレンチ上側コーナ部２３ａ，２３ｂまで到達するようにｐ型領域６０の濃度、形状、大きさ等が設定されている。
【００４３】
（第５実施例） 第５実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図１０のような構成としたものである。
第５実施例の半導体装置は、第４実施例と類似した構成であるが、ｐ型領域６２は、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）からやや間隔を置いた位置に形成されている。このｐ型領域６２は、ドレイン電極２４に所定のドレイン電圧が印加されると、ｎ型外側領域４４ａとｐ型領域６２のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）まで達するように形成されている。
また、第３実施例として図８に示したものと同様に、ｐ型領域５８が形成されている。
【００４４】
上記した第３〜第５実施例の半導体装置によっても、第１実施例と同様に、トレンチ上側コーナ部２３ａ，２３ｂ及びトレンチ下側コーナ部２３ｃ，２３ｄを覆う絶縁膜３０，３１の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００４５】
（第６実施例） 第６実施例の半導体装置は、第１実施例の半導値装置において、図３の構成に代えて、図１１のような構成としたものである。
第６実施例の半導体装置では、トレンチ２３の下端が到達しているｎ−型ドリフト領域４４に、局所的にｐ型領域６４が形成されている。ｎ−型ドリフト領域４４とｐ型領域６４は接している。このｐ型領域６４は断面略Ｌ字形状であり、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅ（図２参照）を覆っている。このｐ型領域６４は、トレンチ奥行方向（図１１の紙面垂直方向）に連続して伸びている。
【００４６】
第６実施例の半導体装置を動作させる場合、第１実施例と同様に、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。すると、ｎ−型ドリフト領域４４とｐ型領域６４のｐｎ接合部には、上記ドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ−型ドリフト領域４４側とｐ型領域６４側に空乏層が伸びる。本実施例では、ｐ型領域６４に広がる空乏層がトレンチ下側コーナ部２３ｅまで到達するようにｐ型領域６４の濃度、形状、大きさ等が設定されている。
従って、第６実施例の半導体装置によると、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００４７】
（第７実施例） 第７実施例の半導体装置は、第６実施例の半導値装置において、図１１のＥ−Ｅ線での断面図の構成を図１２のようにしたものである。
図１２に示すように、第７実施例の半導体装置では、図１１に示したｐ型領域６４と、ｎ型領域４４ｃがトレンチ奥行方向（図１２の左右方向）に沿って交互に形成され、ｐｎ接合部が繰返し形成されている。ｎ型領域４４ｃは、ｎ−型ドリフト領域４４の一部によって構成されている。
【００４８】
第７実施例の半導体装置によると、第２実施例と同様に、ｐ型領域６４とｎ型領域４４ｃの各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、ｐ型領域６４がなければトレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅ（図１１、図２参照）を覆う絶縁膜３０に加わっていた電圧を、空乏層により多く分散して加えることができる。このため、そのトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００４９】
（第８実施例） 第８実施例の半導体装置は、第１実施例の半導値装置において、図３の構成に代えて、図１３のような構成としたものである。
第８実施例の半導体装置では、トレンチ２３の下端が到達しているｎ−型ドリフト領域４４に、局所的にｐ型領域６６が形成されている。ｎ−型ドリフト領域４４とｐ型領域６６は接している。このｐ型領域６６は断面略矩形状であり、トレンチ底面直下に形成されている。このｐ型領域６６は、トレンチ奥行方向（図１３の紙面垂直方向）に連続して伸びている。このｐ型領域６６は、ドレイン電極４０に所定のドレイン電圧が印加されたときにｎ−型ドリフト領域４４との接合部から伸びる空乏層が、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅまで達するように形成されている。
【００５０】
第８実施例の半導体装置によっても、第６実施例と同様に、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００５１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）本発明の半導体装置は、ＭＯＳＦＥＴに限らず、例えばＩＧＢＴ、ＭＯＳゲート型サイリスタ等であってもよい。
（２）第１実施例では、図４に示すように、ｐ型外側領域４６ａがｐ型ボディ領域４６と一体である場合を例にして説明したが、ｐ型外側領域４６ａはｐ型ボディ領域４６と別体であってもよい。同様に、第４実施例では、図９に示すように、ｎ型外側領域４４ａがｎ−型ドリフト領域４４と一体である場合を例にして説明したが、ｎ型外側領域４４ａはｎ−型ドリフト領域４４と別体であってもよい。
（３）上記実施例では、トレンチ２３の下端がｎ−型ドリフト領域４４に達している場合を例にして説明したが、トレンチ２３の下端はｎ＋型ドレイン領域４２まで達していてもよい。この場合、図４のｐ型領域５４、図８のｐ型領域５８、図１１、図１２のｐ型領域６４、図１３のｐ型領域６６と同様のｐ型領域をｎ＋型ドレイン領域４２に形成すればよい。あるいは、トレンチ２３の下端はｐ型ボディ領域４２で留まっていてもよい。この場合、ｐ型とは逆導電型のｎ型領域を形成すればよい。
（４）例えば第１実施例では、図４に示すｎ型領域５２やｐ型領域５４に広がる空乏層がそれぞれトレンチ上側コーナ部２３ａ，２３ｂ、あるいはトレンチ下側コーナ部２３ｃ，２３ｄに到達するようにしているが、必ずしも到達しなくてもよい。
（５）第２〜第８実施例で説明したｎ型領域５２，５６、ｐ型領域５４，５８，６０，６２，６４，６６についても、第１実施例で説明したｎ型領域５２とｐ型領域５４と同様にして形成することができ、同様の作用効果が得られる。
【００５２】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】 本発明の実施例のトレンチゲート型半導体装置の平面図を示す。
【図２】 トレンチの斜視図を示す。
【図３】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【図４】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図５】 図４のＣ−Ｃ線での断面図の１つの構成を示す
【図６】 図４のＤ−Ｄ線での断面図の１つの構成を示す
【図７】 図４のＣ−Ｃ線での断面図の１つの構成を示す。
【図８】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図９】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図１０】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図１１】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【図１２】 図１１のＥ−Ｅ線での断面図の１つの構成を示す。
【図１３】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【符号の説明】
２０：半導体層
２２：配線層
２３：トレンチ
２４：トレンチゲート電極
２６：層間絶縁膜
３０，３１：絶縁膜
４０：ドレイン電極
４２：ドレイン領域
４４：ドリフト領域
４６：ボディ領域
４８：ソース領域
５０：ソース電極
５２、５６：ｎ型領域
５４，５８，６０，６２，６４，６６：ｐ型領域
【発明の属する技術分野】
本発明は、トレンチゲート型半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
半導体層に形成されたトレンチ内部に絶縁膜を介して埋込まれたトレンチゲート電極を備えたトレンチゲート型半導体装置が知られている。このトレンチゲート型半導体装置は、プレーナゲート型半導体装置に比べてオン抵抗を低減し易い等の利点がある。また、このトレンチゲート型半導体装置は、例えば自動車等に搭載された多くの電気機器の電力制御用のスイッチ等として用いられている。また、このトレンチゲート型半導体装置は、例えばＭＯＳＦＥＴ(Metal Oxide Semiconductor ＦＥＴ)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳゲート型サイリスタといった素子に具現化されて用いられている。
【０００３】
トレンチゲート型半導体装置では一般に、トレンチコーナ部（上側コーナ部、下側コーナ部）を覆う絶縁膜が、トレンチ底面や側面を覆う絶縁膜に比べて薄くなってしまう。これは、トレンチコーナ部では複数の面方位が存在するため、絶縁膜の堆積速度がトレンチ底面や側面を覆う絶縁膜に比べて遅くなってしまう等の理由によるものである。
【０００４】
このように、トレンチコーナ部を覆う絶縁膜は薄くなっているため、トレンチゲート型半導体装置が例えばＭＯＳＦＥＴの場合、トレンチ上側コーナ部を覆う絶縁膜は、ゲート電圧（構造によってはドレイン電圧）の影響によって絶縁破壊が生じ易くなっている。また、トレンチ下側コーナ部を覆う絶縁膜は、ドレイン電圧の影響によって絶縁破壊が生じ易くなっている。特に、トレンチ上側コーナ部は凸状のコーナとなっているので、凹状のコーナであるトレンチ下側コーナ部に比べて絶縁破壊が生じ易い。
【０００５】
このような背景から、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるために、トレンチコーナ部を覆う絶縁膜を意図的に局所的に厚くする技術（特許文献１〜３参照）や、トレンチコーナ部を覆う絶縁膜が薄くなること抑制する技術（特許文献４，５参照）が提案されている。
【０００６】
【特許文献１】
特開平９−２８３５３５号公報
【特許文献２】
特開２００１−１０２５７２号公報
【特許文献３】
特開２００１−３５８３３８号公報
【特許文献４】
特開平５−２２６３２４号公報
【特許文献５】
特開平７−２６３６９２号公報
【０００７】
また、特許文献６には、トレンチよりも深く、ソース電極とドレイン電極から電気的に分離されたｐ型領域によってトレンチの奥行方向の端部が囲まれ、そのｐ型領域がｎ型ドリフト層と接している構造が開示されている。この構造は、ｐ型領域とｎ型ドリフト層のｐｎ接合部にゲート電圧の一部を負担させ、トレンチ上側コーナ部を覆う絶縁膜に加わる電界を低減しようとするものである。
しかし、上記ｐ型領域は半導体層表面からトレンチよりも深い位置にまで達し、トレンチ上側コーナ部とトレンチ下側コーナ部の両方を覆う大きな領域であるため、ｐｎ接合部からｐ型領域に空乏層が十分に伸びにくい。また、ｐ型領域は大きく、しかもソース電極とドレイン電極から電気的に分離されているため、多量の電荷が蓄積され易く、その蓄積された電荷によって半導体装置の誤動作が生じ易い。
【０００８】
【特許文献６】
特開２００１−３５８３３８号公報
【０００９】
本発明は、トレンチゲート型半導体装置のトレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるための技術を提供することを目的とする。
【００１１】
本発明の第１の態様のトレンチゲート型半導体装置は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。
第１の態様の半導体装置は、さらに、第１導電型の第２半導体領域と一体又は接するとともに、トレンチの奥行方向の端部よりも外側に形成された第１導電型の外側領域と、外側領域に接するとともに外側領域と逆導電型の第２導電型であり、第１電極に所定電圧が印加されたときに外側領域とのｐｎ接合部から伸びる空乏層がトレンチの奥行方向の端部に位置するトレンチ上側コーナ部まで達するように形成された逆導電型領域を備えている。
【００１２】
本発明の第２の態様のトレンチゲート型半導体装置は、半導体層と、半導体層に形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。そして、半導体層は、トレンチ下端が到達しているトレンチ下端到達領域と、トレンチ下端到達領域に接するとともにトレンチ下端到達領域と逆導電型であり、トレンチ下側コーナ部を覆い、トレンチ上側コーナ部を覆わない逆導電型領域を有する。
【００１３】
本発明の第３の態様のトレンチゲート型半導体装置は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えている。
この半導体装置は、さらに、トレンチ下端が到達している第１半導体領域〜第３半導体領域のいずれかに接するとともに、そのトレンチ下端到達領域と逆導電型であり、第１電極に所定電圧が印加されたときにトレンチ下端到達領域とのｐｎ接合部から伸びる空乏層がトレンチ下側コーナ部まで達するように形成された逆導電型領域を備えている。
【００１４】
第１〜第３の態様の半導体装置は、それぞれ上記のような逆導電型領域を備えているため、逆導電型領域と外側領域（第１の態様）、又は逆導電型領域とトレンチ到達領域（第２、第３の態様）のｐｎ接合部から空乏層を伸ばすことができる。これにより、この逆導電型領域がなければトレンチコーナ部を覆う絶縁膜に加わっていた電圧を空乏層に分散して加えることができる。即ち、このような逆導電型領域を備えることで、逆導電型領域を備えない場合に比べて、トレンチコーナ部を覆う絶縁膜に加わる電圧を減少させることができ、電界集中を緩和することができる。このため、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００１５】
特に、第２の態様の半導体装置の逆導電型領域は、トレンチ下側コーナ部を覆い、トレンチ上側コーナ部を覆わない。よって、これらの逆導電型領域は、比較的小さな領域とすることができる。このため、ｐｎ接合部からトレンチコーナ部を覆う逆導電型領域側に空乏層を十分に伸ばすことができるので、高耐圧を実現できる。また、比較的小さな領域とすることができるので、多量の電荷は蓄積されにくい。このため、蓄積された電荷による半導体装置の誤動作も生じにくい。
なお、第２の態様の半導体装置においては、ｐｎ接合部から伸びる空乏層がトレンチコーナ部まで達しなくてもよい。
【００１６】
また、第１、第３の態様の半導体装置の逆導電型領域は、ｐｎ接合部から伸びる空乏層がトレンチの奥行方向の端部に位置するトレンチコーナ部まで達するように形成されているので、高耐圧を実現できる。
【００１７】
上記態様の半導体装置においては、逆導電型領域と外側領域、又は逆導電型領域とトレンチ下端到達領域によって第１導電型領域と第２導電型領域が交互に繰返して形成されていることが好ましい。
【００１８】
この構成によると、逆導電型領域と外側領域の各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、逆導電型領域がなければトレンチ上側コーナ部、あるいはトレンチ下側コーナ部を覆う絶縁膜に加わっていた電圧を、空乏層により多く分散して加える構造を実現し易い。このため、そのトレンチ上側コーナ部、あるいはトレンチ下側コーナ部を覆う絶縁膜の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００１９】
本発明は、上記態様のトレンチゲート型半導体装置の製造方法にも具現化される。この製造方法は、前記逆導電型領域を形成するための不純物をイオン注入した後の熱処理を、他の領域を形成するために不純物をイオン注入した後の熱処理と一括して行うことを特徴とする。
【００２０】
従来のようにトレンチコーナ部を覆う絶縁膜を意図的に局所的に厚くする場合、絶縁膜（酸化膜）の形成のための熱処理温度や時間等が変更される結果、他の半導体プロセスに関わる設定事項（例えばイオン注入した不純物を活性化させるための熱処理温度や時間等）についても変更する必要があった。これは、絶縁膜形成のための熱処理温度や時間等が、他の半導体プロセス（例えばイオン注入した不純物）にも付随的に影響を与えるからである。このように、従来の絶縁膜（酸化膜）の厚さを異ならせる方法は、絶縁膜を局所的に厚くするのに要する負担に加えて、他の半導体プロセスに関わる設定事項の変更に要する負担も加わるため、半導体装置の製造に要する負担が大幅に増加するという問題があった。
【００２１】
これに対し、本発明の製造方法では、上記態様の半導体装置の逆導電型領域を形成するための不純物をイオン注入した後の熱処理を、他の領域を形成するための不純物をイオン注入した後の熱処理と一括して行う。これによると、逆導電型領域を形成するための熱処理を別個に行う手間が省け、しかも、他の半導体プロセスに関わる設定事項の変更も基本的に不要である。従って、本発明の製造方法によると、トレンチコーナ部を覆う絶縁膜の箇所での絶縁破壊を生じにくくして、耐圧を向上させるための構造を、半導体装置の製造に要する負担の増加を少なくして実現できる。
【００２２】
【発明の実施の形態】
（形態１） 請求項２に記載の半導体装置において、
前記半導体層は、第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域をさらに有し、
前記トレンチは少なくとも第３半導体領域に隣接して形成されており、
前記半導体装置は、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極をさらに備えている。
さらに、請求項２に記載の半導体装置においては、前記外側領域は第１導電型であり、第１導電型の第２半導体領域と一体又は接している。
請求項２に記載の半導体装置においては、前記トレンチ下端到達領域は、第１半導体領域〜第３半導体領域のいずれかである。
（形態２） トレンチ下側コーナ部は、トレンチの奥行方向の端部に位置する下側コーナ部であることを特徴とする請求項２又は３のいずれかに記載のトレンチゲート型半導体装置。
（形態３） トレンチ下側コーナ部は、トレンチ奥行方向に伸びる下側コーナ部であることを特徴とする請求項２又は３のいずれかに記載のトレンチゲート型半導体装置。
（形態４） 請求項１に記載のトレンチの奥行方向の端部に位置するトレンチ上側コーナ部、又は形態１に記載のトレンチの奥行方向の端部に位置するトレンチ下側コーナ部は、線状コーナ部及び／又は点状コーナ部である。
（形態５） 請求項１に記載の逆導電型領域と、請求項２又は３に記載の逆導電型領域を共に備えたトレンチゲート型半導体装置。
（形態６） 逆導電型領域のトレンチ深さ方向の長さは、トレンチ深さの１／２以下であることを特徴とする請求項１〜３のいずれかに記載のトレンチゲート型半導体装置。
【００２３】
【実施例】
（第１実施例） 図１に、本発明の実施例のトレンチゲート型半導体装置の平面図を示す。図２に、トレンチ２３の斜視図を示す。図３に、図１のＡ−Ａ線での断面図の１つの構成を示す。図４に、図１のＢ−Ｂ線での断面図の１つの構成を示す。なお、本明細書では、説明の明瞭化のために、トレンチ２３又はトレンチゲート電極２４について、図１の紙面垂直方向を「深さ方向」、上下方向を「幅方向」、左右方向を「奥行方向」という。また、トレンチ２３又はトレンチゲート電極２４の深さ方向の２つの端を「上端」「下端」、幅方向の２つの端を「右端」「左端」、奥行方向の２つの端を「前端」「後端」という。
【００２４】
また、図２のトレンチ２３においては、符号２３ａ，２３ｂの部位を「トレンチ奥行方向の端部に位置するトレンチ上側コーナ部」という。また、符号２３ｃ，２３ｄ，２３ｅの部位を「トレンチ下側コーナ部」という。このうち、符号２３ｃ，２３ｄの部位を、「トレンチ奥行方向の端部に位置するトレンチ下側コーナ部」という。符号２３ｅの部位を「トレンチ奥行方向に伸びるトレンチ下側コーナ部」という。また、符号２３ａ，２３ｃ，２３ｅの部位を線状コーナ部、符号２３ｂ，２３ｄの部位を点状コーナ部という。
【００２５】
図３に示すように、この半導体装置は、半導体層２０を備えている。本実施例では、半導体装置がパワーＭＯＳＦＥＴの例を示している。半導体層２０は、ｎ＋型ドレイン領域（第１半導体領域の一例）４２と、これに接するｎ−型ドリフト領域（第２半導体領域の一例）４４と、これに接するｐ型ボディ領域（第３半導体領域の一例）４６と、これに接するｎ＋型ソース領域（第４半導体領域の一例）４８を有する。ｎ＋型ドレイン領域４２に接するようにドレイン電極（第１電極の一例）４０が形成されている。ｎ＋型ソース領域４８とｐ型ボディ領域４６に接するようにソース電極（第２電極の一例）５０が形成されている。不純物濃度については、ｎ＋型ドレイン領域４２は、約１×１０１８〜１×１０２０ｃｍ−３である。ｎ−型ドリフト領域４４は、約１×１０１４〜１×１０１６ｃｍ−３である。ｐ型ボディ領域４６は、約１×１０１７〜１×１０１８ｃｍ−３である。ｎ＋型ソース領域４８は、約１×１０１８〜１×１０２０ｃｍ−３である。
【００２６】
また、半導体層２０は、その頂面から深さ方向に所定深さに達する位置までトレンチ２３が形成されている。このトレンチ２３は、ｎ＋型ソース領域４８と、ｐ型ボディ領域４６に隣接して形成されているとともに、下端がｎ−型ドリフト領域４４まで達している。このトレンチ２３は、平面図である図１に示すように、奥行方向に細長状に伸びており、所定間隔を置いて幅方向に複数並んで形成されている。
【００２７】
トレンチ２３には、図３に示すように、トレンチ壁面（底面と側面）に沿って、シリコン酸化膜からなるゲート絶縁膜３０が形成されている。このゲート絶縁膜３０は、半導体層２０の頂面に沿って形成された頂面絶縁膜３１と繋がっている。即ち、半導体層２０の頂面とトレンチ２３の壁面に亘って絶縁膜３０，３１が形成されている。図３に示すように、トレンチ２３の内部には、ゲート絶縁膜３０を介して所定高さまでトレンチゲート電極２４が埋込まれている。トレンチゲート電極２４はポリシリコンによって形成されている。
【００２８】
図１のＢ−Ｂ線での断面図（トレンチゲート電極２４の奥行方向に沿った断面図）である図４に示すように、トレンチゲート電極２４の奥行方向の端部（前端部と後端部）には、ゲート引出し部２８ａ，２８ｂが繋がっている。ゲート引出し部２８は、トレンチゲート電極２４と同様にポリシリコンによって形成されている。なお、トレンチゲート電極２４とゲート引出し部２８は、アルミニウム、銅、これらの合金等の金属材料等で形成してもよい。ゲート引出し部２８は、トレンチ内部の引出し部２８ａとトレンチ外部の引出し部２８ｂによって構成されている。トレンチ外部の引出し部２８ｂは、半導体層２０（詳細には頂面絶縁膜３１）上まで平板状に伸びている。トレンチ上側コーナ部２３ａ，２３ｂ（図２参照）は、絶縁膜３０，３１（両絶縁膜３０，３１の境目付近の絶縁膜）によって覆われているとともに、さらにゲート引出し部２８ａ，２８ｂによって覆われている。
【００２９】
図１と図４に示すように、半導体層２０（詳細には頂面絶縁膜３１）とトレンチゲート電極２４上には、層間絶縁膜２６が形成されている。但し、図４に示すように、平板状のトレンチ外部の引出し部２８ｂの一部の頂面上には層間絶縁膜２６は形成されておらず、コンタクトホール２７が形成されている。このコンタクトホール２７を通じて配線層２２がゲート引出し部２８ｂと接触している。配線層２２はアルミニウム等の金属材料等によって形成されている。
【００３０】
トレンチ２３の奥行方向の端部よりも外側には、ｐ型外側領域４６ａが形成されている。このｐ型外側領域４６ａは、図３のｐ型ボディ領域４６と一体的に形成されている。
このｐ型外側領域４６ａには局所的にｎ型領域５２が形成されており、これらの領域４６ａ，５２は接している。ｎ型領域５２は、図４及びそのＣ−Ｃ線断面図である図５に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ上側の線状コーナ部２３ａ（図２参照）を覆っている。また、このｎ型領域５２は、図５に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ上側の点状コーナ部２３ｂ（図２参照）も覆っている。但し、ｎ型領域５２は、トレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）は覆っていない。
なお、図５は図４のＣ−Ｃ線での断面図であるから、図５には正確には図２にいう線状コーナ部２３ａ，点状コーナ部２３ｂは現れていないが、便宜上、図５の符号２３ａ、２３ｂの部位をそれぞれ図２の線状コーナ部、点状コーナ部というものとする。後述する図６も同様である。
このｎ型領域５２は、ゲート電極２４、ソース電極４８（図３参照）、ドレイン電極４０のいずれにも電気的に接続されておらず、フローティング状態となっている。ｎ型領域５２の不純物濃度は約１×１０１４〜１×１０１８ｃｍ−３であることが好ましく、約２×１０１６〜２×１０１７ｃｍ−３であることがより好ましい。ｎ型領域５２の不純物濃度をこのように設定すると、ｎ型領域５２中に空乏層が十分に伸びるようにし易い。
【００３１】
また、ｎ−型ドリフト領域４４には局所的にｐ型領域５４が形成されており、これらの領域４４，５４は接している。ｐ型領域５４は、図４と、図４のＤ−Ｄ線断面図である図６に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ下側の線状コーナ部２３ｃ（図２参照）を覆っている。また、このｐ型領域５４は、図６に示すように、トレンチ２３の奥行方向の端部に位置するトレンチ下側の点状コーナ部２３ｄ（図２参照）も覆っている。但し、ｐ型領域５４は、トレンチ上側コーナ部２３ａ，２３ｂ（図２参照）は覆っていない。
このｐ型領域５４も、ゲート電極２４、ソース電極４８（図３参照）、ドレイン電極４０のいずれにも電気的に接続されておらず、フローティング状態となっている。ｐ型領域５４の不純物濃度は約１×１０１４〜１×１０１８ｃｍ−３であることが好ましく、約５×１０１６〜５×１０１７ｃｍ−３であることがより好ましい。この場合も、ｐ型領域５４中に空乏層が十分に伸びるようにし易い。
【００３２】
このように、トレンチ上側コーナ部２３ａ，２３ｂを覆う領域５２はｎ型であり、トレンチ下側コーナ部２３ｃ，２３ｄを覆う領域５４はｐ型であり、両領域５２，５４は逆導電型であり、勿論別個に形成されている。図４に示すように、ｎ型領域５２とｐ型領域５４は共に、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。
【００３３】
第１実施例の半導体装置を動作させる場合、図３に示すように、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。通常は、ゲート電極２４には数十Ｖ（例えば１５Ｖ〜３０Ｖ程度）の電圧を印加し、ドレイン電極４０には数百Ｖ（例えば３００Ｖ〜４００Ｖ程度）の電圧を印加する。接地されたソース電極５０は、ｎ＋型ソース領域４８に加えてｐ型ボディ領域４６にも接しているので、ｐ型ボディ領域４６と一体的に形成されたｐ型外側領域４６ａは、ゼロ電位に近い低電位となる。
この結果、図４に示すｐ型外側領域４６ａと、フローティング状態のｎ型領域５２のｐｎ接合部には、トレンチゲート電極２４に印加されたゲート電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ型領域５２側とｐ型領域４６ａ側に空乏層が伸びる。本実施例では、ｎ型領域５２に広がる空乏層がトレンチ上側コーナ部２３ａ，２３ｂまで到達するようにｎ型領域５２の濃度、形状、大きさ等が設定されている。
これにより、このｎ型領域５２がなければトレンチコーナ部３２ａを覆う絶縁膜に加わっていた電圧を空乏層に分散して加えることができる。即ち、このようなｎ型領域５２を形成することで、ｎ型領域５２を形成しない場合に比べて、トレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１に加わる電圧を減少させることができ、電界集中を緩和することができる。このため、凸状のコーナであり一般的には絶縁破壊が生じ易いトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１の箇所での絶縁破壊を生じにくくすることができ、耐圧を向上させることができる。
【００３４】
また、図４に示すｎ−型ドリフト領域４４と、フローティング状態のｐ型領域５４のｐｎ接合部には、ドレイン電極４０に印加されたドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ−型ドリフト領域４４側とｐ型領域５４側に空乏層が伸びる。本実施例では、ｐ型領域５４に広がる空乏層がトレンチ下側コーナ部２３ｃ，２３ｄまで到達するようにｐ型領域５４の濃度、形状、大きさ等が設定されている。
この結果、上記ｎ型領域５２について説明した作用と同様にして、トレンチ下側コーナ部２３ｃ，２３ｄを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００３５】
また、図４のｎ型領域５２は、トレンチ上側コーナ部２３ａ，２３ｂを覆い、トレンチ下側コーナ部２３ｃ，２３ｄは覆わず、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。また、図４のｐ型領域５４は、トレンチ下側コーナ部２３ｃ，２３ｄを覆い、トレンチ上側コーナ部２３ａ，２３ｂは覆わず、トレンチ深さ方向の長さが、トレンチ深さの１／２以下である。
よって、これらの領域５２，５４は、比較的小さな領域とされている。このため、ｐｎ接合部からトレンチ上側コーナ部２３ａ，２３ｂを覆うｎ型領域５２側、あるいはトレンチ下側コーナ部２３ｃ，２３ｄを覆うｐ型領域５４側に空乏層を十分に伸ばすことができるので、高耐圧を実現できる。また、比較的小さな領域とされているので、多量の電荷は蓄積されにくい。このため、蓄積された電荷による半導体装置の誤動作も生じにくい。
【００３６】
特に本実施例では、ｎ型領域５２とｐ型領域５４はそれぞれ、トレンチ上側及び下側コーナ部の線状コーナ部２３ａ，２３ｃのみならず、点状コーナ部２３ｂ，２３ｄも覆っている。点状コーナ部２３ｂ，２３ｄは線状コーナ部２３ａ，２３ｃに比べて絶縁膜がより薄くなり易く、絶縁破壊が生じ易い。従って、本実施例によると、線状コーナ部２３ａ，２３ｃに加えて、絶縁破壊がより生じ易い点状コーナ部２３ｂ，２３ｄを覆う絶縁膜３０，３１の箇所においても絶縁破壊の発生を効果的に抑制することができる。
【００３７】
第１実施例の半導体装置のｎ型領域５２とｐ型領域５４は、それぞれｎ型不純物とｐ型不純物をイオン注入した後、熱処理を行ってその不純物を活性化させることで形成される。本実施例では、ｎ型領域５２を形成するｎ型不純物と、ｐ型領域５４を形成するｐ型不純物と、図３のｎ型ソース領域４８を形成するｎ型不純物をイオン注入した後、熱処理を一括して行う。ｎ型ソース領域４８とｎ型領域５２（ｐ型領域５４）は大きさの差が小さく、不純物注入量の差が小さいので、熱処理を一括して行っても、ｎ型領域５２（ｐ型領域５４）となる不純物の活性化を良好に行える。
但し、ｎ型領域５２を形成するｎ型不純物と、ｐ型領域５４を形成するｐ型不純物のイオン注入後の熱処理を、図４のｐ型ボディ領域４６を形成するｐ型不純物のイオン注入後の熱処理を一括して行ってもよい。
【００３８】
また、ｎ型領域５２あるいはｐ型領域５４を形成する不純物をイオン注入した後の熱処理を、別個独立に行ってもよい。別個独立に行っても、ｎ型領域５２やｐ型領域５４のトレンチ深さ方向の長さは、トレンチ深さの１／２以下であり、ｎ型領域５２やｐ型領域５４の大きさは小さいので、その熱処理が他の半導体プロセスに与える影響は小さい。
【００３９】
（第２実施例） 第２実施例の半導体装置は、第１実施例の半導体装置において、図５の構成に代えて、図７のような構成としたものである。
図７に示すように、第２実施例の半導体装置では、トレンチ２３の奥行方向の端部（後端部）を囲うようにｎ型領域５２とｐ型外側領域４６ａが交互に形成され、ｐｎ接合部が繰返し形成されている。
第２実施例の半導体装置によると、ｎ型領域５２とｐ型外側領域４６ａの各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、ｎ型領域５２がなければトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１に加わっていた電圧を、空乏層により多く分散して加えることができる。このため、そのトレンチ上側コーナ部２３ａ，２３ｂを覆う絶縁膜３０，３１の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００４０】
（第３実施例） 第３実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図８のような構成としたものである。
図８に示すように、第３実施例の半導体装置では、ｎ型領域５６は、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）からやや間隔を置いた位置に形成されている。このｎ型領域５６は、トレンチゲート電極２４に所定のゲート電圧が印加されると、ｐ型領域４６ａとｎ型領域５６のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）まで達するように形成されている。
また、ｐ型領域５８も、トレンチ２３の奥行方向の端部に位置するトレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）からやや間隔を置いた位置に形成されている。このｐ型領域５８は、ドレイン電極４０に所定のドレイン電圧が印加されると、ｎ−型ドリフト領域４４とｐ型領域５８のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ下側コーナ部２３ｃ，２３ｄ（図２参照）まで達するように形成されている。
【００４１】
（第４実施例） 第４実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図９のような構成としたものである。
図９に示すように、第４実施例の半導体装置では、トレンチ２３の奥行方向の端部よりも外側には、ｎ型外側領域４４ａが形成されている。このｎ型外側領域４４ａは、ｎ−型ドリフト領域４４と一体的に形成されている。
このｎ型外側領域４４ａには局所的にｐ型領域６０が形成されており、これらの領域４４ａ，６０は接している。ｐ型領域６０は、第１実施例のｎ型領域５２と同様に、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）を覆っている。また、このｐ型領域６０はフローティング状態となっている。
また、第１実施例として図４に示したものと同様に、ｐ型領域５４が形成されている。
【００４２】
第４実施例の半導体装置を動作させる場合、第１実施例と同様に、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。すると、ｎ型外側領域４４ａとｐ型領域６０のｐｎ接合部には、上記ドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ型外側領域４４ａ側とｐ型領域６０側に空乏層が伸びる。本実施例では、ｐ型領域６０に広がる空乏層がトレンチ上側コーナ部２３ａ，２３ｂまで到達するようにｐ型領域６０の濃度、形状、大きさ等が設定されている。
【００４３】
（第５実施例） 第５実施例の半導体装置は、第１実施例の半導体装置において、図４の構成に代えて、図１０のような構成としたものである。
第５実施例の半導体装置は、第４実施例と類似した構成であるが、ｐ型領域６２は、トレンチ２３の奥行方向の端部に位置するトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）からやや間隔を置いた位置に形成されている。このｐ型領域６２は、ドレイン電極２４に所定のドレイン電圧が印加されると、ｎ型外側領域４４ａとｐ型領域６２のｐｎ接合部から空乏層が広がり、その空乏層がトレンチ上側コーナ部２３ａ，２３ｂ（図２参照）まで達するように形成されている。
また、第３実施例として図８に示したものと同様に、ｐ型領域５８が形成されている。
【００４４】
上記した第３〜第５実施例の半導体装置によっても、第１実施例と同様に、トレンチ上側コーナ部２３ａ，２３ｂ及びトレンチ下側コーナ部２３ｃ，２３ｄを覆う絶縁膜３０，３１の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００４５】
（第６実施例） 第６実施例の半導体装置は、第１実施例の半導値装置において、図３の構成に代えて、図１１のような構成としたものである。
第６実施例の半導体装置では、トレンチ２３の下端が到達しているｎ−型ドリフト領域４４に、局所的にｐ型領域６４が形成されている。ｎ−型ドリフト領域４４とｐ型領域６４は接している。このｐ型領域６４は断面略Ｌ字形状であり、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅ（図２参照）を覆っている。このｐ型領域６４は、トレンチ奥行方向（図１１の紙面垂直方向）に連続して伸びている。
【００４６】
第６実施例の半導体装置を動作させる場合、第１実施例と同様に、トレンチゲート電極２４とドレイン電極４０に正電圧を印加し、ソース電極５０を接地する。すると、ｎ−型ドリフト領域４４とｐ型領域６４のｐｎ接合部には、上記ドレイン電圧の影響によって逆バイアスがかかる。すると、このｐｎ接合部からｎ−型ドリフト領域４４側とｐ型領域６４側に空乏層が伸びる。本実施例では、ｐ型領域６４に広がる空乏層がトレンチ下側コーナ部２３ｅまで到達するようにｐ型領域６４の濃度、形状、大きさ等が設定されている。
従って、第６実施例の半導体装置によると、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００４７】
（第７実施例） 第７実施例の半導体装置は、第６実施例の半導値装置において、図１１のＥ−Ｅ線での断面図の構成を図１２のようにしたものである。
図１２に示すように、第７実施例の半導体装置では、図１１に示したｐ型領域６４と、ｎ型領域４４ｃがトレンチ奥行方向（図１２の左右方向）に沿って交互に形成され、ｐｎ接合部が繰返し形成されている。ｎ型領域４４ｃは、ｎ−型ドリフト領域４４の一部によって構成されている。
【００４８】
第７実施例の半導体装置によると、第２実施例と同様に、ｐ型領域６４とｎ型領域４４ｃの各々は、両側にｐｎ接合部が形成され、その両側のｐｎ接合部から空乏層を伸ばすことができる。よって、ｐ型領域６４がなければトレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅ（図１１、図２参照）を覆う絶縁膜３０に加わっていた電圧を、空乏層により多く分散して加えることができる。このため、そのトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊をより生じにくくして、耐圧をより向上させることができる。
【００４９】
（第８実施例） 第８実施例の半導体装置は、第１実施例の半導値装置において、図３の構成に代えて、図１３のような構成としたものである。
第８実施例の半導体装置では、トレンチ２３の下端が到達しているｎ−型ドリフト領域４４に、局所的にｐ型領域６６が形成されている。ｎ−型ドリフト領域４４とｐ型領域６６は接している。このｐ型領域６６は断面略矩形状であり、トレンチ底面直下に形成されている。このｐ型領域６６は、トレンチ奥行方向（図１３の紙面垂直方向）に連続して伸びている。このｐ型領域６６は、ドレイン電極４０に所定のドレイン電圧が印加されたときにｎ−型ドリフト領域４４との接合部から伸びる空乏層が、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅまで達するように形成されている。
【００５０】
第８実施例の半導体装置によっても、第６実施例と同様に、トレンチ奥行方向に伸びるトレンチ下側コーナ部２３ｅを覆う絶縁膜３０の箇所での絶縁破壊を生じにくくして、耐圧を向上させることができる。
【００５１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）本発明の半導体装置は、ＭＯＳＦＥＴに限らず、例えばＩＧＢＴ、ＭＯＳゲート型サイリスタ等であってもよい。
（２）第１実施例では、図４に示すように、ｐ型外側領域４６ａがｐ型ボディ領域４６と一体である場合を例にして説明したが、ｐ型外側領域４６ａはｐ型ボディ領域４６と別体であってもよい。同様に、第４実施例では、図９に示すように、ｎ型外側領域４４ａがｎ−型ドリフト領域４４と一体である場合を例にして説明したが、ｎ型外側領域４４ａはｎ−型ドリフト領域４４と別体であってもよい。
（３）上記実施例では、トレンチ２３の下端がｎ−型ドリフト領域４４に達している場合を例にして説明したが、トレンチ２３の下端はｎ＋型ドレイン領域４２まで達していてもよい。この場合、図４のｐ型領域５４、図８のｐ型領域５８、図１１、図１２のｐ型領域６４、図１３のｐ型領域６６と同様のｐ型領域をｎ＋型ドレイン領域４２に形成すればよい。あるいは、トレンチ２３の下端はｐ型ボディ領域４２で留まっていてもよい。この場合、ｐ型とは逆導電型のｎ型領域を形成すればよい。
（４）例えば第１実施例では、図４に示すｎ型領域５２やｐ型領域５４に広がる空乏層がそれぞれトレンチ上側コーナ部２３ａ，２３ｂ、あるいはトレンチ下側コーナ部２３ｃ，２３ｄに到達するようにしているが、必ずしも到達しなくてもよい。
（５）第２〜第８実施例で説明したｎ型領域５２，５６、ｐ型領域５４，５８，６０，６２，６４，６６についても、第１実施例で説明したｎ型領域５２とｐ型領域５４と同様にして形成することができ、同様の作用効果が得られる。
【００５２】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】 本発明の実施例のトレンチゲート型半導体装置の平面図を示す。
【図２】 トレンチの斜視図を示す。
【図３】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【図４】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図５】 図４のＣ−Ｃ線での断面図の１つの構成を示す
【図６】 図４のＤ−Ｄ線での断面図の１つの構成を示す
【図７】 図４のＣ−Ｃ線での断面図の１つの構成を示す。
【図８】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図９】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図１０】 図１のＢ−Ｂ線での断面図の１つの構成を示す。
【図１１】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【図１２】 図１１のＥ−Ｅ線での断面図の１つの構成を示す。
【図１３】 図１のＡ−Ａ線での断面図の１つの構成を示す。
【符号の説明】
２０：半導体層
２２：配線層
２３：トレンチ
２４：トレンチゲート電極
２６：層間絶縁膜
３０，３１：絶縁膜
４０：ドレイン電極
４２：ドレイン領域
４４：ドリフト領域
４６：ボディ領域
４８：ソース領域
５０：ソース電極
５２、５６：ｎ型領域
５４，５８，６０，６２，６４，６６：ｐ型領域
Claims (5)
- 第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えたトレンチゲート型半導体装置であって、
第１導電型の第２半導体領域と一体又は接するとともに、トレンチの奥行方向の端部よりも外側に形成された第１導電型の外側領域と、
外側領域に接するとともに外側領域と逆導電型の第２導電型であり、第１電極に所定電圧が印加されたときに外側領域とのｐｎ接合部から伸びる空乏層がトレンチの奥行方向の端部に位置するトレンチ上側コーナ部まで達するように形成された逆導電型領域をさらに備えたトレンチゲート型半導体装置。 - 半導体層と、半導体層に形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えたトレンチゲート型半導体装置であって、
半導体層は、トレンチ下端が到達しているトレンチ下端到達領域と、トレンチ下端到達領域に接するとともにトレンチ下端到達領域と逆導電型であり、トレンチ下側コーナ部を覆い、トレンチ上側コーナ部を覆わない逆導電型領域を有することを特徴とするトレンチゲート型半導体装置。 - 第１半導体領域と、第１半導体領域に接する第１導電型の第２半導体領域と、第２半導体領域に接する第２導電型の第３半導体領域と、第３半導体領域に接する第１導電型の第４半導体領域と、第１半導体領域に接する第１電極と、第３半導体領域及び第４半導体領域に接する第２電極と、少なくとも第３半導体領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備えたトレンチゲート型半導体装置であって、
トレンチ下端が到達している第１半導体領域〜第３半導体領域のいずれかに接するとともに、そのトレンチ下端到達領域と逆導電型であり、第１電極に所定電圧が印加されたときにトレンチ下端到達領域とのｐｎ接合部から伸びる空乏層がトレンチ下側コーナ部まで達するように形成された逆導電型領域をさらに備えたトレンチゲート型半導体装置。 - 逆導電型領域と外側領域、又は逆導電型領域とトレンチ下端到達領域によって第１導電型領域と第２導電型領域が交互に繰返して形成されていることを特徴とする請求項１〜３のいずれかに記載のトレンチゲート型半導体装置。
- 請求項１〜４のいずれかに記載のトレンチゲート型半導体装置の製造方法であって、
前記逆導電型領域を形成するための不純物をイオン注入した後の熱処理を、他の領域を形成するために不純物をイオン注入した後の熱処理と一括して行うことを特徴とするトレンチゲート型半導体装置の製造方法。
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