KR20110087337A - 전력용 반도체 장치 - Google Patents

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Abstract

본 발명은, 전력용 반도체 장치의 구조에 관한 것이고, 면적이 큰 P 웰 영역(41)과 게이트 전극(50)이 게이트 절연막(70)을 통해서 대향하지 않도록, 게이트 절연막(70)보다 두께가 두꺼운 필드 산화막(30)을 통해서 면적이 큰 P 웰 영역(41)과 게이트 전극(50)을 대향시키지만, 하부에 면적이 큰 P 웰 영역(41)을 갖는 게이트 절연막(70)의 상부에는 게이트 전극(50)을 마련하지 않는 것을 특징으로 한다.

Description

전력용 반도체 장치{POWER SEMICONDUCTOR DEVICE}
본 발명은 전력용 반도체 장치의 구조에 관한 것이다.
특허문헌 1에 기재된 전력용 종형(縱型) MOS FET(MOS전계 효과 트랜지스터)는, 특허문헌 1의 도 1 및 도 2에 나타낸 바와 같이, MOS FET의 셀 영역의 주연부(게이트 패드부를 포함한다.)에 인접하는 MOS FET의 셀 영역측의 영역 내에, 상기 주연부에 따라, 미세한 다이오드가 적어도 일렬로 배치되어 있다. 이러한 게이트 패드부와 MOS FET의 셀 영역 사이의 영역 내에 일렬로 배치된 다이오드의 각각은, MOS FET가 온(ON) 상태로부터 오프(OFF) 상태로 스위칭할 때에, 특허문헌 1의 도 2에 나타낸 P 웰 및 P 베이스로부터 드레인 측의 N형 반도체층 내에 순방향 바이어스시에 주입된 정공(hole)을 흡수한다. 이 때문에, 특허문헌 1의 상기의 구조는, 동 문헌의 도 3에 나타낸 기생 트랜지스터가, MOS FET가 순방향 바이어스로부터 역방향 바이어스로 전환할 때에, 온(ON)되는 것을 방지할 수 있다.
여기서, 특허문헌 1의 상기 구조에 있어서는, 그 도 2에 나타낸 바와 같이, MOS FET의 P 웰인 P 베이스가, 백 게이트를 통해서, 소스 전극에 전기적으로 접속되어 있다.
일본 공개 특허 공보 평 5-198816 호(도 1 ~ 도 3)
본 발명이 해결해야 할 문제점을, 특허문헌 1의 도 2에 근거하여 이하에 설명한다.
지금, 스위칭 소자인 MOS FET 셀이 온(ON) 상태로부터 오프(OFF) 상태로 스위칭한 경우에는, MOS FET 셀의 드레인 전압, 즉, 드레인 전극의 전압이 급격히 상승하고, 대략 0 V에서 수백 V로 변화된다. 그렇다면, P 웰과 N- 드레인층 사이에 존재하는 기생 용량을 통해서, 변위 전류가 P 웰 내로 흘러 들어온다. 이 변위 전류는, 이하에 설명하는 바와 같이, 소스 전극에 흐르고, MOS FET 셀의 P 웰이더라도 다이오드 셀의 P 웰이더라도 게이트 패드 아래의 P 웰이더라도, 마찬가지이다.
여기서, 유의해야 할 점은, MOS FET 셀의 P 웰과 다이오드 셀의 P 웰의 면적에 대하여, 게이트 패드 아래의 P 웰의 면적이 매우 크다는 것이다.
특허문헌 1에서는, 그 종래 예의 설명에 기재되어 있는 바와 같이, 소스 전극과 필드 플레이트는 전기적으로 접속되어 있기 때문에, 예컨대 도 2의 (C)부에 나타낸 단면에 있어서는, 게이트 패드 아래의 P 웰 내로 흘러들어 온 변위 전류는, 게이트 패드 아래의 P 웰 내를 MOS FET 셀 방향으로부터 필드 플레이트에 접속되어 있는 콘택트 홀을 향해서 흘러, 필드 플레이트를 통해서 소스 전극에 유입된다.
상술한 바와 같이, 게이트 패드 아래의 P 웰의 면적은 매우 크지만, P 웰 자체 및 콘택트 홀에 저항이 존재하기 때문에, 면적이 큰 P 웰에 변위 전류가 흐르면, P 웰 내에 무시할 수 없는 값의 전위 강하가 발생한다. 그 결과, P 웰의 필드 플레이트를 통해서 소스 전극과 전기적으로 접속되어 있는 개소(콘택트 홀)로부터의 수평 방향의 거리가 큰 개소에서는, 비교적 큰 전위를 갖는 것으로 된다. 한편, 이 전위는, 상기 드레인 전압 V의 시간 t에 대한 변동 dV/dt이 커질수록, 커진다.
그 결과, 특허문헌 1의 도 2의 (C)부에 나타내는 바와 같이, 게이트 패드 아래의 P 웰에서 콘택트 홀로부터 떨어진 개소에, 게이트 절연막을 통해서 게이트 전극이 마련되고 있으면, MOS FET 셀이 온(ON) 상태로부터 오프(OFF) 상태로 스위칭한 직후에 0 V에 가까운 전압의 게이트 전극과, 콘택트 홀로부터 떨어진 개소에서의 게이트 패드 아래의 P 웰 사이의 게이트 절연막의 큰 전계가 걸리고, 게이트 절연막이 절연 파괴하는 경우가 있었다.
또한, 작금에는, SiC(탄화 규소)를 기판 재료로서 이용하는 스위칭 소자가, 저소비전력의 스위칭 소자로서 기대되고 있다. 이러한 SiC 디바이스, 예컨대, MOS FET 내지 IGBT(Insulated Gate Bipolar Transistor)를 인버터의 스위칭 소자로서 적용함으로써, 인버터의 손실 저감화를 도모하는 것이 기대된다.
그리고, 가일층의 저손실화를 실현하기 위해서는, 스위칭 소자의 가일층의 고속 구동화(드레인 전압 V의 시간 t에 대한 변동 dV/dt을 더 빨리한다)가 필요하게 된다. 그런데, SiC를 기판 재료로서 이용하는 스위칭 소자에 있어서는, 종래에 널리 사용되고 있는 실리콘을 기판 재료로 하는 스위칭 소자와 비교하여 SiC 재료의 밴드갭이 크기 때문에 반도체층의 충분한 저저항화가 곤란하며, 기생 저항이 커지는 경향이 있어, 그 기생 저항의 크기가, P 웰에 발생하는 전위를 크게 하는 경우가 있었다.
본 발명은, 이러한 문제점의 발견 및 상기 문제점의 발생 개소의 인식을 근거로 하여 이루어진 것이고, 그 주목적은, MOS 구조를 구비한 스위칭 소자를 갖는 반도체 장치에 있어서, 스위칭시(턴오프시)에 있어서의 게이트 전극과 소스 전극 사이의 절연 파괴의 발생을 억제 가능하게 하는 점에 있다.
본 발명의 주제는, 서로 대향하는 제 1 주면(主面) 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층(表層)의 일부에 마련된 제 2 도전형의 제 1 웰 영역과, 상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층의 일부에 마련된, 상기 제 1 웰 영역보다 상면에서 본 면적이 작은 제 2 도전형의 제 2 웰 영역과, 상기 제 2 웰 영역의 표면상에 마련된 게이트 절연막과, 상기 제 1 웰 영역의 표면상에 마련된, 상기 게이트 절연막보다 막 두께가 큰 필드 산화막과, 상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 전극과, 상기 게이트 절연막과 상기 필드 산화막의 위에 접하여 연속하여 형성된 게이트 전극과 상기 제 1 웰 영역의 상방에 마련되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드와, 상기 반도체 기판의 제 2 주면에 마련된 드레인 전극을 구비하되, 상기 필드 산화막에 접하여 상기 필드 산화막의 상면에 마련된 상기 게이트 전극이 상기 필드 산화막으로부터 튀어 나오는 개소의 상기 게이트 절연막과 상기 필드 산화막의 접합부 근방에 있어서는 상기 필드 산화막의 외주의 내측에 상기 제 1 웰 영역의 외주 경계가 마련되고 있는 것을 특징으로 하는 전력용 반도체 장치.
본 발명의 주제에 따르면, 전력용 반도체 장치를 고속 구동한 경우에 있어서도, 게이트 절연막에 큰 강도의 전계가 인가되는 것을 방지하고 게이트 절연막이 절연 파괴하는 것을 억제할 수 있고, 또한, 보다 고속의 스위칭 동작을 실현할 수 있다.
도 1은 실시의 형태 1 ~ 5에 따른 전력용 반도체 장치의 평면도이다.
도 2는 실시의 형태 1 ~ 5에 따른 전력용 반도체 장치의 게이트 패드 근방 영역을 확대하여 나타내는 평면도이다.
도 3은 실시의 형태 1에 있어서의 전력용 반도체 장치의 평면도이다.
도 4는 실시의 형태 1에 있어서의 전력용 반도체 장치의 평면도이다.
도 5는 실시의 형태 1에 있어서의 전력용 반도체 장치의 평면도이다.
도 6은 실시의 형태 1에 있어서의 전력용 반도체 장치의 평면도이다.
도 7은 도 6에 있어서의 선 A1-A2에 따른 전력용 반도체 장치의 종단면도이다.
도 8은 도 6에 있어서의 선 B1-B2에 따른 전력용 반도체 장치의 종단면도이다.
도 9는 실시의 형태 2에 있어서의 전력용 반도체 장치의 평면도이다.
도 10은 실시의 형태 2에 있어서의 전력용 반도체 장치의 평면도이다.
도 11은 도 10에 있어서의 선 C1-C2에 따른 전력용 반도체 장치의 종단면도이다.
도 12는 실시의 형태 3에 있어서의 전력용 반도체 장치의 평면도이다.
도 13은 실시의 형태 3에 있어서의 전력용 반도체 장치의 평면도이다.
도 14는 도 13에 있어서의 선 D1-D2에 따른 전력용 반도체 장치의 종단면도이다.
도 15는 실시의 형태 4에 있어서의 전력용 반도체 장치의 평면도이다.
도 16은 실시의 형태 4에 있어서의 전력용 반도체 장치의 평면도이다.
도 17은 도 16에 있어서의 선 E1-E2에 따른 전력용 반도체 장치의 종단면도이다.
도 18은 실시의 형태 5에 있어서의 전력용 반도체 장치의 평면도이다.
도 19는 도 18에 있어서의 선 F1-F2에 따른 전력용 반도체 장치의 종단면도이다.
도 20은 실시의 형태 5에 있어서의 전력용 반도체 장치의 평면도이다.
도 21은 도 18에 있어서의 선 G1-G2에 따른 전력용 반도체 장치의 종단면도이다.
이하의 기재에서는, 불순물의 도전형에 대해, N형을 「제 1 도전형」으로, P형을 「제 2 도전형」으로서 일반적으로 정의하지만, 그 반대의 정의라도 상관없다.
(실시의 형태 1)
도 1은 본 실시의 형태에 따른 전력용 반도체 장치(100)의 상면(上面) 구성을 모식적으로 나타내는 평면도이다. 한편, 도 1은 후술하는 실시의 형태 2에 있어서도 원용된다.
도 1에 나타내는 평면도에 있어서, 상단 중앙부에는, 외부의 제어 회로(도시 생략)로부터 게이트 전압이 인가되는 게이트 패드(11)가 형성되어 있다. 또한, MOS FET 셀의 집합체 영역인 셀 영역 내에, 각 MOS FET 셀에 접속되는 소스 전극(10)이 형성되어 있다.
그리고, 소스 전극(10)의 주위를 전체적으로 둘러싸는 게이트 핑거 전극(12)이, 게이트 패드(11)와 구조적으로 연결된 상태에서, 전력용 반도체 장치(100)의 외주부를 따라 형성되어 있다. 즉, 게이트 핑거 전극(12)은, 후술하는 층간 절연막(4)(도 4 참조)의 주연부 상을 따라 일주하도록 배치되어 있다. 각 MOS FET 셀의 게이트 전극(도시 생략)에는, 게이트 패드(11)에 인가되는 게이트 전압이, 게이트 패드(11) 및 게이트 핑거 전극(12)을 통하여 공급된다. 본 실시의 형태에서는, 일례로서, 각 게이트 전극은 폴리실리콘으로 형성되어 있는 것으로 한다.
폴리실리콘은, 그 도전성에 난점을 갖고 있고, 게이트 패드(11)보다 게이트 전극의 위치가 떨어지면, 게이트 패드(11)의 전위와 MOS FET의 셀의 게이트 전극의 전위 사이에 시간적인 오차가 발생한다. 이 시간적인 오차는, 폴리실리콘층의 저항과, 소스 전극(10) 및 게이트 취출 배선층에서 정해진 기생 용량의 시정수로 결정된다. 본 실시의 형태에서는, 전력용 반도체 장치(100)의 외주부를 따라 저저항의 재료(예컨대 알루미늄 : Al)로 구성되는 금속막인 게이트 핑거 전극(12)을 형성함으로써, MOS FET의 각 셀의 게이트 전극에 전위를 쉽게 공급하고, 스위칭의 고속화를 도모하고 있다.
한편, 제품으로서의 전력용 반도체 장치로는, 온도 센서 및 전류 센서용의 전극이 형성되어 있는 경우가 많지만, 그들의 전극의 형성의 유무는, 후술하는 전력용 반도체 장치(100)의 효과에 아무런 영향을 미치는 것은 없기 때문에 설명 및 도시는 생략한다.
더하여, 게이트 패드(11)의 위치, 개수 및 소스 전극(10)의 형상 등도 MOS FET에 따라서는 다종 다양의 케이스가 있을 수 있지만, 그들도, 상기의 전류 센서용의 전극 등과 마찬가지로, 후술하는 전력용 반도체 장치(100)의 효과에 아무런 영향을 미치는 것은 없다.
도 2는, 도 1에 있어서 좌측의 파선 BC1으로 나타내고 있는 영역, 즉, 그 부분으로부터 게이트 핑거 전극(12)이 돌출하는 게이트 패드(11)의 주연부와, 그 근방 영역을 확대화하여 나타내는 평면도이며, 게이트 패드(11)의 일부, 게이트 핑거 전극(12)의 일부, 및 소스 전극(10)의 일부분이 나타내고 있다.
도 3은, 도 2에 나타내는 부분의 게이트 패드(11) 및 게이트 핑거 전극(12)의 하층 부분에 위치하는 필드 산화 영역을 나타내는 평면도이다. 도 3에 있어서, 필드 산화 영역에서는, 금속막인 게이트 패드(11) 및 게이트 핑거 전극(12)의 아래 쪽의 SiC 반도체층에 접하도록 필드 산화막(30)이 형성되어 있다.
도 4는 도 2 및 도 3에 나타내는 부분으로부터, 게이트 패드(11) 및 게이트 핑거 전극(12)을 생략함과 아울러, 소스 전극(10), 게이트 패드(11) 및 게이트 핑거 전극(12)의 하층의 필드 산화막(30)을 경사진 상방으로 어긋난 상태를 나타내고 있다.
도 4에 나타내는 바와 같이, 필드 산화막(30)의 하층 부분에 위치하는 SiC 반도체층(101)의 표면 내에는 P형의 제 1 웰 영역(41)이 형성되고, MOS FET의 각 셀에 대응하도록 SiC 반도체층(101)의 표면 내에는 복수의 제 2 웰 영역(42)이 형성되어 있다.
도 4에 있어서, 제 1 웰 영역(41)의 일부는 필드 산화막(30)의 형성 영역으로부터 돌출하도록 튀어 나오고, 필드 산화막(30)의 형성 영역에 근접하는 제 2 웰 영역(42)의 일부는, 제 1 웰 영역(41)의 돌출부에 끼이도록 연장하고 있고, 필드 산화막(30)의 근방에서는 제 1 웰 영역(41)의 돌출부와, 제 2 웰 영역(42)이 교대로 마련되어 있다.
도 5는, 도 4에 나타내는 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 상부에 마련된 도시되지 않는 게이트 절연막 및 층간 절연막을 관통하여, 각각 제 1 웰 영역(41) 및 제 2 웰 영역(42)에 도달하는 웰 콘택트 홀(60) 및 소스 콘택트 홀(61)을 나타내는 평면도이다.
한편, 도시는 생략하고 있지만, 웰 콘택트 홀(60)은, 제 1 웰 영역(41)의 표면 내에 마련한 후에, 상술하는 P형 콘택트 영역에 접하도록 형성되고, 소스 콘택트 홀(61)은, 제 2 웰 영역(42)의 표면 내에 마련한 후에, 상술하는 P형 콘택트 영역 및 그 주위에 마련한 N형의 소스 영역에 접하도록 형성되어 있다.
또한, 소스 콘택트 홀(61) 및 웰 콘택트 홀(60)은, 그들의 상부에 마련된 소스 전극(10)에 공통으로 접속됨으로써, 소스 콘택트 홀(61) 및 웰 콘택트 홀(60)이 접촉하는 SiC 영역은 거의 동전위로 할 수 있다.
도 6은 도 4에 나타내는 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 상부에 마련되는 게이트 전극(50)을 나타내는 평면도이다. 도 6에 있어서, 게이트 전극(50)은, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부로 되는 영역에서는, 필드 산화막(30)의 형성 영역 내로 취합되도록 마련되고, 소스 전극(10)의 하부의 MOS FET 셀의 형성 영역에서는, 각 소스 콘택트 홀(61)의 외주를 둘러싸도록 마련되어 있다. 또한, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부의 게이트 전극(50)과 소스 전극(10)의 하부의 게이트 전극(50)은, 웰 콘택트 홀(60)이 마련되지 않은 영역을 통해서, 서로 접속된 구성으로 되어 있다.
한편, 도시하지 않지만, 게이트 패드(11) 및 게이트 핑거 전극(12)의 하부의 게이트 전극(50)과 게이트 패드(11) 및 게이트 핑거 전극(12)은 후술의 층간 절연막에 마련된 게이트 콘택트 홀을 통해서 전기적으로 접속되어 있다.
도 6에 있어서, 선 A1-A2는 웰 콘택트 홀(60)을 포함한 절단선을 나타내고 있고, 선 B1-B2는 웰 콘택트 홀(60)을 포함하지 않는 절단선을 나타내고 있고, 둘다, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부의 게이트 전극(50)과 소스 전극(10)의 하부의 게이트 전극(50)을 포함한 단면도를 나타낸다.
도 7은 도 6의 선 A1-A2에 따른 종단면도를 나타내고 있고, 도 8은 도 6의 선 B1-B2에 따른 종단면도를 나타내고 있다. 도 7 및 도 8에 나타내는 바와 같이, 전력용 반도체 장치(100)는, 이른바 종형 MOS FET 및 이것에 병렬 접속된 다이오드를 포함한 구성으로 되어 있다.
도 7 및 도 8에 나타낸 바와 같이, 전력용 반도체 장치(100)는 SiC로 구성되는 반도체 기판(20) 상에 형성되고, 반도체 기판(20)은, N+ 드레인층(102), 및, 그 상부에 형성된 에피텍셜층인 N- 드레인층(101)으로 구성되어 있다. 또한, 반도체 기판(20)의 이면인 제 2 주면 상에는, 제 1 전극인 드레인 전극(13)이 마련되어 있다.
한편, 반도체 기판(20)의 표면인 제 1 주면보다, N- 드레인층(101)의 내부를 향해서, P형의 불순물이 도핑되어 구성되는 제 1 웰 영역(41) 및 제 2 웰 영역(42)이 마련되어 있다. 여기서, 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 저면은, 상기 제 1 주면에서 보아, N- 드레인층(101)의 저면보다도 얕은 위치에 있다.
이하에서는, 우선 도 7에 나타내는 구조에 대하여 기재하고, 나중에 도 7의 구조와 도 8의 구조의 상위점에 대하여 말한다.
제 1 웰 영역(41)은, 도 1 등에서 기술한 게이트 패드(11) 및 게이트 핑거 전극(12)의 바로 아래 영역 및 그 근방 영역에 배치되어 있다. 여기서, 필드 산화막(30)이 배치되어 있는 영역을 제 1 영역(R1)으로 호칭한다. 제 1 영역(R1)은 기본적으로 MOS FET의 셀을 포함하지 않는 영역이다.
그리고, 제 1 웰 영역(41)의 상부에 배치되어 있는 필드 산화막(30)의 두께는 예컨대 약 1㎛이다.
도 7에서는, 제 1 영역(R1) 이외의 영역을 제 2 영역(R2)으로 호칭한다. 제 2 영역(R2)에 있어서는, 도 7에 나타낸 바와 같이, 제 2 웰 영역(42) 및 N- 드레인층(101)의 일부 표면상에는, 예컨대 두께가 약 50nm의 게이트 절연막(70)이 마련되어 있다. 여기서, 필드 산화막(30)과 게이트 절연막(70)은 주로 SiO2로 구성되어 있다.
또한, 도 7에 나타낸 바와 같이, 제 1 영역(R1)에서는, 필드 산화막(30)의 상면에만, 예컨대 폴리실리콘의 게이트 전극(50)이 마련되어 있다. 한편, 게이트 전극(50)은 필드 산화막(30)의 형성 영역에 취합되도록 마련되어 있다.
그리고, 게이트 전극(50)의 상면(上面) 및 단면(斷面)을 피복하도록, 층간 절연막(71)이 배치되어 있고, 이 층간 절연막(71)을 관통하도록 게이트 콘택트 홀(62)이 마련되고, 게이트 콘택트 홀(62)을 통해서 게이트 전극(50)과 게이트 패드(11) 및 게이트 핑거 전극(12)(도 12)이 전기적으로 접속된다.
제 1 영역(R1)으로부터 튀어 나오는 제 1 웰 영역(41)의 돌출부 및 제 2 영역(R2)에 마련된 제 2 웰 영역(42)의 표면과, N- 드레인층(101)의 표면에는 게이트 절연막(70)이 형성되어 있고, 층간 절연막(71) 및 게이트 절연막(70)을 관통하여 제 1 웰 영역(41)에 접하도록 마련된 웰 콘택트 홀(60)은, 제 1 웰 영역(41)의 표층부에 마련된 고농도의 P형 불순물을 갖는 P형 콘택트 영역(47)에도 접하도록 구성되어 있다.
또한, 제 2 영역(R2)에 복수 마련된 제 2 웰 영역(42)에는, 각각, 중앙부 표층측에 고농도의 N형 불순물(N+)을 갖는 소스 영역(80)이 마련되고, 또한, 그 소스 영역(80)의 중앙부에는, 소스 영역(80)을 관통하도록 P형 불순물을 갖는 P형 콘택트 영역(46)이 마련되어 있고, 평면으로 보아서는 P형 콘택트 영역(46)을 소스 영역(80)이 둘러싸는 구성으로 되어 있다.
또한, 소스 영역(80) 및 P형 콘택트 영역(46)의 상부에 접하는 게이트 절연막(70) 및 층간 절연막(71)을 관통하여 소스 영역(80) 및 P형 콘택트 영역(46)에 접하는 소스 콘택트 홀(61)이 마련되어 있다.
또한, 인접하는 소스 콘택트 홀(61)과의 사이의 게이트 절연막(70) 상에는, 게이트 전극(50)이 형성되고, 이 게이트 전극(50)의 상면 및 단면을 피복하도록, 층간 절연막(71)이 마련되어 있다.
또한, 소스 콘택트 홀(61)과 웰 콘택트 홀(60)의 저부를 전기적으로 접속하 도록, 소스 콘택트 홀(61) 및 웰 콘택트 홀(60)은, 그들의 상부에 마련된 소스 전극(10)에 공통으로 접속되어 있다.
다음으로, 도 6의 선 B1-B2에 따른 종단면도에 상당하는 도 8에 관한 구조에 대하여 기재하지만, 도 8에 관한 구조의 대부분은, 도 7에 관한 구조와 마찬가지의 구조를 갖기 때문에, 이하에서는, 도 7 및 도 8의 상위점에 대하여 특기한다.
우선, 도 8의 구조와 도 7의 구조의 제 1 상위점(1)은, 제 1 웰 영역(41)과 소스 전극(10)을 전기적으로 접속하는 웰 콘택트 홀(60)이 존재하지 않는 점이다.
제 2 상위점(2)으로서는, 도 8에서는, 필드 산화막(30)의 상면 상의 게이트 전극(50)이, 제 1 영역(R1) 측으로부터 셀 영역에 해당하는 제 2 영역(R2) 측으로 연장하고, 제 2 영역(R2) 내의 각 MOS FET 셀의 게이트 전극(50)과 일체로 되어 있는 점이다.
상기 제 2 상위점(2)을 갖는 결과, 필드 산화막(30)의 단면 방향의 단부의 바로 아래에는, P형의 웰 영역(제 1 웰 영역(41)이나 제 2 웰 영역(42)과 같은 영역)이 존재하지 않고, N- 드레인층(101)이 존재한다고 하는 제 3 상위점(3)이 얻어진다.
환언하면, 도 8의 단면에서는, N- 드레인층(101)의 일부분을 사이에 두고 제 1 웰 영역(41)과 제 2 웰 영역(42)이 평면 방향으로 대향하고 있고, 그 사이의 간격은 거리 d(≠0)이다. 그리고, 끼인 N- 드레인층(101)의 바로 위에, 게이트 절연막(70)의 단부와 필드 산화막(30)의 단부의 경계면이 존재하고 있다.
여기서, 거리 d의 값이 너무 크면, 드레인 전압이 직접에 게이트 절연막(70)에 인가되게 되어, 게이트 절연막(70)의 절연 파괴를 초래할 가능성이 있다. 이 때문에, 거리 d는 셀 영역의 MOS FET의 제 2 웰 영역(42) 사이의 간격 정도로 설정된다.
다음으로, 도 7을 참조하여, 본 실시의 형태에 따른 종형 MOS FET의 셀의 제조 방법에 대하여 기재한다.
우선, N형 불순물을 포함하는 SiC로 구성되는 반도체 기판(20)을 준비한다. 반도체 기판(20)은, c축 방향에 대하여 8°이하로 경사져 있더라도 좋고, 또는, 경사하지 않고 있더라도 좋고, 어떠한 면 방향을 갖고 있더라도, 본 실시의 형태의 효과에 영향을 미치지 않는다.
반도체 기판(20)은, N+ 드레인층(102)의 위에 에피텍셜 결정 성장층(불순물 농도는 1×1013cm-3 ~ 1×1017cm-3의 범위 내이며, 두께 5㎛ ~ 200㎛)으로 구성되는 N- 드레인층(101)을 갖는다.
그 후, 포토리소그래피에 의해 가공된 레지스트 마스크 및 산화막 마스크를 이용하여 불순물의 이온 주입을 행하고, P형의 제 1 웰 영역(41), P형의 제 2 웰 영역(42), 및, N+ 소스 영역(80)을 형성한다.
주입 불순물로서는, 도전형이 N형인 경우에는 질소 또는 인이 적합하며, 도전형이 P형인 경우에는 알루미늄 또는 붕소가 적합하다.
또한, 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 각각의 깊이는, 에피텍셜 결정 성장층인 N- 드레인층(101)의 저면을 넘지 않도록 설정하고, 예컨대 0.3㎛ ~ 2.0㎛의 범위 내의 값으로 한다. 또한, 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 각각의 불순물 농도는, 에피텍셜 결정 성장층인 N- 드레인층(101)의 불순물 농도를 넘으며, 또한, 1×1016cm-3 ~ 1×1019cm-3의 범위 내로 설정된다.
또한, N+ 소스 영역(80)의 깊이에 대해서는, 그 저면이 제 2 웰 영역(42)의 저면을 넘지 않도록 설정되고, 그 불순물 농도의 값은, 제 2 웰 영역(42)의 불순물 농도의 값을 넘으며, 또한, 그 값은 1×1018cm-3 ~ 1× 1021cm-3의 범위 내의 값으로 설정되어 있다.
게다가, 제 2 웰 영역(42) 및 제 1 웰 영역(41)의 각각과 소스 전극(10)의 양호한 금속 접촉을 실현하기 위해서, 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 각각의 불순물 농도보다도 짙은 불순물 농도값을 갖는 P형 콘택트 영역(46, 47)을, 이온 주입에 의해, 각각 제 1 웰 영역(41) 및 제 2 웰 영역(42) 내에 형성한다. 한편, 상기 이온 주입은 200℃ 이상의 기판 온도에서 실행된다.
그 후, 아르곤 또는 질소 등의 불활성 가스 분위기, 또는, 진공 중에, 1500℃ ~ 2200℃의 범위 내의 온도로 갖고 0.5분 ~ 60분의 범위 내의 시간에서 열처리를 행함으로써, 주입된 불순물을 전기적으로 활성화한다.
다음으로, 희생 산화에 의한 산화막의 형성 및 불산에 의한 산화막의 제거에 의해서 표면 변질층을 제거하여 청정한 면을 얻은 후에, 셀 영역만을 개구하여 그 이외의 영역을 실리콘 산화막으로 덮는 필드 산화막(30)의 패터닝을 행한다. 그 후, 예컨대 열산화법 또는 퇴적법에 의해서, 게이트 절연막(70)을 형성한다.
그리고, 포토리소그래피 및 드라이 에칭을 거쳐서, 게이트 전극(50)을 패터닝한다.
다음으로, 층간 절연막(71)을 CVD 법에 의해서 기판 전면에 퇴적한 뒤에, 예컨대 드라이 에칭에 의해서, 웰 콘택트 홀(60), 소스 콘택트 홀(61) 및 게이트 콘택트 홀(62)을 개구한다. 이들의 개구부는, 그 후의 소스 전극(10)의 형성 과정에서, 전도체로 충전된다.
계속해서, Al 등의 배선 금속을 스퍼터법 또는 증착법에 의해서 형성하고, 그 후에 패터닝 처리를 행함으로써, 게이트 패드(11), 게이트 핑거 전극(12) 및 소스 전극(10)을 형성한다. 또한, 반도체 기판(20)의 이면상에 금속막을 형성하여 드레인 전극(13)을 형성함으로써, 도 7 등에 표시되는 종형 MOS FET가 완성된다.
다음으로, 본 실시의 형태의 효과에 대하여 기재한다. 우선, 본 실시의 형태의 전력용 반도체 장치는, 복수의 MOS FET 셀과 다이오드가 전기적으로 병렬로 접속된 것으로, MOS FET의 소스 전극(10)은 다이오드의 p 전극(애노드)과 접속되어 있고, MOS FET의 드레인 전극(13)은 다이오드의 n 전극(캐소드)과 일체로 되어 있다.
여기서, MOS FET의 게이트 전극(50)에 접속되는 게이트 패드(11) 및 게이트 핑거 전극(12)에 인가하는 전압을 MOS FET 셀이 온(ON) 상태로부터 오프(OFF) 상태로 스위칭하도록 인가한 경우, MOS FET 셀의 드레인 전압, 즉, 드레인 전극의 전압이 급격히 상승하고, 대략 0 V에서 수백 V로 변화된다. 그러면, N- 드레인층(101)과, P형의 제 1 웰 영역(41) 및 제 2 웰 영역(42) 사이에 존재하는 기생 용량을 통해서, 변위 전류가 제 1 웰 영역(41) 및 제 2 웰 영역(42)으로 흘러들어간다.
제 2 웰 영역(42)은 면적이 크지 않기 때문에, 내부의 기생 저항도 작고, 어느 정도 큰 변위 전류가 흐르더라도 제 2 웰 영역(42)의 전위 상승은 작은 것에 머무른다. 한편, 제 1 웰 영역(41)은 면적이 크기 때문에, 외부에 접속하는 다이오드의 p 콘택트(웰 콘택트 홀(60))로부터의 거리가 먼 개소에서 발생한 변위 전류가 웰 콘택트 홀(60)에 흘러들어올 때까지, 제 1 웰 영역(41)의 기생 저항과 변위 전류에 의해 큰 전위가 발생하지만, 제 1 웰 영역(41)과 게이트 절연막(70)을 통해서 대향하는 위치로부터 게이트 전극(50)을 제거하기 때문에, 게이트 절연막(70)의 절연 파괴가 생길 가능성이 저하된다.
즉, 본 실시의 형태에서는, 특허문헌 1의 경우와는 달리, 도 6의 선 A1-A2로 표시되는 부분에 있어서는, 도 7에 나타내는 바와 같이, 필드 산화막(30)의 단부의 상부에 게이트 전극(50)이 존재하지 않기 때문에, 게이트 절연막(70)의 단부에 고전계가 발생하는 것은 없고, 게이트 절연막(70)의 단부의 절연 불량이 야기되지 않는다.
한편, 도 6의 선 B1-B2로 표시되는 부분에 있어서는, 도 8에 나타내는 바와 같이, 필드 산화막(30)의 단부를 넘어서 게이트 전극(50)이 존재하지만, 게이트 절연막(70)의 단부와 필드 산화막(30)의 단부의 접합부의 경계면의 바로 아래의 N- 드레인층(101) 내에는 P형의 제 1 웰 영역(41)도 제 2 웰 영역(42)도 존재하지 않는다. 즉, 상기 접합부의 근방에서는 필드 산화막(30)의 외주의 내측에 제 1 웰 영역(41)의 외주 경계가 마련되어 있다. 따라서, 게이트 절연막(70)의 단부에 고전계가 발생하지 않고, 게이트 절연막(70)의 단부의 절연 불량이 야기되지 않는다. 따라서, 도 6의 선 A1-A2에 따른 단면 구성(도 7)에 있어서, 게이트 절연막(70)의 단부를 개재한 게이트 전극(50)과 소스 전극(10) 사이의 누설 전류의 발생이 현저히 방지된다.
한편, 본 실시의 형태에서 표시되는 상기 효과는, 본 실시의 형태에 따른 전력용 반도체 장치(100)의 구조에 의한 것이고, 그 구조를 형성하기 위한 제조 방법에 의해 효과에 영향을 미치지 않는다. 따라서, 본 실시의 형태에서 일례로서 기재한 제조 방법 이외의 제조 방법을 이용하여 본 장치를 제작했다고 해도, 기술한 효과에 영향을 주는 것은 아니다. 또한, 구성하는 재료가 효과의 정도에 영향을 주는 것도 없다.
(실시의 형태 2)
본 발명에 따른 실시의 형태 2는 실시의 형태 1의 변형예에 상당하고, 그 특징점은, 도 4에 있어서의 코너부의 구성을 변경한 점에 있다. 이하, 도면을 참조하여, 본 실시의 형태에 따른 전력용 반도체 장치(200)의 특징점을 기재한다.
도 9는, 도 2 및 도 3에 나타내는 부분으로부터, 게이트 패드(11) 및 게이트 핑거 전극(12)을 생략함과 아울러, 게이트 패드(11) 및 게이트 핑거 전극(12)의 하층의 필드 산화막(30)을 경사진 상방으로 어긋나게 한 상태를 나타내고 있다.
도 9에 나타내는 바와 같이, 필드 산화막(30)의 하층 부분에 위치하는 SiC 반도체층(101)의 표면 내에는 P형의 제 1 웰 영역(41)이 형성되고, MOS FET의 각 셀에 대응하도록 SiC 반도체층(101)의 표면 내에는 복수의 제 2 웰 영역(42)이 형성되어 있다.
도 9에서, 제 1 웰 영역(41)의 일부는 필드 산화막(30)의 형성 영역으로부터 돌출하도록 튀어 나와 있고, 필드 산화막(30)의 형성 영역에 근접하는 제 2 웰 영역(42)의 일부는, 제 1 웰 영역(41)의 돌출부에 끼이도록 연장하고 있고, 필드 산화막(30)의 근방에서는 제 1 웰 영역(41)의 돌출부와, 제 2 웰 영역(42)이 교대로 마련되어 있다. 또한, 제 1 웰 영역(41)의 코너부, 즉 게이트 패드(11)와 게이트 핑거 전극(12)이 교차하는 부분(도 1의 영역 BC1 참조)에 있어서는, 필드 산화막(30)에 근접하도록 제 2 웰 영역(42)이 형성되고, 상기 제 2 웰 영역(42)은, 그 일부가 인접하는 제 2 웰 영역(42)에 접속되는 형상을 채용하고, 인접하는 제 2 웰 영역(42)과 전기적으로도 접속된 구성으로 되어 있다.
도 10은, 도 9에 나타내는 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 상부에 마련되는 게이트 전극(50)을 나타내는 평면도이다. 도 10에서, 게이트 전극(50)은, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부로 되는 영역에서는, 필드 산화막(30)의 형성 영역 내에 취합되도록 마련되고, 소스 전극(10)의 하부의 MOS FET 셀의 형성 영역에서는, 각 소스 콘택트 홀(61)의 외주를 둘러싸도록 마련되어 있다. 또한, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부의 게이트 전극(50)과 소스 전극(10)의 하부의 게이트 전극(50)은, 웰 콘택트 홀(60)이 마련되지 않은 영역을 통해서, 서로 접속된 구성으로 되어 있다.
또한, 도 10에서, 선 C1-C2은, 도 2의 MOS FET의 셀 영역을 포함하는 영역으로부터 게이트 패드(11)를 포함하는 영역에 걸쳐서 연장하는 절단선을 나타내고 있고, 제 1 웰 영역(41)의 코너부를 지나는 라인으로서 나타내고 있다. 한편, 상기 코너부는, 곡율을 갖도록 구성한 경우, 부분적으로는 180도에 가까운 각도를 갖는 경우도 있기 때문에, 180도 미만의 각도를 갖는 코너부로 호칭한다.
도 10에서는, 코너부에는 게이트 전극(50)은 마련되지 않고, 코너부 근방의 게이트 절연막이 마련된 영역에는 필드 산화막(30)의 하부에까지 제 2 웰 영역(42)이 연장하고 있다. 한편, 상기 제 2 웰 영역(42)과 필드 산화막(30) 하부의 제 1 웰 영역(41) 사이는, N- 드레인층(101)에 의해서 간격을 두고 있다.
도 11은 도 10의 선 C1-C2에 따른 종단면도를 나타내고 있다. 한편, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복하는 설명은 생략한다.
도 11에 나타내는 바와 같이, 제 1 웰 영역(41)의 코너부에는 제 2 웰 영역(42)이 근접하고 있고, 제 1 웰 영역(41)은 필드 산화막(30)의 형성 영역 내에 취합되어 있고, 또한, 게이트 전극(50)도 필드 산화막(30)의 형성 영역 내에 취합되어 있다. 이 때문에, 제 1 웰 영역(41)의 상부에 게이트 절연막(70)만을 통해서 게이트 전극(50)이 대향하여 배치되는 구성으로는 되지 않아, 게이트 절연막(70)의 절연 파괴를 막을 수 있다.
이상 설명한 본 실시의 형태의 전력용 반도체 장치(200)에 있어서는, MOS FET 셀이 온(ON) 상태로부터 오프(OFF) 상태로 스위칭하도록 전압을 인가한 경우에 전위가 상승하는 제 1 웰 영역(41)과, 온(ON) 상태로부터 오프(OFF) 상태로 스위칭했을 때에 전위가 거의 0 V로 되는 게이트 전극(50)이, 게이트 절연막(70)만을 통해서 대향하는 구성으로는 되지 않기 때문에, 게이트 절연막(70)의 절연 파괴가 생길 가능성이 저하된다.
또한, 실시의 형태 1에서 설명한 바와 같이, 제 1 웰 영역(41)과 제 2 웰 영역(42) 사이의 거리 d의 값이 너무 크면 드레인 전압이 직접 게이트 절연막(70)에 인가되지만, 제 1 웰 영역(41)의 코너부 근방의 영역에서는, 제 1 웰 영역(41)에 근접하도록 제 2 웰 영역(42)이 마련되기 때문에, 게이트 절연막(70)의 절연 파괴를 막는 효과가 기대된다.
이와 같이, 본 실시의 형태의 전력용 반도체 장치(200)는, 고속 구동한 경우에 있어서도, 게이트 절연막에 큰 강도의 전계가 인가되는 것이 방지되고, 게이트 절연막의 절연 파괴를 억제할 수 있어, 보다 고속의 스위칭 동작을 실현할 수 있다.
(실시의 형태 3)
본 발명에 따른 실시의 형태 3은 실시의 형태 1의 변형예에 상당하고, 그 특징점은, 도 4에 있어서의 코너부의 구성을 변경한 점에 있다. 이하, 도면을 참조하여, 본 실시의 형태에 따른 전력용 반도체 장치(300)의 특징점을 기재한다.
도 12는, 도 2 및 도 3에 나타내는 부분으로부터, 소스 전극(10), 게이트 패드(11) 및 게이트 핑거 전극(12)을 생략함과 아울러, 게이트 패드(11) 및 게이트 핑거 전극(12)의 하층의 필드 산화막(30)을 경사진 상방으로 어긋나게 한 상태를 나타내고 있다.
도 12에 나타내는 바와 같이, 필드 산화막(30)의 하층 부분에 위치하는 SiC 반도체층(101)의 표면 내에는 P형의 제 1 웰 영역(41)이 형성되고, MOS FET의 각 셀에 대응하도록 SiC 반도체층(101)의 표면 내에는 복수의 제 2 웰 영역(42)이 형성되어 있다.
도 12에서, 제 1 웰 영역(41)의 일부는 필드 산화막(30)의 형성 영역으로부터 돌출하도록 튀어 나와 있고, 필드 산화막(30)의 형성 영역에 근접하는 제 2 웰 영역(42)의 일부는, 제 1 웰 영역(41)의 돌출부에 끼이도록 연장하고 있고, 필드 산화막(30)의 근방에서는 제 1 웰 영역(41)의 돌출부와, 제 2 웰 영역(42)이 교대로 마련되어 있다. 또한, 게이트 패드(11)와 게이트 핑거 전극(12)이 교차하는 부분(도 1의 영역 BC1 참조)에 있어서는, 제 1 웰 영역(41)이 MOS FET의 셀 영역측을 향해서 돌출하고, 도 9에 나타낸 코너부가 존재하지 않는 구성으로 되어 있다.
도 13은, 도 12에 나타내는 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 상부에 마련되는 게이트 전극(50)을 나타내는 평면도이다. 도 13에서, 게이트 전극(50)은, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부로 되는 영역에서는, 필드 산화막(30)의 형성 영역 내에 취합되도록 마련되고, 소스 전극(10)의 하부의 MOS FET 셀의 형성 영역에서는, 각 소스 콘택트 홀(61)의 외주를 둘러싸도록 마련되어 있다. 또한, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부의 게이트 전극(50)과 소스 전극(10)의 하부의 게이트 전극(50)은, 웰 콘택트 홀(60)이 마련되지 않은 영역을 통해서, 서로 접속된 구성으로 되어 있다.
또한, 도 13에서, 선 D1-D2는, 도 2의 MOS FET의 셀 영역을 포함하는 영역으로부터 게이트 패드(11)를 포함하는 영역에 걸쳐서 연장하는 절단선을 나타내고 있다.
도 14는 도 13의 선 D1-D2에 따른 종단면도를 나타내고 있다. 한편, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복하는 설명은 생략한다.
도 14에 나타내는 바와 같이, 제 1 웰 영역(41)은, 필드 산화막(30)의 형성 영역으로부터 돌출하여 제 2 웰 영역(42)에 근접하고 있지만, 게이트 전극(50)은 필드 산화막(30)의 형성 영역 내에 취합되어 있다. 이 때문에, 제 1 웰 영역(41)의 상부에 게이트 절연막(70)만을 통해서 게이트 전극(50)이 대향하여 배치되는 구성으로는 되지 않는다.
이와 같이, 본 실시의 형태의 전력용 반도체 장치(300)에 있어서는, 필드 산화막(30)의 형성 영역으로부터 제 1 웰 영역(41)이 돌출하여 제 2 웰 영역(42)에 근접하지만, 제 1 웰 영역(41)의 돌출부의 상방에는 게이트 전극(50)이 형성되지 않기 때문에, 코너부에서 게이트 절연막(70)에 고전압이 가해지지 않아, 게이트 절연막(70)의 절연 파괴가 생길 가능성이 저하된다.
(실시의 형태 4)
본 발명에 따른 실시의 형태 4는 실시의 형태 1의 변형예에 상당하고, 그 특징점은, 제 2 웰 영역(42)의 배치 패턴을 더 단순한 구성으로 한 경우에도, 제 1 웰 영역(41)의 코너부에 게이트 전극(50)을 마련하지 않으면, 게이트 절연막(70)의 절연 파괴의 가능성을 저감할 수 있다고 하는 점에 있다.
이하, 도면을 참조하여, 본 실시의 형태에 따른 전력용 반도체 장치(400)의 특징점을 기재한다.
도 15는, 도 2 및 도 3에 나타내는 부분으로부터, 게이트 패드(11) 및 게이트 핑거 전극(12)을 생략함과 아울러, 게이트 패드(11) 및 게이트 핑거 전극(12)의 하층의 필드 산화막(30)을 경사진 상방으로 어긋나게 한 상태를 나타내고 있다.
도 15에 나타내는 바와 같이, 필드 산화막(30)(도시 생략)의 하층 부분에 위치하는 SiC 반도체층(101)의 표면 내에는 P형의 제 1 웰 영역(41)이 형성되고, MOS FET의 각 셀에 대응하도록 SiC 반도체층(101)의 표면 내에는 복수의 제 2 웰 영역(42)이 형성되어 있다.
도 15에서, 제 1 웰 영역(41)의 일부는 필드 산화막(30)의 형성 영역으로부터 돌출하도록 나와 있고, 그들의 돌출부의 배열 사이에는 제 2 웰 영역(42) 등은 존재하지 않고, 제 2 웰 영역(42)은 제 1 웰 영역(41)의 돌출부의 배열에 둘러싸인 영역에 마련되어 있다.
한편, 제 1 웰 영역(41)의 코너부, 즉 게이트 패드(11)와 게이트 핑거 전극(12)이 교차하는 부분(도 1의 영역 BC1 참조)에 있어서는, 제 1 웰 영역(41)의 돌출부도 제 2 웰 영역(42)도 마련되어 있지 않다.
도 16은, 도 15에 나타내는 제 1 웰 영역(41) 및 제 2 웰 영역(42)의 상부에 마련되는 게이트 전극(50)을 나타내는 평면도이다. 도 16에서, 게이트 전극(50)은, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부로 되는 영역에서는, 필드 산화막(30)의 형성 영역 내에 취합되도록 마련되고, 소스 전극(10)의 하부의 MOS FET 셀의 형성 영역에서는, 각 소스 콘택트 홀(61)의 외주를 둘러싸도록 마련되어 있다. 또한, 게이트 패드(11)(도 2) 및 게이트 핑거 전극(12)(도 2)의 하부의 게이트 전극(50)과 소스 전극(10)의 하부의 게이트 전극(50)은, 웰 콘택트 홀(60)이 마련되지 않은 영역을 통해서, 서로 접속된 구성으로 되어 있다.
또한, 도 16에서, 선 E1-E2는, 도 2의 MOS FET의 셀 영역을 포함하는 영역에서 게이트 패드(11)를 포함하는 영역에 걸쳐서 연장하는 절단선을 나타내고 있고, 제 1 웰 영역(41)의 코너부를 지나는 라인으로서 나타내고 있다. 한편, 상기 코너부는, 곡율을 갖도록 구성한 경우, 부분적으로는 180도에 가까운 각도를 갖는 경우도 있기 때문에, 180도 미만의 각도를 갖는 코너부로 호칭한다.
도 16에 나타내는 바와 같이, 제 1 웰 영역(41)의 돌출부도 제 2 웰 영역(42)도 마련되지 않고, 게이트 전극(50)도 마련되지 않는다.
도 17은 도 16의 선 E1-E2에 따른 종단면도를 나타내고 있다. 한편, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복하는 설명은 생략한다.
도 17에 나타내는 바와 같이, 제 1 웰 영역(41)도 게이트 전극(50)도 필드 산화막(30)의 형성 영역 내에 취합되기 때문에, 제 1 웰 영역(41)의 상부에 게이트 절연막(70)만을 통해서 게이트 전극(50)이 대향하여 배치되는 구성으로는 되지 않는다.
이와 같이, 본 실시의 형태의 전력용 반도체 장치(400)에 있어서는, 제 2 웰 영역(42)의 설치 패턴은 단순한 것이고, 제 1 웰 영역(41)의 코너부에서, 제 1 웰 영역(41)도 제 2 웰 영역(42)도 마련되지 않지만, 상기 코너부에 게이트 전극(50)을 마련하지 않는 것에 의해, 코너부에서 게이트 절연막(70)에 고전압이 가해지지 않아, 게이트 절연막(70)의 절연 파괴가 생길 가능성이 저하되어 내압 향상 효과가 얻어진다.
(실시의 형태 5)
도 18은 실시의 형태 5의 전력용 반도체 장치(500)의 게이트 전극(50)의 평면 패턴을 나타내는 평면도이며, 웰 콘택트 홀(60) 및 소스 콘택트 홀(61)의 배열패턴은, 도 16에 나타낸 전력용 반도체 장치(400)의 배열 패턴과 마찬가지이다. 한편, 상층의 게이트 패드(11) 및 게이트 핑거 전극(12) 등은 생략하고 있다.
도 18에 있어서 도 16과 크게 다른 점은, 제 1 웰 영역(41)의 코너부 근방에서의 게이트 전극(50)의 개구부(OP)가 넓고, 게이트 절연막(70)과 필드 산화막(30)의 접합부가 나타내고 있는 것과, 개구부(OP) 및 각 소스 콘택트 홀(61), 웰 콘택트 홀(60)의 외주의 개구부 이외는 전면적으로 게이트 전극(50)으로 덮어져 있는 것이다.
여기서, 도 18에 있어서의 선 F1-F2에서의 종단면도를 도 19에 나타낸다. 한편, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복하는 설명은 생략한다.
도 19에서, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100) 및 도 11에 나타낸 전력용 반도체 장치(200)와 다른 점은, 필드 산화막(30) 상에서 게이트 산화막(70) 상에 걸쳐서 게이트 전극(50)이 마련되고, 또한, 게이트 절연막(70)의 단부와 필드 산화막(30)의 단부의 경계면의 하부에도 제 1 웰 영역(41)이 존재하고 있는 점이다.
한편, 도 19에 있어서의 선 H1-H2에서의 수평 방향의 단면도가 도 18에 나타내는 평면도에 대응하고, 도 19에 있어서의 선 I1-I2에서의 수평 방향의 단면도를 도 20에 나타낸다.
도 20에서는, 제 1 웰 영역(41) 상에 마련되는 필드 산화막(30)을 경사진 상방으로 어긋나게 한 상태를 나타내고 있고, 도 20에 나타내는 바와 같이, 제 1 웰 영역(41)은 필드 산화막(30)의 형성 영역으로부터 나와, MOS FET 셀의 형성 영역에 근접하도록 형성되어 있다.
그리고, 제 1 웰 영역(41)의 표면 내에는, MOS FET 셀의 형성 영역을 둘러싸도록 복수의 P형 콘택트 영역(47)이 형성되고, MOS FET 셀의 형성 영역의 표면 내에는 복수의 제 2 웰 영역(42)이 매트릭스 형상으로 형성되어 있다. 그리고, 각 제 2 웰 영역(42)의 중앙부에는 P형 콘택트 영역(46)이 형성되어 있다.
또한, 도 18에서, 선 G1-G2는, 도 2의 MOS FET의 셀 영역을 포함하는 영역에서 게이트 패드(11)를 포함하는 영역에 걸쳐서 연장하는 절단선을 나타내고 있고, 제 1 웰 영역(41)의 코너부(도 20)를 지나는 라인으로서 나타내고 있다.
도 21은 도 18의 선 G1-G2에 따른 종단면도를 나타내고 있다. 한편, 도 7 및 도 8에 나타낸 전력용 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 부여하고, 중복하는 설명은 생략한다.
도 21에 나타내는 바와 같이, 제 1 영역(R1)으로부터 제 2 영역(R2)에 걸쳐서 제 1 웰 영역(41)이 연장하고 있고, 그 위에 게이트 절연막(70)의 단부와 필드 산화막(30)의 단부의 경계면이 존재하고 있다.
다음으로, 도 19에 나타낸 선 F1-F2에 따른 종단면도와의 차이에 대하여 설명한다. 도 19에서, 필드 산화막(30)과 게이트 절연막(70)의 접합부는, 게이트 전극(50)과 제 1 웰 영역(41) 사이에 존재하지만, 도 21에서는, 필드 산화막(30)과 게이트 절연막(70)의 접합부의 상부에는 게이트 전극(50)은 존재하지 않는다.
여기서, 제 1 웰 영역(41) 상의 필드 산화막(30)과 게이트 절연막(70)의 경계면에서 제 1 영역(R1)을 본 경우의 입체각은, 경계면의 직선부에서 본 경우는 π로 되지만, 경계면의 코너부에서 본 경우의 입체각은 π보다 커진다.
MOS FET 셀이 온(ON) 상태로부터 오프(OFF) 상태로 스위칭하도록 전압을 인가한 경우에 있어서, 제 1 웰 영역(41)에 흘러들어오고, 그 후 소스 콘택트 홀(61)에 흘러들어오는 변위 전류는, 상기 경계면에서 본 입체각이 커짐에 따라서 증가한다.
이 때문에, 제 1 웰 영역(41)의 전압 상승은, 직선부에 대하여 코너부에서 커진다. 그러나, 본 실시의 형태에 따른 전력용 반도체 장치(500)에 있어서는, 도 21에 나타낸 바와 같이, 필드 산화막(30)과 게이트 절연막(70)의 경계면의 코너부분에서는, 상부에는 게이트 전극(50)은 존재하지 않기 때문에, 제 1 웰 영역(41)의 전압 상승이 크더라도, 게이트 절연막(70)의 절연 파괴가 생길 가능성은 낮다.
한편, 필드 산화막(30)과 게이트 절연막(70)의 경계면의 직선 부분에서는, 도 19에 나타낸 바와 같이, 상부에 게이트 전극(50)이 존재하지만, 제 1 웰 영역(41)의 전압 상승이 작기 때문에 게이트 절연막(70)의 절연 파괴가 생길 가능성은 낮다.
이와 같이, 본 실시의 형태의 전력용 반도체 장치(500)에 있어서는, 제 1 웰 영역(41)도 제 2 웰 영역(42)도 설치 패턴은 단순한 것이지만, 필드 산화막(30)과 게이트 절연막(70)의 경계면의 코너 부분의 상부에는 게이트 전극(50)을 마련하지 않도록 함으로써, 상기 코너부에서 게이트 절연막(70)에 고전압이 가해지지 않고, 게이트 절연막(70)의 절연 파괴가 생길 가능성이 저하되어 내압 향상 효과가 얻어진다.
따라서, 고속 구동한 경우에 있어서도, 게이트 절연막에 큰 강도의 전계가 인가되는 것이 방지되고, 게이트 절연막의 절연 파괴를 억제할 수 있어, 보다 고속의 스위칭 동작을 실현할 수 있다.
이상, 본 발명의 실시의 형태를 구체적으로 개시하고 기술했지만, 이상의 기술은 본 발명의 적용가능한 국면을 예시한 것이고, 본 발명은 이것에 한정되는 것은 아니다. 즉, 기술한 국면에 대한 다양한 수정이나 변형예를, 본 발명의 범위로부터 일탈하지 않는 범위 내에서 고려하는 것이 가능하다.
예컨대, 실시의 형태 1 ~ 5에 있어서는, 반도체 기판 재료로서 SiC(탄화 규소)를 이용한 MOS FET를 갖는 반도체 소자를 개시하고 있다. 그러나, 본 발명의 효과는 기판 재료에 의존하지 않기 때문에, 예컨대 Si 내지 GaN 등을 MOS FET의 기판 재료로서 이용한 반도체 소자에 있어서도, 같은 효과를 기대할 수 있다.
또한, 실시의 형태 1 ~ 5에 있어서는, 반도체 소자가 종형의 MOS FET인 경우를 개시하고 있지만, 예컨대 도 7에 나타내는 N+ 드레인층(102)과 드레인 전극(13) 사이에 P+ 컬렉터층을 마련하는 것으로 IGBT의 셀 영역을 갖는 구성으로 하여도, 기술한 본 발명의 효과가 얻어진다.
따라서, 본 발명의 효력이 미치는 사정 범위는, MOS FET 또는 IGBT 등의 MOS 구조를 갖는 스위칭 소자로서의 반도체 장치로 있다고 말할 수 있다. 한편, 반도체 장치가 종형 MOS FET의 경우에는, 드레인 전극 및 소스 전극이 각각 제 1 전극 및 제 2 전극에 상당하고, 반도체 장치가 IGBT의 경우에는, 컬렉터 전극 및 이미터 전극이 각각 제 1 전극 및 제 2 전극에 상당한다.
또한, 본 발명에 있어서는, 실시의 형태 1 등으로 기재한 MOS 구조를 갖는 반도체 소자를 협의의 의미로 「반도체 장치」라고 정의하는 한편, 예컨대, 상기 반도체 소자에 대하여 역병렬로 접속되는 프리휠 다이오드 및 상기 반도체 소자의 게이트 전압을 생성·인가하는 제어 회로 등과 같이 리드 프레임에 탑재하여 밀봉한 인버터 모듈 등의 파워 모듈도, 광의의 의미로 「반도체 장치」라고 정의한다.
(산업상의 이용가능성)
본 발명은, 예컨대 인버터와 같은 전력 변환기에 적용하기 적합하다.
10 : 소스 전극 11 : 게이트 패드
12 : 게이트 핑거 전극 13 : 드레인 전극
20 : 반도체 기판 30 : 필드 산화 영역
31 : 필드 산화막 41 : 제 1 웰 영역
42 : 제 2 웰 영역 46, 47 : P형 콘택트 영역
50 : 게이트 전극 60 : 웰 콘택트 홀
61 : 소스 콘택트 홀 62 : 게이트 콘택트 홀
70 : 게이트 절연막 71 : 층간 절연막
80 : 소스 영역 100 ~ 500 : 전력용 반도체 장치
101 : N- 드레인층 102 : N+ 드레인층

Claims (4)

  1. 서로 대향하는 제 1 주면(主面) 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판(20)과,
    상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층(表層)의 일부에 마련된 제 2 도전형의 제 1 웰 영역(41)과,
    상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층의 일부에 마련된, 상기 제 1 웰 영역보다 상면에서 본 면적이 작은 제 2 도전형의 제 2 웰 영역(42)과,
    상기 제 2 웰 영역의 표면상에 마련된 게이트 절연막(70)과,
    상기 제 1 웰 영역의 표면상의 일부에 마련된, 상기 게이트 절연막보다 막 두께가 큰 필드 산화막(30)과,
    상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 전극(10)과,
    상기 게이트 절연막과 상기 필드 산화막의 위에 접하여 연속하여 형성된 게이트 전극(50)과,
    상기 제 1 웰 영역의 상방에 마련되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드(11)와,
    상기 반도체 기판의 제 2 주면에 마련된 드레인 전극(13)
    을 구비하되,
    상기 필드 산화막에 접하여 상기 필드 산화막의 상면에 마련된 상기 게이트 전극이 상기 필드 산화막으로부터 튀어 나오는 개소의 상기 게이트 절연막과 상기 필드 산화막의 접합부 근방에서는 상기 필드 산화막의 외주의 내측에 상기 제 1 웰 영역의 외주 경계가 마련되어 있는
    것을 특징으로 하는 전력용 반도체 장치.
  2. 서로 대향하는 제 1 주면 및 제 2 주면을 갖는 제 1 도전형의 반도체 기판(20)과,
    상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층의 일부에 마련된 제 2 도전형의 제 1 웰 영역(41)과,
    상기 제 1 도전형의 반도체 기판의 제 1 주면의 표층의 일부에 마련된, 상기 제 1 웰 영역보다 상면에서 본 면적이 작은 제 2 도전형의 제 2 웰 영역(42)과,
    상기 제 2 웰 영역의 표면상에 마련된 게이트 절연막(70)과,
    상기 제 1 웰 영역의 표면상의 일부에 마련된, 상기 게이트 절연막보다 막 두께가 큰 필드 산화막(30)과,
    상기 제 1 웰 영역과 상기 제 2 웰 영역을 전기적으로 접속하는 소스 전극(10)과,
    상기 게이트 절연막과 상기 필드 산화막의 위에 접하여 연속하여 형성된 게이트 전극(50)과,
    상기 제 1 웰 영역의 상방에 마련되고, 상기 게이트 전극과 전기적으로 접속된 게이트 패드(11)와,
    상기 반도체 기판의 제 2 주면에 마련된 드레인 전극(13)
    을 구비하되,
    상기 필드 산화막에 접하여 상기 필드 산화막의 상면에 마련된 상기 게이트 전극이 상기 필드 산화막으로부터 튀어 나오는 개소의 상기 게이트 절연막과 상기 필드 산화막의 접합부 바로 아래에까지 상기 제 1 웰 영역이 마련되어 있는
    것을 특징으로 하는 전력용 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 웰 영역이 상기 필드 산화막의 외주의 외측에 있는 개소에서, 상기 제 1 웰 영역과 상기 소스 전극을 전기적으로 접속하기 위한 콘택트 홀(60)이 마련되어 있는 것을 특징으로 하는 전력용 반도체 장치.
  4. 제 3 항에 있어서,
    상기 필드 산화막과 상기 게이트 절연막의 경계의 외주에서, 상면에서 본 상기 게이트 절연막이 형성되어 있는 영역이 180도 미만의 코너부에서는, 상기 필드 산화막이 형성되어 있는 영역의 내측에 게이트 전극이 형성되어 있는 것을 특징으로 하는 전력용 반도체 장치.
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