JP2015216400A - 電力用半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板の第1主面上に設けられたゲート絶縁膜とゲート絶縁膜と接して半導体基板の第1主面側に形成されゲート絶縁膜より膜厚の大きなフィールド酸化膜と半導体基板の第1主面の表層において少なくともフィールド酸化膜の形成領域の一部に設けられる第2導電型の第1ウェル領域と半導体基板の第1主面側に設けられ第1ウェル領域と電気的に接続するソース電極とゲート絶縁膜に接してゲート絶縁膜上とフィールド酸化膜に接してフィールド酸化膜上とに設けられたゲート電極とゲート電極と電気的に接続されソース電極の周囲に形成されたゲートフィンガー電極とゲートフィンガー電極に接続されたゲートパッドとを備え、第1の断面において第1ウェル領域とゲート電極とがフィールド酸化膜とゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる電力用半導体装置とする。
【選択図】図11
Description
ウエルおよびPベースからドレイン側のN型半導体層内に順方向バイアス時に注入された
ホールを吸収する。このため、特許文献1の上記の構造は、同文献の図3に示される寄生
トランジスタが、MOSFETが順方向バイアスから逆方向バイアスに切り替わる際に、
オンするのを防止することができる。
ETのPウエルであるPベースが、バックゲートを介して、ソース電極に電気的に接続さ
れている。
グした場合には、MOSFETセルのドレイン電圧、すなわち、ドレイン電極の電圧が急
激に上昇し、略0Vから数百Vに変化する。そうすると、PウエルとN-ドレイン層との
間に存在する寄生容量を介して、変位電流がPウエル内に流れ込む。この変位電流は、以
下に説明するように、ソース電極に流れ、MOSFETセルのPウエルであってもダイオ
ードセルのPウエルであってもゲートパッド下のPウエルであっても、同様である。
面積に対して、ゲートパッド下のPウエルの面積が非常に大きいことである。
プレートとは電気的に接続されているので、例えば図2の(C)部に示される断面におい
ては、ゲートパッド下のPウエルに内に流れ込んだ変位電流は、ゲートパッド下のPウエ
ル内をMOSFETセル方向からフィールドプレートに接続されているコンタクトホール
に向けて流れて、フィールドプレートを介してソース電極に流入する。
びコンタクトホールに抵抗が存在するために、面積が大きなPウエルに変位電流が流れる
と、Pウエル内に無視し得ない値の電位降下が発生する。その結果、Pウエルのフィール
ドプレートを介してソース電極と電気的に接続されている箇所(コンタクトホール)から
の水平方向の距離が大きな箇所では、比較的大きな電位を有することとなる。なお、この
電位は、上記ドレイン電圧Vの時間tに対する変動dV/dtが大きくなる程、大きくな
る。
でコンタクトホールから離れた箇所に、ゲート絶縁膜を介してゲート電極が設けられてい
ると、MOSFETセルがON状態からOFF状態へスイッチングした直後で0Vに近い
電圧のゲート電極と、コンタクトホールから離れた箇所ゲートパッド下のPウエルとの間
のゲート絶縁膜の大きな電界がかかり、ゲート絶縁膜が絶縁破壊する場合があった。
消費電力のスイッチング素子として期待されている。このようなSiCデバイス、例えば
、MOSFETないしはIGBT(insulated gate bipolar transistor)をインバータ
のスイッチング素子として適用することにより、インバータの損失低減化を図ることが期
待される。
駆動化(ドレイン電圧Vの時間tに対する変動dV/dtをより一層速くする)が必要と
される。ところが、SiCを基板材料として用いるスイッチング素子においては、従来広
く用いられているシリコンを基板材料とするスイッチング素子と比較してSiC材料のバ
ンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きく
なる傾向があって、その寄生抵抗の大きさが、Pウエルに発生する電位を大きくする場合
があった。
されたものであり、その主目的は、MOS構造を備えたスイッチング素子を有する半導体
装置において、スイッチング時(ターンオフ時)におけるゲート電極とソース電極間の絶
縁破壊の発生を抑制可能とする点にある。
膜に大きな強度の電界が印加されることを抑制しゲート絶縁膜が絶縁破壊することを抑制
することができ、もって、より高速のスイッチング動作を実現することができる。
電型」として一般的に定義するが、その逆の定義でも構わない。
図1は、本実施の形態に係る電力用半導体装置100の上面構成を模式的に示す平面図
である。なお、図1は、後述する実施の形態2においても援用される。
電圧が印加されるゲートパッド11が形成されている。また、MOSFETセルの集合体
領域であるセル領域内に、各MOSFETセルに接続されるソース電極10が形成されて
いる。
トパッド11と構造的に繋がった状態で、電力用半導体装置100の外周部に沿って形成
されている。つまり、ゲートフィンガー電極12は、後述する層間絶縁膜71(図7参照
)の周縁部上に沿って一周するように配設されている。各MOSFETセルのゲート電極
(図示せず)には、ゲートパッド11に印加されるゲート電圧が、ゲートパッド11およ
びゲートフィンガー電極12を通じて供給される。本実施の形態では、一例として、各ゲ
ート電極はポリシリコンで形成されているものとする。
位置が離れると、ゲートパッド11の電位とMOSFETのセルのゲート電極の電位との
間に時間的なずれが発生する。この時間的なずれは、ポリシリコン層の抵抗と、ソース電
極10およびゲート取り出し配線層で決まる寄生容量との時定数で決定される。本実施の
形態では、電力用半導体装置100の外周部に沿って低抵抗の材料(例えばアルミニウム
:Al)で構成される金属膜であるゲートフィンガー電極12を形成することで、MOS
FETの各セルのゲート電極に電位を供給し易くし、スイッチングの高速化を図っている
。
が形成されている場合が多いが、それらの電極の形成の有無は、後述する電力用半導体装
置100の効果に何らの影響を及ぼすものでは無いので説明および図示は省略する。
によっては多種多様のケースが有り得るが、それらも、上記の電流センサー用の電極等と
同ように、後述する電力用半導体装置100の効果に何らの影響を及ぼすものでは無い。
ゲートフィンガー電極12が張り出しているゲートパッド11の周縁部と、その近傍領域
とを拡大化して示す平面図であり、ゲートパッド11の一部、ゲートフィンガー電極12
の一部、およびソース電極10の一部分が示されている。
層部分に位置するフィールド酸化領域を示す平面図である。図3において、フィールド酸
化領域においては、金属膜であるゲートパッド11およびゲートフィンガー電極12の下
方のSiC半導体層に接するようにフィールド酸化膜30が形成されている。
ー電極12を省略するとともに、ソース電極10、ゲートパッド11およびゲートフィン
ガー電極12の下層のフィールド酸化膜30を斜め上方にずらした状態を示している。
1の表面内にはP型の第1ウエル領域41が形成され、MOSFETの各セルに対応する
ようにSiC半導体層101の表面内には複数の第2ウエル領域42が形成されている。
するようにはみ出ており、フィールド酸化膜30の形成領域に近接する第2ウエル領域4
2の一部は、第1ウエル領域41の突出部に挟まれるように延在しており、フィールド酸
化膜30の近傍では第1ウエル領域41の突出部と、第2ウエル領域42とが交互に設け
られている。
れた図示されないゲート絶縁膜および層間絶縁膜を貫通して、それぞれ第1ウエル領域4
1および第2ウエル領域42に達するウエルコンタクトホール60およびソースコンタク
トホール61を示す平面図である。
表面内に設けた後に詳述するP型コンタクト領域に接するように形成され、ソースコンタ
クトホール61は、第2ウエル領域42の表面内に設けた後に詳述するP型コンタクト領
域およびその周囲に設けたN型のソース領域に接するように形成されている。
部に設けられたソース電極10に共通に接続されることで、ソースコンタクトホール61
およびウエルコンタクトホール60が接触するSiC領域は、ほぼ同電位にできる。
れるゲート電極50を示す平面図である。図6において、ゲート電極50は、ゲートパッ
ド11(図2)およびゲートフィンガー電極12(図2)の下部となる領域においては、
フィールド酸化膜30の形成領域内に収まるように設けられ、ソース電極10の下部のM
OSFETセルの形成領域においては、各ソースコンタクトホール61の外周を囲むよう
に設けられている。また、ゲートパッド11(図2)およびゲートフィンガー電極12(
図2)の下部のゲート電極50とソース電極10の下部のゲート電極50とは、ウエルコ
ンタクトホール60が設けられていない領域を介して、互いに接続された構成となってい
る。
ト電極50とゲートパッド11およびゲートフィンガー電極12とは後述の層間絶縁膜に
設けられたゲートコンタクトホールを介して電気的に接続されている。
おり、線B1−B2は、ウエルコンタクトホール60を含まない切断線を示しており、何
れも、ゲートパッド11(図2)およびゲートフィンガー電極12(図2)の下部のゲー
ト電極50とソース電極10の下部のゲート電極50とを含んだ断面図を示す。
B2に沿った縦断面図を示している。図7および図8に示されるように、電力用半導体装
置100は、いわゆる縦型MOSFETおよびこれに並列接続されたダイオードを含んだ
構成となっている。
板20上に形成され、半導体基板20は、N+ドレイン層102、および、その上部に形
成されたエピタキシャル層であるN-ドレイン層101で構成されている。また、半導体
基板20の裏面である第2主面上には、第1電極たるドレイン電極13が配設されている
。
て、P型の不純物がドープされて構成される第1ウエル領域41および第2ウエル領域4
2が設けられている。ここで、第1ウエル領域41および第2ウエル領域42の底面は、
上記第1主面より見て、N-ドレイン層101の底面よりも浅い位置にある。
点について言及する。
ガー電極12の直下領域およびその近傍領域に配設されている。ここで、フィールド酸化
膜30が配設されている領域を第1領域R1と呼称する。第1領域R1は、基本的にMO
SFETのセルを含まない領域である。
えば約1μmである。
おいては、図7に示すように、第2ウエル領域42およびN-ドレイン層101の一部表
面上には、例えば厚さが約50nmのゲート絶縁膜70が配設されている。ここで、フィ
ールド酸化膜30とゲート絶縁膜70とは、主としてSiO2で構成されている。
のみ、例えばポリシリコンのゲート電極50が設けられている。なお、ゲート電極50は
フィールド酸化膜30の形成領域に収まるように設けられている。
れており、この層間絶縁膜71を貫通するようにゲートコンタクトホール62が設けられ
、ゲートコンタクトホール62を介してゲート電極50とゲートパッド11およびゲート
フィンガー電極12(図2)とが電気的に接続される。
れた第2ウエル領域42の表面と、N-ドレイン層101の表面にはゲート絶縁膜70が
形成されており、層間絶縁膜71およびゲート絶縁膜70を貫通して第1ウエル領域41
に接するように設けられたウエルコンタクトホール60は、第1ウエル領域41の表層部
に設けられた高濃度のP型不純物を有するP型コンタクト領域47にも接するように構成
されている。
側に高濃度のN型不純物(N+)を有するソース領域80が設けられ、また、そのソース
領域80の中央部には、ソース領域80を貫通するようにP型不純物を有するP型コンタ
クト領域46が設けられおり、平面視的にはP型コンタクト領域46をソース領域80が
囲む構成となっている。
0および層間絶縁膜71を貫通してソース領域80およびP型コンタクト領域46に接す
るソースコンタクトホール61が設けられている。
電極50が形成され、このゲート電極50の上面および端面を被覆するように、層間絶縁
膜71が配設されている。
接続するように、ソースコンタクトホール61およびウエルコンタクトホール60は、そ
れらの上部に設けられたソース電極10に共通に接続されている。
するが、図8に関する構造の多くは、図7に関する構造と同様の構造を有しているので、
以下では、図7、図8の相違点について特記する。
ス電極10とを電気的に接続するウエルコンタクトホール60が存在しない点である。
ト電極50が、第1領域R1側からセル領域に該当する第2領域R2側へと延在し、第2
領域R2内の各MOSFETセルのゲート電極50と一体となっている点である。
には、P型のウエル領域(第1ウエル領域41や第2ウエル領域42のような領域)存在
しておらず、N-ドレイン層101が存在するという第3の相違点(3)が得られる。
ル領域41と第2ウエル領域42とが平面方向に対向しており、その間の間隔は距離d(
≠0)である。そして、挟まれたN-ドレイン層101の直上に、ゲート絶縁膜70の端
部とフィールド酸化膜30の端部との境界面が存在している。
れることになり、ゲート絶縁膜70の絶縁破壊を招く可能性がある。このため、距離dは
、セル領域のMOSFETの第2ウエル領域42間の間隔程度に設定される。
て記載する。
0は、c軸方向に対して8°以下に傾斜されていても良いし、あるいは、傾斜していなく
ても良く、どの様な面方位を有していても、本実施の形態の効果に影響を及ぼさない。
度は1×1013cm-3〜1×1017cm-3の範囲内であり、厚み5μm〜200μm)で
構成されるN-ドレイン層101を有する。
利用して不純物のイオン注入を行い、P型の第1ウエル領域41、P型の第2ウエル領域
42、および、N+ソース領域80を形成する。
P型の場合にはアルミニウムまたは硼素が好適である。
結晶成長層であるN-ドレイン層101の底面を超えないように設定し、例えば0.3μ
m〜2.0μmの範囲内の値とする。また、第1ウエル領域41および第2ウエル領域4
2の各々の不純物濃度は、エピタキシャル結晶成長層であるN-ドレイン層101の不純
物濃度を超えており、且つ、1×1016cm-3〜1×1019cm-3の範囲内に設定される
。
を超えないように設定され、その不純物濃度の値は、第2ウエル領域42の不純物濃度の
値を超えており、且つ、その値は1×1018cm-3〜1×1021cm-3の範囲内の値に設
定されている。
良好な金属接触を実現するために、第1ウエル領域41および第2ウエル領域42の各々
の不純物濃度よりも濃い不純物濃度値を有するP型コンタクト領域46、47を、イオン
注入により、それぞれ第1ウエル領域41および第2ウエル領域42内に形成する。なお
、当該イオン注入は、200℃以上の基板温度で実行される。
00℃〜2200℃の範囲内の温度でもって0.5分〜60分の範囲内の時間で熱処理を
行うことで、注入された不純物を電気的に活性化する。
層を除去して清浄な面を得た後に、セル領域のみを開口してそれ以外の領域をシリコン酸
化膜で覆うフィールド酸化膜30のパターニングを行う。その後、例えば熱酸化法または
堆積法によって、ゲート絶縁膜70を形成する。
ーニングする。
チングによって、ウエルコンタクトホール60、ソースコンタクトホール61およびゲー
トコンタクトホール62を開口する。これらの開口部は、その後のソース電極10の形成
過程で、導電体で充填される。
ターニング処理を行うことで、ゲートパッド11、ゲートフィンガー電極12およびソー
ス電極10を形成する。さらに、半導体基板20の裏面上に金属膜を形成してドレイン電
極13を形成することにより、図7等で示される縦型MOSFETが完成される。
は、複数のMOSFETセルとダイオードが電気的に並列に接続されたもので、MOSF
ETのソース電極10はダイオードのp電極(アノード)と接続されており、MOSFE
Tのドレイン電極13はダイオードのn電極(カソード)と一体になっている。
ィンガー電極12に印加する電圧をMOSFETセルがON状態からOFF状態へスイッ
チングするように印加した場合、MOSFETセルのドレイン電圧、すなわち、ドレイン
電極の電圧が急激に上昇し、略0Vから数百Vに変化する。そうすると、N-ドレイン層
101と、P型の第1ウエル領域41および第2ウエル領域42との間に存在する寄生容
量を介して、変位電流が第1ウエル領域41および第2ウエル領域42に流れ込む。
な変位電流が流れても第2ウエル領域42の電位上昇は小さなものに留まる。一方、第1
ウエル領域41は面積が大きいので、外部に接続するダイオードのpコンタクト(ウエル
コンタクトホール60)からの距離が遠い箇所で発生した変位電流がウエルコンタクトホ
ール60に流れ込むまでに、第1ウエル領域41の寄生抵抗と変位電流により大きな電位
が発生するが、第1ウエル領域41とゲート絶縁膜70を介して対向する位置からゲート
電極50を取り除いているため、ゲート絶縁膜70の絶縁破壊が生じる可能性が低下する
。
される部分においては、図7に示されるように、フィールド酸化膜30の端部の上部にゲ
ート電極50が存在しないために、ゲート絶縁膜70の端部に高電界が発生することは無
く、ゲート絶縁膜70の端部の絶縁不良が引き起こされることは無い。
ルド酸化膜30の端部を越えてゲート電極50が存在するものの、ゲート絶縁膜70の端
部とフィールド酸化膜30の端部との接合部の境界面の直下のN-ドレイン層101内に
はP型の第1ウエル領域41も第2ウエル領域42も存在しない。すなわち、上記接合部
の近傍ではフィールド酸化膜30の外周の内側に第1ウエル領域41の外周境界が設けら
れている。従って、ゲート絶縁膜70の端部に高電界が発生することは無く、ゲート絶縁
膜70の端部の絶縁不良が引き起こされることは無い。故に、図6の線A1−A2に関す
る断面構成(図7)において、ゲート絶縁膜70の端部を介在したゲート電極50とソー
ス電極10間のリーク電流の発生が格段に防止される。
0の構造によるものであり、その構造を形成するための製造方法により効果に影響が出る
ことはない。従って、本実施の形態で一例として記載した製造方法以外の製造方法を用い
て本装置を作製したとしても、既述した効果に影響を与えるものではない。また、構成す
る材料が効果の度合いに影響することも無い。
本発明に係る実施の形態2は実施の形態1の変形例に相当しており、その特徴点は、図
4におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態
に係る電力用半導体装置200の特徴点を記載する。
ー電極12を省略するとともに、ゲートパッド11およびゲートフィンガー電極12の下
層のフィールド酸化膜30を斜め上方にずらした状態を示している。
1の表面内にはP型の第1ウエル領域41が形成され、MOSFETの各セルに対応する
ようにSiC半導体層101の表面内には複数の第2ウエル領域42が形成されている。
するようにはみ出ており、フィールド酸化膜30の形成領域に近接する第2ウエル領域4
2の一部は、第1ウエル領域41の突出部に挟まれるように延在しており、フィールド酸
化膜30の近傍では第1ウエル領域41の突出部と、第2ウエル領域42とが交互に設け
られている。さらに、第1ウエル領域41のコーナー部、すなわちゲートパッド11とゲ
ートフィンガー電極12とが交わる部分(図1の領域BC1参照)においては、フィール
ド酸化膜30に近接するように第2ウエル領域42が形成され、当該第2ウエル領域42
は、その一部が隣接する第2ウエル領域42に接続される形状を採り、隣接する第2ウエ
ル領域42と電気的にも接続された構成となっている。
られるゲート電極50を示す平面図である。図10において、ゲート電極50は、ゲート
パッド11(図2)およびゲートフィンガー電極12(図2)の下部となる領域において
は、フィールド酸化膜30の形成領域内に収まるように設けられ、ソース電極10の下部
のMOSFETセルの形成領域においては、各ソースコンタクトホール61の外周を囲む
ように設けられている。また、ゲートパッド11(図2)およびゲートフィンガー電極1
2(図2)の下部のゲート電極50とソース電極10の下部のゲート電極50とは、ウエ
ルコンタクトホール60が設けられていない領域を介して、互いに接続された構成となっ
ている。
らゲートパッド11を含む領域にかけて延在する切断線を示しており、第1ウエル領域4
1のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有す
るように構成した場合、部分的には180度に近い角度を有する場合もあるので、180
度未満の角度を有するコーナー部と呼称する。
傍のゲート絶縁膜が設けられた領域にはフィールド酸化膜30の下部にまで第2ウエル領
域42が延在している。なお、当該第2ウエル領域42とフィールド酸化膜30下部の第
1ウエル領域41との間は、N-ドレイン層101によって隔てられている。
8に示した電力用半導体装置100と同一の構成については同一の符号を付し、重複する
説明は省略する。
近接しており、第1ウエル領域41はフィールド酸化膜30の形成領域内に収まっており
、また、ゲート電極50もフィールド酸化膜30の形成領域内に収まっている。このため
、第1ウエル領域41の上部にゲート絶縁膜70だけを介してゲート電極50が対向して
配置される構成とはなっておらず、ゲート絶縁膜70の絶縁破壊を防ぐことができる。
ON状態からOFF状態へスイッチングするように電圧を印加した場合に電位が上昇する
第1ウエル領域41と、ON状態からOFF状態へスイッチングしたときに電位がほぼ0
Vになるゲート電極50とが、ゲート絶縁膜70だけを介して対向する構成とはなってい
ないので、ゲート絶縁膜70の絶縁破壊が生じる可能性が低下する。
間の距離dの値が大き過ぎるとドレイン電圧が直接にゲート絶縁膜70に印加されるが、
第1ウエル領域41のコーナー部近傍の領域では、第1ウエル領域41に近接するように
第2ウエル領域42が設けられているので、ゲート絶縁膜70の絶縁破壊を防ぐ効果が期
待される。
、ゲート絶縁膜に大きな強度の電界が印加されることが防止され、ゲート絶縁膜の絶縁破
壊を抑制することができ、より高速のスイッチング動作を実現することができる。
本発明に係る実施の形態3は実施の形態1の変形例に相当しており、その特徴点は、図
4におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態
に係る電力用半導体装置300の特徴点を記載する。
よびゲートフィンガー電極12を省略するとともに、ゲートパッド11およびゲートフィ
ンガー電極12の下層のフィールド酸化膜30を斜め上方にずらした状態を示している。
01の表面内にはP型の第1ウエル領域41が形成され、MOSFETの各セルに対応す
るようにSiC半導体層101の表面内には複数の第2ウエル領域42が形成されている
。
出するようにはみ出ており、フィールド酸化膜30の形成領域に近接する第2ウエル領域
42の一部は、第1ウエル領域41の突出部に挟まれるように延在しており、フィールド
酸化膜30の近傍では第1ウエル領域41の突出部と、第2ウエル領域42とが交互に設
けられている。さらに、ゲートパッド11とゲートフィンガー電極12とが交わる部分(
図1の領域BC1参照)においては、第1ウエル領域41がMOSFETのセル領域側に
向けて突出し、図9に見られたようなコーナー部が存在しない構成となっている。
けられるゲート電極50を示す平面図である。図13において、ゲート電極50は、ゲー
トパッド11(図2)およびゲートフィンガー電極12(図2)の下部となる領域におい
ては、フィールド酸化膜30の形成領域内に収まるように設けられ、ソース電極10の下
部のMOSFETセルの形成領域においては、各ソースコンタクトホール61の外周を囲
むように設けられている。また、ゲートパッド11(図2)およびゲートフィンガー電極
12(図2)の下部のゲート電極50とソース電極10の下部のゲート電極50とは、ウ
エルコンタクトホール60が設けられていない領域を介して、互いに接続された構成とな
っている。
らゲートパッド11を含む領域にかけて延在する切断線を示している。
8に示した電力用半導体装置100と同一の構成については同一の符号を付し、重複する
説明は省略する。
ら突出して第2ウエル領域42に近接しているが、ゲート電極50はフィールド酸化膜3
0の形成領域内に収まっている。このため、第1ウエル領域41の上部にゲート絶縁膜7
0だけを介してゲート電極50が対向して配置される構成とはなっていない。
0の形成領域から第1ウエル領域41が突出して第2ウエル領域42に近接するが、第1
ウエル領域41の突出部の上方にはゲート電極50が形成されていないので、コーナー部
においてゲート絶縁膜70に高電圧が加わらず、ゲート絶縁膜70の絶縁破壊が生じる可
能性が低下する。
本発明に係る実施の形態4は実施の形態1の変形例に相当しており、その特徴点は、第
2ウエル領域42の配設パターンをより単純な構成とした場合でも、第1ウエル領域41
のコーナー部にゲート電極50を設けなければ、ゲート絶縁膜70の絶縁破壊の可能性を
低減できるという点にある。
る。
ガー電極12を省略するとともに、ゲートパッド11およびゲートフィンガー電極12の
下層のフィールド酸化膜30を斜め上方にずらした状態を示している。
iC半導体層101の表面内にはP型の第1ウエル領域41が形成され、MOSFETの
各セルに対応するようにSiC半導体層101の表面内には複数の第2ウエル領域42が
形成されている。
出するようにはみ出ており、それらの突出部の配列間には、第2ウエル領域42などは存
在しておらず、第2ウエル領域42は、第1ウエル領域41の突出部の配列に囲まれた領
域に設けられている。
ー電極12とが交わる部分(図1の領域BC1参照)においては、第1ウエル領域41の
突出部も第2ウエル領域42も設けられていない。
けられるゲート電極50を示す平面図である。図16において、ゲート電極50は、ゲー
トパッド11(図2)およびゲートフィンガー電極12(図2)の下部となる領域におい
ては、フィールド酸化膜30の形成領域内に収まるように設けられ、ソース電極10の下
部のMOSFETセルの形成領域においては、各ソースコンタクトホール61の外周を囲
むように設けられている。また、ゲートパッド11(図2)およびゲートフィンガー電極
12(図2)の下部のゲート電極50とソース電極10の下部のゲート電極50とは、ウ
エルコンタクトホール60が設けられていない領域を介して、互いに接続された構成とな
っている。
らゲートパッド11を含む領域にかけて延在する切断線を示しており、第1ウエル領域4
1のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有す
るように構成した場合、部分的には180度に近い角度を有する場合もあるので、180
度未満の角度を有するコーナー部と呼称する。
れておらず、ゲート電極50も設けられていない。
8に示した電力用半導体装置100と同一の構成については同一の符号を付し、重複する
説明は省略する。
0の形成領域内に収まっているので、第1ウエル領域41の上部にゲート絶縁膜70だけ
を介してゲート電極50が対向して配置される構成とはなっていない。
の配設パターンは単純なものであり、第1ウエル領域41のコーナー部において、第1ウ
エル領域41も第2ウエル領域42も設けられていないが、当該コーナー部にゲート電極
50を設けないことにより、コーナー部においてゲート絶縁膜70に高電圧が加わらず、
ゲート絶縁膜70の絶縁破壊が生じる可能性が低下し耐圧向上効果が得られる。
図18は、実施の形態5の電力用半導体装置500のゲート電極50の平面パターンを
示す平面図であり、ウエルコンタクトホール60およびソースコンタクトホール61の配
列パターンは、図16に示した、電力用半導体装置400のそれと同様である。なお、上
層のゲートパッド11およびゲートフィンガー電極12等は省略している。
けるゲート電極50の開口部OPが広く、ゲート絶縁膜70とフィールド酸化膜30との
接合部が現れていることと、開口部OPおよび各ソースコンタクトホール61、ウエルコ
ンタクトホール60の外周の開口部以外は全面的にゲート電極50で覆われていることで
ある。
図8に示した電力用半導体装置100と同一の構成については同一の符号を付し、重複す
る説明は省略する。
力用半導体装置200と異なる点は、フィールド酸化膜30上からゲート酸化膜70上に
かけて、ゲート電極50が設けられ、かつ、ゲート絶縁膜70の端部とフィールド酸化膜
30の端部との境界面の下部にも第1ウエル領域41が存在している点である。
し、図19における線I1−I2での水平方向の断面図を図20に示す。
方にずらした状態を示しており、図20に示されるように、第1ウエル領域41はフィー
ルド酸化膜30の形成領域からはみ出して、MOSFETセルの形成領域に近接するよう
に形成されている。
複数のP型コンタクト領域47が形成され、MOSFETセルの形成領域の表面内には複
数の第2ウエル領域42がマトリックス状に形成されている。そして、各第2ウエル領域
42の中央部にはP型コンタクト領域46が形成されている。
らゲートパッド11を含む領域にかけて延在する切断線を示しており、第1ウエル領域4
1のコーナー部(図20)を通るラインとして示されている。
8に示した電力用半導体装置100と同一の構成については同一の符号を付し、重複する
説明は省略する。
が延在しており、その上にゲート絶縁膜70の端部とフィールド酸化膜30の端部との境
界面が存在している。
9において、フィールド酸化膜30とゲート絶縁膜70との接合部は、ゲート電極50と
第1ウエル領域41との間に存在するが、図21においては、フィールド酸化膜30とゲ
ート絶縁膜70との接合部の上部にはゲート電極50は存在しない。
から第1領域R1を見た場合の立体角は、境界面の直線部から見た場合はπとなるが、境
界面のコーナー部から見た場合の立体角はπより大きくなる。
場合において、第1ウエル領域41に流れ込み、その後ソースコンタクトホール61に流
れ込む変位電流は、上記境界面から見た立体角が大きくなるにしたがって増加する。
ことが防止され、ゲート絶縁膜の絶縁破壊を抑制することができ、より高速のスイッチン
グ動作を実現することができる。
な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記
述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲
内で考えることが可能である。
いたMOSFETを有する半導体素子を開示している。しかしながら、本発明の効果は基
板材料によらないため、例えばSiないしはGaN等をMOSFETの基板材料として用
いた半導体素子においても、同様の効果が期待され得る。
示しているが、例えば図7に示すN+ドレイン層102とドレイン電極13との間にP+コ
レクタ層を設けることでIGBTのセル領域を有する構成としても、既述した本発明の効
果が得られる。
造を有するスイッチング素子としての半導体装置であると言える。なお、半導体装置が縦
型MOSFETの場合には、ドレイン電極およびソース電極がそれぞれ第1電極および第
2電極に相当し、半導体装置がIGBTの場合には、コレクタ電極およびエミッタ電極が
それぞれ第1電極および第2電極に相当する。
狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子に対して逆並列に接
続されるフリーホイールダイオードおよび当該半導体素子のゲート電圧を生成・印加する
制御回路等と共にリードフレームに搭載して封止したインバータモジュール等のパワーモ
ジュールも、広義の意味で「半導体装置」と定義する。
Claims (7)
- 互いに対向する第1主面および第2主面を有し、炭化珪素からなる第1導電型の半導体基板と、
前記半導体基板の第1主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して前記半導体基板の第1主面側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記半導体基板の第1主面の表層において少なくとも前記フィールド酸化膜の形成領域の一部に設けられる第2導電型の第1ウェル領域と、
前記半導体基板の第1主面側に設けられ、前記第1ウェル領域と電気的に接続するソース電極と、
前記ゲート絶縁膜に接して前記ゲート絶縁膜上と、前記フィールド酸化膜に接して前記フィールド酸化膜上とに設けられたゲート電極と、
前記半導体基板の第2主面側に設けられたドレイン電極と、
前記ゲート電極と電気的に接続され、前記ソース電極の周囲に形成されたゲートフィンガー電極と、
前記ゲートフィンガー電極に接続されたゲートパッドと、
を備え、
第1の断面において、前記第1ウェル領域と前記ゲート電極とが、前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる、
電力用半導体装置。 - 前記半導体基板の第1主面の表層において設けられ、前記ゲート絶縁膜を介して前記ゲート電極と対向するとともに、前記ソース電極と電気的に接続する第2導電型の第2ウェル領域をさらに備え、
前記第1の断面において、前記第2ウェル領域が前記ゲート絶縁膜側から前記フィールド酸化膜と前記ゲート絶縁膜との境界を越えて前記フィールド絶縁膜側まで延在する、
ことを特徴とする請求項1記載の電力用半導体装置。 - 前記半導体基板の第1主面の表層において設けられ、前記ゲート絶縁膜を介して前記ゲート電極と対向するとともに、前記ソース電極と電気的に接続する第2導電型の第2ウェル領域をさらに備え、
前記第1の断面において、前記第2ウェル領域は前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記ゲート絶縁膜側に設けられる、
ことを特徴とする請求項1記載の電力用半導体装置。 - 前記第1の断面には前記ゲートフィンガー電極と前記ゲートパッドとが交わるコーナー部を含むことを特徴とする請求項1ないし3のいずれか1項記載の電力用半導体装置。
- 互いに対向する第1主面および第2主面を有し、炭化珪素からなる第1導電型の半導体基板と、
前記半導体基板の第1主面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して前記半導体基板の第1主面側に形成され、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、
前記半導体基板の第1主面の表層において少なくとも前記フィールド酸化膜の形成領域の一部に設けられる第2導電型の第1ウェル領域と、
前記半導体基板の第1主面側に設けられ、前記第1ウェル領域と電気的に接続するソース電極と、
前記ゲート絶縁膜に接して前記ゲート絶縁膜上と、前記フィールド酸化膜に接して前記フィールド酸化膜上とに設けられたゲート電極と、
前記半導体基板の第2主面側に設けられたドレイン電極と、
前記ゲート電極と電気的に接続され、前記ソース電極の周囲に形成されたゲートフィンガー電極と、
前記ゲートフィンガー電極に接続されたゲートパッドと、
を備え、
前記ゲートフィンガー電極と前記ゲートパッドとが交わるコーナー部を含む第1の断面において、前記ゲート電極が前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられ、かつ、前記第1ウェル領域が前記フィールド酸化膜の形成領域から前記ゲート絶縁膜との境界よりも前記ゲート絶縁膜側に突出して設けられる、
電力用半導体装置。 - 前記第1の断面とは異なる第2の断面において、前記ゲートパッド下部の前記ゲート電極と前記ソース電極下部の前記ゲート電極とが互いに接続され、前記第1ウェル領域が前記フィールド酸化膜の形成領域から前記ゲート絶縁膜側に突出し、かつ、前記ソース電極が前記第1ウェル領域の突出した領域と接続する、
ことを特徴とする請求項5記載の電力用半導体装置。 - 前記第1の断面とは異なる第2の断面において、前記ゲートパッド下部の前記ゲート電極と前記ソース電極下部の前記ゲート電極とが互いに接続され、かつ、前記第1ウェル領域が前記フィールド酸化膜と前記ゲート絶縁膜との境界より前記フィールド酸化膜側に設けられる、
ことを特徴とする請求項5記載の電力用半導体装置。
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