JPH0555590A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 誘導電流による逆起電力を有効に吸収して素
子破壊を防止した半導体装置を得る。 【構成】 一導電型の半導体基板１をドレインとし、こ
の半導体基板１に逆導電型の拡散層２，２′を有し、こ
の拡散層にソースとしての一導電型の拡散層３を有し、
半導体基板上にゲート電極５、ゲート取出電極７、及び
ソース引出電極８を設けてなる縦型ＭＯＳ電界効果トラ
ンジスタにおいて、ゲート取出電極７直下の半導体基板
に設ける逆導電型の不純物拡散層２を格子状或いはこれ
に類する平面パターン形状に形成し、この不純物拡散層
２をソース引出電極８に接続する。
子破壊を防止した半導体装置を得る。 【構成】 一導電型の半導体基板１をドレインとし、こ
の半導体基板１に逆導電型の拡散層２，２′を有し、こ
の拡散層にソースとしての一導電型の拡散層３を有し、
半導体基板上にゲート電極５、ゲート取出電極７、及び
ソース引出電極８を設けてなる縦型ＭＯＳ電界効果トラ
ンジスタにおいて、ゲート取出電極７直下の半導体基板
に設ける逆導電型の不純物拡散層２を格子状或いはこれ
に類する平面パターン形状に形成し、この不純物拡散層
２をソース引出電極８に接続する。
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳＦＥＴと称する）を有する半
導体装置に関し、特に誘導性負荷等による逆起電力から
ＭＯＳＦＥＴを保護した半導体装置に関する。
ランジスタ（以下、ＭＯＳＦＥＴと称する）を有する半
導体装置に関し、特に誘導性負荷等による逆起電力から
ＭＯＳＦＥＴを保護した半導体装置に関する。
【０００２】
【従来の技術】従来の縦型ＭＯＳＦＥＴは図４に示すよ
うに構成されている。この例はＮチャネルＭＯＳＦＥＴ
であり、Ｎ型半導体基板１にはＰ型不純物をイオン注入
法等により導入したＰ型不純物拡散層２を有し、更にゲ
ート酸化膜４上に多結晶シリコンを成長し、かつ選択的
にエッチングしたゲート電極５を有する。又、このゲー
ト電極５をマスクとして形成したチャネル領域となるＰ
型不純物拡散層２′と、ソース領域となるＮ+ 型不純物
拡散層３を有する。尚、ゲート電極５上にはリンガラス
等の層間絶縁膜６を有し、これに開設したコンタクトホ
ールを通してアルミニウムからなるゲート引出電極７及
びソース引出電極８を有している。
うに構成されている。この例はＮチャネルＭＯＳＦＥＴ
であり、Ｎ型半導体基板１にはＰ型不純物をイオン注入
法等により導入したＰ型不純物拡散層２を有し、更にゲ
ート酸化膜４上に多結晶シリコンを成長し、かつ選択的
にエッチングしたゲート電極５を有する。又、このゲー
ト電極５をマスクとして形成したチャネル領域となるＰ
型不純物拡散層２′と、ソース領域となるＮ+ 型不純物
拡散層３を有する。尚、ゲート電極５上にはリンガラス
等の層間絶縁膜６を有し、これに開設したコンタクトホ
ールを通してアルミニウムからなるゲート引出電極７及
びソース引出電極８を有している。
【０００３】
【発明が解決しようとする課題】この従来の縦型ＭＯＳ
ＦＥＴにおいて、リレー等の誘導性負荷をスイッチング
動作するように構成した場合、ＭＯＳＦＥＴのターンオ
フ時に負荷の逆起電力によりＭＯＳＦＥＴのドレイン・
ソース間に定格を越える電圧が印加され、ブレークオー
バー状態となることがある。このＭＯＳＦＥＴのブレー
クオーバー状態が能動素子領域で生じた場合、誘導電流
はブレークオーバーした能動素子領域に流れ、縦型ＭＯ
ＳＦＥＴのＮ型半導体基板１、Ｐ型不純物拡散層２′、
及びＮ+ 型ソース不純物拡散層３で構成する寄生ＮＰＮ
バイポーラトランジスタをターンオンさせる。この寄生
バイポーラトランジスタのターンオンが生じると、誘導
電流はターンオン箇所に集中することとなり、この結
果、接合破壊によるショート不良となる。
ＦＥＴにおいて、リレー等の誘導性負荷をスイッチング
動作するように構成した場合、ＭＯＳＦＥＴのターンオ
フ時に負荷の逆起電力によりＭＯＳＦＥＴのドレイン・
ソース間に定格を越える電圧が印加され、ブレークオー
バー状態となることがある。このＭＯＳＦＥＴのブレー
クオーバー状態が能動素子領域で生じた場合、誘導電流
はブレークオーバーした能動素子領域に流れ、縦型ＭＯ
ＳＦＥＴのＮ型半導体基板１、Ｐ型不純物拡散層２′、
及びＮ+ 型ソース不純物拡散層３で構成する寄生ＮＰＮ
バイポーラトランジスタをターンオンさせる。この寄生
バイポーラトランジスタのターンオンが生じると、誘導
電流はターンオン箇所に集中することとなり、この結
果、接合破壊によるショート不良となる。
【０００４】このようにして発生する誘導性負荷スイッ
チング動作時のＭＯＳＦＥＴ破壊に対しては、能動素子
領域がブレークオーバーする電圧よりＭＯＳＦＥＴチッ
プの外周部の耐圧構造部分のブレークオーバーする電圧
をより低くなる様に設定することが考えられる。このよ
うにすれば、誘導性負荷による誘導電流はチップ外周部
の耐圧構造部分を通して流れるようになり、能動素子領
域での寄生バイポーラトランジスタのターンオン、さら
にはＦＥＴの素子破壊を防ぐことができる。
チング動作時のＭＯＳＦＥＴ破壊に対しては、能動素子
領域がブレークオーバーする電圧よりＭＯＳＦＥＴチッ
プの外周部の耐圧構造部分のブレークオーバーする電圧
をより低くなる様に設定することが考えられる。このよ
うにすれば、誘導性負荷による誘導電流はチップ外周部
の耐圧構造部分を通して流れるようになり、能動素子領
域での寄生バイポーラトランジスタのターンオン、さら
にはＦＥＴの素子破壊を防ぐことができる。
【０００５】しかしながら、しかし、ＦＥＴチップの外
周部では、ＰＮ接合の面積はＦＥＴチップの周囲長によ
り決定されるため、微小なチップでは所望の面積を確保
することができない。このため、ブレークオーバー時の
動作抵抗が大きく、実使用回路等で大電流の誘導電流が
流れた場合、ドレイン・ソース間電圧が能動素子領域の
ブレークオーバー電圧まで上昇してしまうことがある。
この場合には、能動素子領域にも電流が流れる結果とな
り、寄生バイポーラトランジスタのターンオンから素子
破壊に至ってしまう。本発明の目的は、誘導電流による
素子破壊の防止を図った半導体装置を提供することにあ
る。
周部では、ＰＮ接合の面積はＦＥＴチップの周囲長によ
り決定されるため、微小なチップでは所望の面積を確保
することができない。このため、ブレークオーバー時の
動作抵抗が大きく、実使用回路等で大電流の誘導電流が
流れた場合、ドレイン・ソース間電圧が能動素子領域の
ブレークオーバー電圧まで上昇してしまうことがある。
この場合には、能動素子領域にも電流が流れる結果とな
り、寄生バイポーラトランジスタのターンオンから素子
破壊に至ってしまう。本発明の目的は、誘導電流による
素子破壊の防止を図った半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板に構成した縦型ＭＯＳＦＥＴのゲ
ート取出電極直下に、逆導電型の不純物拡散層を格子状
或いはこれに類する平面パターン形状に形成し、この不
純物拡散層をソース引出電極に接続する。又、不純物拡
散層の間の半導体基板の表面に一導電型の不純物拡散層
を形成してもよい。
一導電型の半導体基板に構成した縦型ＭＯＳＦＥＴのゲ
ート取出電極直下に、逆導電型の不純物拡散層を格子状
或いはこれに類する平面パターン形状に形成し、この不
純物拡散層をソース引出電極に接続する。又、不純物拡
散層の間の半導体基板の表面に一導電型の不純物拡散層
を形成してもよい。
【０００７】
【作用】本発明によれば、ゲート取出電極の直下のスペ
ースを利用して形成した逆導電型不純物拡散層と一導電
型半導体基板とで大面積のＰＮ接合を構成し、このＰＮ
接合により逆起電力を吸収して素子破壊を防止する。
ースを利用して形成した逆導電型不純物拡散層と一導電
型半導体基板とで大面積のＰＮ接合を構成し、このＰＮ
接合により逆起電力を吸収して素子破壊を防止する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図２は本発明の第１実施例の要部の平面レイアウト
図、図１は図２のＡ−Ａ線に相当する断面図である。Ｎ
型半導体基板１にフォトリソグラフィ技術を用いたイオ
ン注入法により選択的にＰ型不純物を拡散し、Ｐ型不純
物拡散層２を形成する。このＰ型不純物拡散層２は後述
するゲートアルミニウム電極を形成する領域において、
格子状となるように形成している。この上にゲート絶縁
膜としてゲート酸化膜４を形成し、更に多結晶シリコン
を成長し、かつ選択エッチングしてゲート電極５を形成
する。そして、能動素子領域にはこのゲート電極５をマ
スクとしてチャネル領域となるＰ型不純物拡散層２′及
びソースＮ型不純物拡散層３を形成する。又、層間絶縁
膜６となるリンガラス等を成長させた後コンタクトホー
ルを開設し、その上面には蒸着によりアルミニウム層を
形成し、選択的にエッチングを行うことでアルミニウム
からなるゲート取出電極７及びソース取出電極８を形成
する。
る。図２は本発明の第１実施例の要部の平面レイアウト
図、図１は図２のＡ−Ａ線に相当する断面図である。Ｎ
型半導体基板１にフォトリソグラフィ技術を用いたイオ
ン注入法により選択的にＰ型不純物を拡散し、Ｐ型不純
物拡散層２を形成する。このＰ型不純物拡散層２は後述
するゲートアルミニウム電極を形成する領域において、
格子状となるように形成している。この上にゲート絶縁
膜としてゲート酸化膜４を形成し、更に多結晶シリコン
を成長し、かつ選択エッチングしてゲート電極５を形成
する。そして、能動素子領域にはこのゲート電極５をマ
スクとしてチャネル領域となるＰ型不純物拡散層２′及
びソースＮ型不純物拡散層３を形成する。又、層間絶縁
膜６となるリンガラス等を成長させた後コンタクトホー
ルを開設し、その上面には蒸着によりアルミニウム層を
形成し、選択的にエッチングを行うことでアルミニウム
からなるゲート取出電極７及びソース取出電極８を形成
する。
【０００９】したがって、Ｐ型不純物拡散層２は、格子
状に構成することでＮ型半導体基板１との接触面積、即
ちＰＮ接合を従来構造に比較して大きくすることができ
る。このＰ型不純物拡散層２は接続部９においてソース
取出電極８に接続される。ここで、前記Ｐ型不純物拡散
層２の格子間隔ｄを、Ｎ型半導体基板１とＰ型不純物拡
散層２を逆バイアスして広がる空乏領域の巾ｗに対し、
ｄ＞２×ｗと設計することで隣接する格子状Ｐ型不純物
拡散層２より広がる空乏領域は互いに接しない。このと
き、この格子状Ｐ型不純物拡散層２の領域がブレークオ
ーバーする電圧を、能動素子領域のブレークオーバー電
圧以下に抑えることができる。
状に構成することでＮ型半導体基板１との接触面積、即
ちＰＮ接合を従来構造に比較して大きくすることができ
る。このＰ型不純物拡散層２は接続部９においてソース
取出電極８に接続される。ここで、前記Ｐ型不純物拡散
層２の格子間隔ｄを、Ｎ型半導体基板１とＰ型不純物拡
散層２を逆バイアスして広がる空乏領域の巾ｗに対し、
ｄ＞２×ｗと設計することで隣接する格子状Ｐ型不純物
拡散層２より広がる空乏領域は互いに接しない。このと
き、この格子状Ｐ型不純物拡散層２の領域がブレークオ
ーバーする電圧を、能動素子領域のブレークオーバー電
圧以下に抑えることができる。
【００１０】したがって、この構造によれば、従来は特
にＦＥＴの動作特性に関係しないＰ型不純物拡散層２を
形成していたゲート取出電極７の直下の領域を活用し、
この領域にＮ型半導体基板１とＰ型不純物拡散層２とで
ＰＮ接合を構成する。そして、Ｐ型不純物拡散層２を格
子状とすることでＰＮ接合の面積を大きく設定すること
ができる。これにより、誘導性負荷のスイッチング時に
発生する逆起電力を大面積のＰＮ接合によって吸収でき
る。この結果、誘導性負荷をスイッチング動作した場合
の逆起電力によるブレークオーバーは能動素子領域以外
で生ずることになるため、能動素子領域の寄生バイポー
ラトランジスタのターンは発生せず、素子破壊を防止す
る。
にＦＥＴの動作特性に関係しないＰ型不純物拡散層２を
形成していたゲート取出電極７の直下の領域を活用し、
この領域にＮ型半導体基板１とＰ型不純物拡散層２とで
ＰＮ接合を構成する。そして、Ｐ型不純物拡散層２を格
子状とすることでＰＮ接合の面積を大きく設定すること
ができる。これにより、誘導性負荷のスイッチング時に
発生する逆起電力を大面積のＰＮ接合によって吸収でき
る。この結果、誘導性負荷をスイッチング動作した場合
の逆起電力によるブレークオーバーは能動素子領域以外
で生ずることになるため、能動素子領域の寄生バイポー
ラトランジスタのターンは発生せず、素子破壊を防止す
る。
【００１１】ここで、図３に本発明の第２実施例を示す
ようにゲート取出電極７直下の格子状Ｐ型不純物拡散層
２の表面周囲にＮ型不純物を注入してＮ+型不純物拡散
層１０を形成することで、ブレークオーバー電圧をコン
トロールすることも可能である。特に、この構成は、高
濃度の半導体基板１を使用する30Ｖ程度のドレイン・ソ
ース間耐圧を有する製品、或いはドレイン・ソース間耐
圧が 300Ｖ程度以上で半導体基板１とＰ型不純物拡散層
２の間の空乏領域が広がりやすく、単に格子状のＰ型不
純物拡散層２の格子間隔を広げると面積効率が悪くなる
ような製品で有効である。
ようにゲート取出電極７直下の格子状Ｐ型不純物拡散層
２の表面周囲にＮ型不純物を注入してＮ+型不純物拡散
層１０を形成することで、ブレークオーバー電圧をコン
トロールすることも可能である。特に、この構成は、高
濃度の半導体基板１を使用する30Ｖ程度のドレイン・ソ
ース間耐圧を有する製品、或いはドレイン・ソース間耐
圧が 300Ｖ程度以上で半導体基板１とＰ型不純物拡散層
２の間の空乏領域が広がりやすく、単に格子状のＰ型不
純物拡散層２の格子間隔を広げると面積効率が悪くなる
ような製品で有効である。
【００１２】更に、この第２の実施例では、Ｎ+ 型不純
物拡散層１０の不純物濃度を調整することによりブレー
クオーバー電圧が可変できる。したがって、ドレイン・
ソース間耐圧が60Ｖと80Ｖの製品などにおいては、マス
クパターンを共用とし、Ｎ+ 型不純物拡散層１０の濃度
及び使用する半導体基板の抵抗率等を使いわけることで
容易に作製することが可能となる。尚、Ｐ型不純物拡散
層２はストライプ状、或いはモザイク状に配置してもよ
い。
物拡散層１０の不純物濃度を調整することによりブレー
クオーバー電圧が可変できる。したがって、ドレイン・
ソース間耐圧が60Ｖと80Ｖの製品などにおいては、マス
クパターンを共用とし、Ｎ+ 型不純物拡散層１０の濃度
及び使用する半導体基板の抵抗率等を使いわけることで
容易に作製することが可能となる。尚、Ｐ型不純物拡散
層２はストライプ状、或いはモザイク状に配置してもよ
い。
【００１３】
【発明の効果】以上説明したように本発明は、縦型ＭＯ
ＳＦＥＴのゲート取出電極直下に設けた不純物拡散層を
格子状或いはこれに類する平面形状とすることで、この
不純物拡散層と半導体基板とで大面積のＰＮ接合が構成
できるため、このＰＮ接合におけるブレークオーバー電
圧を任意に設計することができるようになり、逆起電力
を有効に吸収して素子破壊を防止することができる効果
がある。因みに、本発明をドレイン・ソース間耐圧が 1
50Ｖ程度の縦型ＭＯＳＦＥＴに適用した場合には、チッ
プ外周部のＰＮ接合面積に対し、約４倍の接合面積を得
ることができ、この結果、誘導性負荷のスイッチング時
の逆起電力による破壊耐量で２倍以上の改善が得られ
た。
ＳＦＥＴのゲート取出電極直下に設けた不純物拡散層を
格子状或いはこれに類する平面形状とすることで、この
不純物拡散層と半導体基板とで大面積のＰＮ接合が構成
できるため、このＰＮ接合におけるブレークオーバー電
圧を任意に設計することができるようになり、逆起電力
を有効に吸収して素子破壊を防止することができる効果
がある。因みに、本発明をドレイン・ソース間耐圧が 1
50Ｖ程度の縦型ＭＯＳＦＥＴに適用した場合には、チッ
プ外周部のＰＮ接合面積に対し、約４倍の接合面積を得
ることができ、この結果、誘導性負荷のスイッチング時
の逆起電力による破壊耐量で２倍以上の改善が得られ
た。
【図１】本発明の第１実施例を示し、図２のＡ−Ａ線に
沿う断面図である。
沿う断面図である。
【図２】本発明の第１実施例の平面レイアウト図であ
る。
る。
【図３】本発明の第２実施例の断面図である。
【図４】従来の半導体装置の断面図である。
１ Ｎ型半導体基板 ２ Ｐ型不純物拡散層 ２′ Ｐ型不純物拡散層（チャネル部） ３ ソースＮ+ 型不純物拡散層 ５ ゲート電極 ７ ゲート引出電極 ８ ソース引出電極
Claims (2)
- 【請求項１】 一導電型の半導体基板をドレインとし、
この半導体基板に逆導電型の不純物拡散層を有し、この
不純物拡散層にソースとしての一導電型の不純物拡散層
を有し、前記半導体基板上にゲート電極、ゲート取出電
極、及びソース取出電極を設けてなる縦型ＭＯＳ電界効
果トランジスタを有する半導体装置において、前記ゲー
ト取出電極直下の前記半導体基板に設けた逆導電型の不
純物拡散層を格子状或いはこれに類する平面パターン形
状に形成し、この不純物拡散層をソース電極に接続した
ことを特徴とする半導体装置。 - 【請求項２】 不純物拡散層の間の半導体基板の表面に
一導電型の不純物拡散層を形成してなる請求項１の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240312A JP2988047B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240312A JP2988047B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555590A true JPH0555590A (ja) | 1993-03-05 |
| JP2988047B2 JP2988047B2 (ja) | 1999-12-06 |
Family
ID=17057590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240312A Expired - Fee Related JP2988047B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988047B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382619B2 (en) | 2004-05-14 | 2008-06-03 | Orion Electric Co., Ltd. | Printed circuit board with improved heat dissipation efficiency, electronic apparatus having printed circuit board with improved heat dissipation efficiency, CRT display device having printed circuit board with improved heat dissipation efficiency, and recording/reproducing device or video display device incorporating recording/reproducing device having printed circuit board with improved heat dissipation efficiency |
| JP2015216400A (ja) * | 2008-12-25 | 2015-12-03 | 三菱電機株式会社 | 電力用半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235780A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
-
1991
- 1991-08-28 JP JP3240312A patent/JP2988047B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235780A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382619B2 (en) | 2004-05-14 | 2008-06-03 | Orion Electric Co., Ltd. | Printed circuit board with improved heat dissipation efficiency, electronic apparatus having printed circuit board with improved heat dissipation efficiency, CRT display device having printed circuit board with improved heat dissipation efficiency, and recording/reproducing device or video display device incorporating recording/reproducing device having printed circuit board with improved heat dissipation efficiency |
| JP2015216400A (ja) * | 2008-12-25 | 2015-12-03 | 三菱電機株式会社 | 電力用半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2988047B2 (ja) | 1999-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |