JPH09148566A - Mos型半導体素子 - Google Patents
Mos型半導体素子Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
ークダウン電圧の低下およびオン電圧の増大を防止し、
且つ、製造コストの低減を図る。 【解決手段】n+ ドレイン層2が隣接するn- 層1の表
面層にpベース領域3を形成し、pベース領域3の表面
層には、n+ ソース領域6が形成され、n+ソース領域
6の一部とn+ ソース領域6に挟まれたpベース領域3
にn+ ソース領域6より深くpベース領域3より浅いp
+ 領域5が形成され、n- 層1とn+ソース領域6に挟
まれるpベース領域3の表面層のチャネル形成部分7の
上にゲート電極8がゲート絶縁膜9を介して設けられて
いる。ゲート電極8上に形成された層間絶縁膜10で、
ゲート電極8と絶縁されてn+ ソース電極6がp+ 領域
5とn+ ソース領域6とに接触するように形成され、n
+ ドレイン層2の表面にドレイン電極12が形成され
る。接合面20は有限の曲率半径を有し、p+ 領域21
表面の中央部分のpベース領域3の深さを最大となるよ
うにする。
Description
IGBT(絶縁ゲート型バイポーラトランジスタ)など
のMOS型半導体素子およびその製造方法に関する。
S型半導体素子である電力用MOSFETやIGBTは
電圧で制御できる素子として知られている。図5は従来
のMOSFETの断面構造図を示す。基板となるn+ ド
レイン層2が隣接するn- 層1の表面層にpベース領域
17と、それと重なってpベース領域17より深い、p
+ 領域21を形成し、pベース領域17の表面層には、
n+ソース領域6が形成され、n- 層1とn+ ソース領
域6に挟まれるpベース領域17の表面層のチャネル形
成部分7の上にゲート電極8がゲート絶縁膜9を介して
設けられている。ゲート電極8上に形成された層間絶縁
膜10で、ゲート電極8と絶縁されてソース電極11が
p+ 領域21とn+ ソース領域6とに接触するように形
成され、n+ ドレイン層2の表面にドレイン電極12が
形成される。尚、コンタクトを良好にすることと後述の
寄生バイポーラトランジスタの影響を小さくするために
第2のp+ 領域22を点線のように形成する場合もあ
る。このMOSFETの製造工程をつぎに説明する。n
+ ドレイン層2上にエピタキシャル成長で高抵抗層であ
るn- 層1を形成した半導体基板を用いて、この半導体
基板のn- 層1にボロン(B)等の三族原子をイオン注
入あるいは拡散してp+ 領域21を形成する。つぎに、
n- 層1上にゲート絶縁膜9と、ゲート電極8となる多
結晶シリコンを順次形成する。つぎに、ゲート電極8に
フォトリソグラフィにより窓開けし、この窓を通してp
ベース領域17の拡散を行う。この窓開けされたゲート
電極8をマスクの一部として再度利用し、ヒ素(As)
等の五族原子をイオン注入してn+ ソース領域6を形成
する。その後、前記の第2のp+ 領域22を形成する場
合もある。ゲート電極8を含む全面をコンタクトホール
を除く全面を層間絶縁膜10で覆い、n+ ソース領域6
上、p+ 領域21上および層間絶縁膜10上にソース電
極11を形成する。このMOSFETは、ソース電極1
1に対して、ゲート電極8に正の電圧を印加すると、ゲ
ート絶縁膜9の直下のチャネル形成部分7にチャネルが
形成され、n+ ソース領域6から電子がチャネル形成部
分7を通してn- 層1に注入され、導通状態となり、ま
たゲート電極8をソース電極11と同電位またはソース
電極11に対して負電位にバイアスすることで阻止状態
となる、所謂、スイッチング素子としての働きをする。
す。MOSFETとの違いは、n+ ドレイン層がp+ コ
レクタ層14となり、p+ コレクタ層14とn- 層1と
の間にn+ バッファ層15が形成されている点である。
このn- 層1とn+ バッファ層15はp+ コレクタ層1
4上にエピタキシャル成長で形成され、半導体基板とな
る。この半導体基板上のn- 層1の表面層にMOSFE
Tと同様の工程で各領域を形成する。MOSFETとの
動作上の違いはp+ コレクタ層14から正孔の注入があ
り、n- 層1が伝導度変調を起こし、低抵抗となる点で
ある。
で、n+ ソース領域6とpベース領域17はゲート電極
8をマスクとして用いる、所謂、セルフアライン法で一
般的に形成されるが、pベース領域17をレジストマス
クで形成し、n+ ソース領域6を多結晶シリコンをマス
クとして使用する方法や、pベース領域17、n+ ソー
ス領域6をそれぞれフォトレジストマスクで形成する方
法も勿論ある。
FETやIGBTを誘導性負荷と接続されたインバータ
装置に適用した場合に、素子がターンオフする時点でし
ばしば破壊することがある。この破壊はつぎのようなメ
カニズムで起こる。図7はMOSFETの一部断面と等
価回路を示した図である。MOSFETはn+ ソース領
域6、pベース領域17およびn- 層1からなる寄生n
pnトランジスタ30を内蔵している。誘導性負荷の下
でMOSFETをターンオフさせるとチャネル形成部分
7は阻止状態となり、n+ ソース領域6からn- 層1へ
の電子の注入がなくなり、n- 層1に空乏層が拡がる。
MOSFETのドレイン・ソース間に印加される電圧は
MOSFETのブレークダウン電圧まで上昇するものの
誘導性負荷に蓄積されたエネルギーをMOSFET内で
消費するためにアバランシェ電流が流れる。このアバラ
ンシェ電流はn+ ソース領域直下のpベース領域17を
流れ、その際、このアバランシェ電流とpベース領域1
7の横方向抵抗Rで生ずる電圧降下が大きいと、前記の
寄生バイポーラトランジスタがターンオンし、素子が破
壊する。この対策として、p+ 領域21のブレークダウ
ン耐圧をpベース領域17より低く設定することで、ア
バランシェ電流をp+ 領域21に集中させ、pベース領
域17への流れ込み電流を抑制することで寄生バイポー
ラトランジスタ30のオン防止効果が期待できる。しか
し、このアバランシェ電流をp+ 領域21に集中させる
ために、p+ 領域21を深く拡散すると、p+ 領域21
の底部とn+ ドレイン領域2間のn- 層1の厚さが薄く
なり、ブレークダウン電圧が低下する一方、チャネル形
成部分7から注入された電子がドレイン電極12まで到
達する経路は変わらず、そのためオン抵抗は変わらな
い。従って、定格電圧を維持させるためには、p+ 領域
21を深くした分、n- 層1を厚くせねばならずオン抵
抗が増加する。オン抵抗を維持するためには、チップサ
イズを大きくせねばならない。
て、ブレークダウン電圧の低下や、オン抵抗の増大を招
かない、しかも製造コストが低いMOS型半導体素子お
よびその製造方法を提供することにある。
めに、第一導電形の半導体層の一主面の表面層に第二導
電形のベース領域を形成し、ベース領域の表面層に第一
導電形のソース領域を選択的に形成し、ソース領域と半
導体層の間に挟まれたベース領域上に絶縁膜を介してゲ
ート電極が形成されるMOS型半導体素子において、半
導体層とベース領域との接合面が半導体層の少なくとも
一断面上で有限の曲率半径を有し、ベース領域表面から
接合面までの深さがベース領域表面のほぼ中央部分で最
大となる構造とする。前記ソース領域の一部とソース領
域に挟まれたベース領域にソース領域より深い高濃度の
第二導電形の領域を形成するとよい。また第一導電形の
半導体層の他の主面の表面層に第一導電形のドレイン層
が形成される構造とするか、または第二導電形のコレク
タ層が第一導電形のバッファ層を介して形成される構造
とする。さらに ベース領域の平面パターンが四角形も
しくはストライプ状とすると効果的である。
場合、ブレークダウン時のアバランシェ電流をpベース
領域の最も深いアバランシェ部分に集中させ、n+ ソー
ス領域直下のpベース領域に流れ込む電流を抑制して、
寄生バイポーラトランジスタがオン状態になることを阻
止し、誘導性負荷でのターンオフで素子破壊が生じるこ
とを防止できる。またIGBTの場合は寄生バイポーラ
トランジスタの代わりに寄生サイリスタが内蔵されてい
るが、IGBTの場合と同様にこの寄生サイリスタがオ
ン状態になることを阻止し、素子破壊を防止する。
MOSFETの断面構造図を示す。図5と共通部分には
同一の符号が付されている。基板となるn+ ドレイン層
2が隣接するn- 層1の表面層にpベース領域3を形成
し、pベース領域3の表面層には、n + ソース領域6が
形成され、n+ ソース領域6の一部とn+ ソース領域6
に挟まれたpベース領域3にn+ ソース領域6より深く
pベース領域3より浅いp+ 領域5が形成され、n- 層
1とn+ ソース領域6に挟まれるpベース領域3の表面
層のチャネル形成部分7の上にゲート電極8がゲート絶
縁膜9を介して設けられている。ゲート電極8上に形成
された層間絶縁膜10で、ゲート電極8と絶縁されてn
+ ソース電極6がp+ 領域5とn+ ソース領域6とに接
触するように形成され、n+ ドレイン層2の表面にドレ
イン電極12が形成される。そして、pベース領域3と
n- 層1の接合面20は有限の曲率半径を有し、p+ 領
域5表面の中央部分でp+ 領域5表面から接合面20ま
での深さが最も深くなっている。尚、pベース領域3の
表面濃度がオーミックコンタクトできる程度に十分高い
場合には、当然、p+ 領域5の形成は不要である。また
pベース領域3はチャネル形成部分7とアバランシェ発
生部分16(pベース領域表面から最も深い部分で逆バ
イアス時に最初にアバランシェ現象を起こす部分)とを
併せ持っている。
の断面構造図を示す。図5と共通部分には同一の符号が
付されている。コレクタ電極13がn- 層1の他面に形
成されたn+ バッファ層15を介してp+ コレクタ層1
4上に形成され点が図1のMOSFETと異なってい
る。またn+ ソース領域6はn+ エミッタ領域にソース
電極11はエミッタ電極に名称が変わる。図1と同じ
く、pベース領域3とn-層1の接合面20は有限の曲
率半径を有し、p+ 領域5表面の中央部分でp+ 領域5
表面から接合面20までの深さが最も深くなっている。
ーンの場合で、同図(a)は平面図、同図(b)はは同
図(a)のA−A断面図、同図(c)は同図(a)のB
−B断面図を示す。同図(a)において、pベース領域
3を形成するマスクとしてのゲート電極に開ける窓の形
状は正方形のセル状をしている。この他に、セル形状と
して三角形や円形などの形状をしている場合もある。同
図(b)、同図(c)のどちらの断面でもpベース領域
3とn- 層1の接合面20は有限の曲率半径を有し、p
+ 領域5表面の中央部分でp+ 領域5表面から接合面2
0までの深さが最も深くなっている。従って、この部分
のn- 層1の厚さが最も薄くなり、逆バイアス時に最初
にアバランシェ現象を起こす。勿論、p+ 領域5がない
場合はpベース領域3の表面の中央部分で接合面20の
深さが最も深くなる。
ルパターンの場合で、同図(a)は平面図、同図(b)
は同図(a)のA−A切断線の断面図を示す。同図
(a)において、ストライプ状のゲート電極をマスクに
pベース領域3、n+ ソース領域6が形成される。同図
(b)において、pベース領域3とn- 層1の接合面2
0は有限の曲率半径を有し、p+ 領域5表面の中央部分
でp+ 領域5表面から接合面20までの深さが最も深く
なっており、逆バイアス時に最初にアバランシェ現象を
起こす。勿論、p+ 領域5ない場合はpベース領域3の
表面の中央部分で接合面20の深さが最も深くなる。
TおよびIGBTの製造方法を説明する。まず、MOS
FETの場合に図1を参照しながら説明する。n- 層1
の表面に酸化膜等でゲート絶縁膜8を形成し、その上に
多結晶シリコンを堆積させ、パターンニングし、ゲート
電極8を形成する。このゲート電極8をマスクとして、
四角形セルの場合、8μm×8μmのゲート電極開口部
よりボロン(B)イオンをイオン注入し、1150℃、
200分の熱拡散して、表面濃度1017cm-3、深さ2
μmのpベース領域3を形成する。そして、ゲート電極
8をマスクの一部として再度利用し、ヒ素(As)イオ
ンをイオン注入し、加熱処理を行って、n+ ソース領域
6を形成し、ソース電極11と直接接続する部分にコン
タクトを改善することと、前記の寄生バイポーラトラン
ジスタの動作を阻止する目的でフォトレジストマスクを
用いて、ボロンイオンを高濃度にイオン注入し、熱処理
を行ってp+ 領域5をpベース領域3内に形成したの
ち、層間絶縁膜10を被覆し、パターンニングし、ソー
ス電極11を形成する。またIGBTの場合はp+ コレ
クタ層14上にエピタキシャル成長で、n+ バッファ層
15とn- 層1とを形成した半導体基板を用い、この半
導体基板上にMOSFETと同様の工程で各領域を形成
する。尚、pベース領域3の表面濃度がオーミックコン
タクトできる程度に十分高い場合には、p+ 領域5を形
成する工程は省いても構わない。上記の製造方法におい
て、有限の曲率半径を有するpベース領域3を形成する
ためには、ポリシリコンのゲート電極の開口部の大きさ
を20μm以下とし、拡散深さを1μm〜10μmとす
るのがよい。そして、拡散深さに対して開口部の大きさ
を1倍以上とするのがよい。pベース領域3の表面濃度
は1016cm-3〜6×10 17cm-3とするのがよい。こ
のpベース領域3の熱拡散は1100℃、200分では
有限の曲率半径が得られなかったので1100℃以上で
200分以上がよい。しかし、あまり高温、多時間とす
るとチャネル長が長くなり、オン抵抗が高くなってしま
うので1200℃以下がよく1150℃とすると30時
間以下がよい。
の曲率半径を有し、表面からの深さが中心部分で最大と
なるようにすることで、MOS型半導体素子のpベース
領域およびn+ ドレイン領域等で形成される寄生バイポ
ーラトランジスタ(または寄生サイリスタ)がオン状態
になることを阻止し、素子耐圧の低下や、オン抵抗の増
加を招くことなく誘導性負荷耐量(電流遮断耐量)を向
上できる。またこの構造を採用することで、製造コスト
の低減も図れる。
構造図
図
で、(a)は平面図、(b)は(a)のA−A断面図、
(c)は(a)のB−B断面図
の場合で、(a)は平面図、(b)は(a)のA−A切
断線の断面図
した図
Claims (3)
- 【請求項1】第一導電形の半導体層の一主面の表面層に
第二導電形のベース領域を形成し、ベース領域の表面層
に第一導電形のソース領域を選択的に形成し、ソース領
域と半導体層の間に挟まれたベース領域上に絶縁膜を介
してゲート電極が形成されるMOS型半導体素子におい
て、半導体層とベース領域との接合面が半導体層の少な
くとも一断面上で有限の曲率半径を有し、ベース領域表
面から接合面までの深さがベース領域表面のほぼ中央部
分で最大となることを特徴とするMOS型半導体素子。 - 【請求項2】ソース領域の一部とソース領域に挟まれた
ベース領域にソース領域より深い高濃度の第二導電形の
領域を形成することを特徴とする請求項1記載のMOS
型半導体素子。 - 【請求項3】ベース領域の平面パターンが多角形、角を
曲線とした多角形もしくはストライプ状であることを特
徴とする請求項1記載のMOS型半導体素子。
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US09/164,487 US5990518A (en) | 1995-11-21 | 1998-10-01 | MOS device |
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