CN102265404A - 功率用半导体装置 - Google Patents

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Abstract

本发明涉及功率用半导体装置的构造，特征在于，以使面积大的P阱区域(41)与栅电极(50)不经由栅极绝缘膜(70)相向的方式，使面积大的P阱区域(41)与栅电极(50)经由厚度比栅极绝缘膜(70)厚的场氧化膜(30)而相向，或者在下部具有面积大的P阱区域(41)的栅极绝缘膜(70)的上部不设置栅电极(50)。

Description

功率用半导体装置
技术领域
本发明涉及功率用半导体装置的构造。
背景技术
专利文献1记载的功率用纵型MOSFET(MOS场效应晶体管)如该文献的图1以及图2所示，在与MOSFET的单元(cell)区域的周缘部(包括栅极焊盘部(gate pad portion))邻接的MOSFET的单元区域侧的区域内，沿着该周缘部，至少配置有一列的微小的二极管。在这样的栅极焊盘部与MOSFET的单元区域之间的区域内配置成一列的各个二极管，在MOSFET从导通(ON)状态切换到截止(OFF)状态时，吸收专利文献1的图2所示的从P阱(P-well)以及P基极向漏极侧的N型半导体层内在正向偏置时注入的空穴。因此，专利文献1的上述构造可以防止该文献的图3所示的寄生晶体管在MOSFET从正向偏置切换为逆向偏置时导通。
此处，在专利文献1的上述构造中，如该图2所示，MOSFET的P阱即P基极经由背栅(back gate)而电连接到源电极。
专利文献1：日本特开平5-198816号公报(图1～图3)
发明内容
以下，根据专利文献1的图2，说明本发明应解决的问题点。
当前，在作为开关元件的MOSFET单元从导通状态切换到截止状态的情况下，MOSFET单元的漏极电压、即漏电极的电压急剧上升，从大致0V变化为几百V。于是，经由存在于P阱与N-漏极层之间的寄生电容，位移电流流入P阱内。该位移电流如以下所说明那样流向源电极，在MOSFET单元的P阱、二极管单元的P阱、栅极焊盘下的P阱中，都是同样的。
此处，应留意的点是，相对于MOSFET单元的P阱和二极管单元的P阱的面积，栅极焊盘下的P阱的面积非常大。
在专利文献1中，如该以往例的说明所记载那样，源电极和场板(field plate)被电连接，所以例如在图2的(C)部分所示的剖面中，在栅极焊盘下的P阱中向内流入的位移电流，在栅极焊盘下的P阱内从MOSFET单元方向朝向与场板连接的接触孔流过，经由场板而流入到源电极。
如上所述，栅极焊盘下的P阱的面积非常大，但由于P阱自身以及接触孔存在电阻，所以如果位移电流流过面积大的P阱，则在P阱内会产生无法忽略的值的电位下降。其结果，在从经由P阱的场板而与源电极电连接的部位(接触孔)起的水平方向的距离大的部位处，具有比较大的电位。另外，上述漏极电压V相对时间t的变动dV/dt越大，该电位越大。
其结果，如专利文献1的图2的(C)部分所示，如果在栅极焊盘下的P阱中在从接触孔离开的部位处隔着栅极绝缘膜而设置有栅电极，则紧接在MOSFET单元从导通状态切换到截止状态之后，会对接近0V的电压的栅电极、与从接触孔离开的部位栅极焊盘下的P阱之间的栅极绝缘膜施加大的电场，栅极绝缘膜的绝缘有时被破坏。
另外，近来，期待将SiC(炭化硅)用作基板材料的开关元件作为低功耗的开关元件。期待通过将这样的SiC器件、例如MOSFET或者IGBT(insulated gate bipolar transistor，绝缘栅双极型晶体管)用作逆变器(Inverter)的开关元件，由此降低逆变器的损耗。
并且，为了进一步降低损耗，需要实现开关元件的进一步的高速驱动(使漏极电压V相对时间t的变动dV/dt进一步变快)。但是，在将SiC用作基板材料的开关元件中，与将以往广泛使用的硅作为基板材料的开关元件相比，SiC材料的带隙(band gap)更大，所以难以实现半导体层的足够的低电阻化，存在寄生电阻变大的倾向，该寄生电阻的大小有时使在P阱中产生的电位变大。
本发明是根据这种问题点的发现以及该问题点的产生处的认识而完成的，其主要目的在于，在具有具备MOS构造的开关元件的半导体装置中，可以抑制在开关时(turn-off(断开)时)在栅电极与源电极间产生绝缘破坏。
本发明的主题是功率用半导体装置，其特征在于，具备：第1导电类型的半导体基板，具有相互相向的第1主面以及第2主面；第2导电类型的第1阱区域，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分；第2导电类型的第2阱区域，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分，从上面看到的面积比所述第1阱区域小；栅极绝缘膜，设置在所述第2阱区域的表面上；场氧化膜，设置在所述第1阱区域的表面上，膜厚比所述栅极绝缘膜大；源电极，将所述第1阱区域和所述第2阱区域进行电连接；在所述栅极绝缘膜和所述场氧化膜之上相接而连续地形成的栅电极；栅极焊盘，设置于所述第1阱区域的上方，与所述栅电极电连接；以及漏电极，设置于所述半导体基板的第2主面，其中，在与所述场氧化膜相接地在所述场氧化膜的上表面设置的所述栅电极从所述场氧化膜露出的部位的所述栅极绝缘膜与所述场氧化膜的接合部附近，在所述场氧化膜的外周的内侧设置有所述第1阱区域的外周边界。
根据本发明的主题，即使在对功率用半导体装置进行了高速驱动的情况下，也可以防止对栅极绝缘膜施加大强度的电场，抑制栅极绝缘膜的绝缘破坏，并且可以实现更高速的开关动作。
附图说明
图1是实施方式1～5的功率用半导体装置的俯视图。
图2是将实施方式1～5的功率用半导体装置的栅极焊盘附近区域进行放大而示出的俯视图。
图3是实施方式1中的功率用半导体装置的平面图。
图4是实施方式1中的功率用半导体装置的平面图。
图5是实施方式1中的功率用半导体装置的平面图。
图6是实施方式1中的功率用半导体装置的平面图。
图7是有关图6中的线A1-A2的功率用半导体装置的纵剖面图。
图8是有关图6中的线B1-B2的功率用半导体装置的纵剖面图。
图9是实施方式2中的功率用半导体装置的平面图。
图10是实施方式2中的功率用半导体装置的平面图。
图11是有关图10中的线C1-C2的功率用半导体装置的纵剖面图。
图12是实施方式3中的功率用半导体装置的平面图。
图13是实施方式3中的功率用半导体装置的平面图。
图14是有关图13中的线D1-D2的功率用半导体装置的纵剖面图。
图15是实施方式4中的功率用半导体装置的平面图。
图16是实施方式4中的功率用半导体装置的平面图。
图17是有关图16中的线E1-E2的功率用半导体装置的纵剖面图。
图18是实施方式5中的功率用半导体装置的平面图。
图19是有关图18中的线F1-F2的功率用半导体装置的纵剖面图。
图20是实施方式5中的功率用半导体装置的平面图。
图21是有关图18中的线G1-G2的功率用半导体装置的纵剖面图。
附图标记说明
10：源电极；11：栅极焊盘；12：栅极指状(Gate finger)电极；13：漏电极；20：半导体基板；30：场氧化区域；31：场氧化膜(fieldoxide film)；41：第1阱区域；42：第2阱区域；46、47：P型接触区域；50：栅电极；60：阱接触孔；61：源极接触孔；62：栅极接触孔；70：栅极绝缘膜；71：层间绝缘膜；80：源极区域；100～500：功率用半导体装置；101：N-漏极层；102：N+漏极层。
具体实施方式
在以下的记载中，关于杂质的导电类型，一般将N型定义为“第1导电类型”、将P型定义为“第2导电类型”，但也可以是与其相反的定义。
(实施方式1)
图1是示意地示出本实施方式的功率用半导体装置100的上表面结构的平面图。另外，在后述的实施方式2中也引用图1。
在图1所示的平面图中，在上端中央部形成有从外部的控制电路(未图示)被施加栅电压的栅极焊盘11。另外，在MOSFET单元的集合体区域即单元区域内，形成有与各MOSFET单元连接的源电极10。
并且，以与栅极焊盘11在构造上连接的状态，沿着功率用半导体装置100的外周部，形成有整体地包围源电极10周围的栅极指状电极12。即，将栅极指状电极12配置成沿着后述的层间绝缘膜4(参照图4)的周缘部上绕一周。施加到栅极焊盘11的栅电压通过栅极焊盘11以及栅极指状电极12而被供给到各MOSFET单元的栅电极(未图示)。在本实施方式中，作为一个例子，各栅电极由多晶硅形成。
多晶硅在其导电性上具有难点，如果栅电极的位置离开栅极焊盘11，则会在栅极焊盘11的电位与MOSFET的单元的栅电极的电位之间产生时间上的偏差。由多晶硅层的电阻和寄生电容的时间常数来决定该时间上的偏差，其中，该寄生电容是由源电极10以及栅极取出布线层所决定的。在本实施方式中，沿着功率用半导体装置100的外周部而形成由低电阻的材料(例如铝(Al))构成的金属膜即栅极指状电极12，从而易于对MOSFET的各单元的栅电极提供电位，实现了开关的高速化。
另外，在作为产品的功率用半导体装置中，形成有温度传感器以及电流传感器用的电极的情况较多，但有无形成这些电极对后述的功率用半导体装置100的效果没有任何影响，所以省略说明以及图示。
而且，栅极焊盘11的位置、个数以及源电极10的形状等也根据MOSFET而可以采用多种多样的示例，但它们也与上述电流传感器用的电极等相同地，对后述的功率用半导体装置100的效果没有任何影响。
图2是将在图1中由左侧的虚线BC1所示的区域、即栅极指状电极12从该部分伸出的栅极焊盘11的周缘部、和其附近区域进行放大而示出的平面图，示出了栅极焊盘11的一部分、栅极指状电极12的一部分、以及源电极10的一部分。
图3是示出图2所示的部分的栅极焊盘11以及栅极指状电极12的下层部分处的场氧化区域的平面图。在图3中，在场氧化区域中，以与作为金属膜的栅极焊盘11以及栅极指状电极12的下方的SiC半导体层相接的方式，形成有场氧化膜30。
图4示出了从图2以及图3所示的部分省略栅极焊盘11以及栅极指状电极12，并且使源电极10、栅极焊盘11以及栅极指状电极12的下层的场氧化膜30向斜上方偏移了的状态。
如图4所示，在位于场氧化膜30的下层部分处的SiC半导体层101的表面内，形成了P型的第1阱区域41，以与MOSFET的各单元对应的方式，在SiC半导体层101的表面内形成了多个第2阱区域42。
在图4中，第1阱区域41的一部分以从场氧化膜30的形成区域突出的方式露出，与场氧化膜30的形成区域接近的第2阱区域42的一部分以被第1阱区域41的突出部夹持的方式延伸，在场氧化膜30的附近，交替地设置有第1阱区域41的突出部和第2阱区域42。
图5是示出贯通图4所示的第1阱区域41以及第2阱区域42的上部所设置的未图示的栅极绝缘膜以及层间绝缘膜而分别到达第1阱区域41以及第2阱区域42的阱接触孔60以及源极接触孔61的平面图。
另外，虽然省略了图示，但阱接触孔60形成为与在第1阱区域41的表面内所设置的后面详细叙述的P型接触区域相接，源极接触孔61形成为与在第2阱区域42的表面内所设置的后面详细叙述的P型接触区域以及在其周围所设置的N型的源极区域相接。
另外，源极接触孔61以及阱接触孔60共同地连接到在它们的上部所设置的源电极10，从而源极接触孔61以及阱接触孔60所接触的SiC区域可以成为大致相同电位。
图6是示出在图4所示的第1阱区域41以及第2阱区域42的上部设置的栅电极50的平面图。在图6中，栅电极50在成为栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的区域中，被设置成收敛于场氧化膜30的形成区域内，在源电极10的下部的MOSFET单元的形成区域中，被设置成包围各源极接触孔61的外周。另外，栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的栅电极50和源电极10的下部的栅电极50构成为经由没有设置阱接触孔60的区域而相互连接。
另外，虽然未图示，栅极焊盘11以及栅极指状电极12的下部的栅电极50和栅极焊盘11以及栅极指状电极12经由后述的层间绝缘膜中设置的栅极接触孔而被电连接。
在图6中，线A1-A2表示包括阱接触孔60的切割线，线B1-B2表示不包括阱接触孔60的切割线，都是示出包括栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的栅电极50、和源电极10的下部的栅电极50的剖面图。
图7示出图6的沿着线A1-A2的纵剖面图，图8示出图6的沿着线B1-B2的纵剖面图。如图7以及图8所示，功率用半导体装置100成为包括所谓的纵型MOSFET以及与其并联连接的二极管的结构。
如图7以及图8所示，功率用半导体装置100形成在由SiC构成的半导体基板20上，半导体基板20由N+漏极层102、以及在其上部形成的外延层即N-漏极层101构成。另外，在半导体基板20的背面即第2主面上，配置有作为第1电极的漏电极13。
另一方面，设置有从作为半导体基板20的表面的第1主面朝向N-漏极层101的内部掺杂P型的杂质而构成的第1阱区域41以及第2阱区域42。此处，从上述第1主面观看时，第1阱区域41以及第2阱区域42的底面处于比N-漏极层101的底面浅的位置。
以下，首先记载图7所示的构造，之后说明图7的构造和图8的构造的相异点。
第1阱区域41配置于在图1等中已经叙述的栅极焊盘11以及栅极指状电极12的正下方区域及其附近区域。此处，将配置有场氧化膜30的区域称为第1区域R1。第1区域R1是基本上不包括MOSFET的单元的区域。
另外，在第1阱区域41的上部配置的场氧化膜30的厚度是例如约1μm。
在图7中，将第1区域R1以外的区域称为第2区域R2。在第2区域R2中，如图7所示，在第2阱区域42以及N-漏极层101的一部分表面上，配置有例如厚度为约50nm的栅极绝缘膜70。此处，场氧化膜30和栅极绝缘膜70主要由SiO2构成。
而且，如图7所示，在第1区域R1中，仅在场氧化膜30的上表面设置有例如多晶硅的栅电极50。另外，栅电极50设置成收敛于场氧化膜30的形成区域中。
并且，以包覆栅电极50的上表面以及端面的方式配置有层间绝缘膜71，以贯通该层间绝缘膜71的方式设置有栅极接触孔62，栅电极50与栅极焊盘11以及栅极指状电极12(图12)经由栅极接触孔62而被电连接。
在从第1区域R1露出的第1阱区域41的突出部以及第2区域R2中设置的第2阱区域42的表面、和N-漏极层101的表面，形成有栅极绝缘膜70，以贯通层间绝缘膜71以及栅极绝缘膜70而与第1阱区域41相接的方式设置的阱接触孔60，构成为还与第1阱区域41的表层部中设置的具有高浓度的P型杂质的P型接触区域47相接。
另外，在第2区域R2中设置了多个的第2阱区域42中，在中央部表层侧设置了具有高浓度的N型杂质(N+)的源极区域80，另外，在该源极区域80的中央部，以贯通源极区域80的方式设置了具有P型杂质的P型接触区域46，在俯视时，源极区域80包围P型接触区域46。
而且，设置有贯通与源极区域80以及P型接触区域46的上部相接的栅极绝缘膜70以及层间绝缘膜71而与源极区域80以及P型接触区域46相接的源极接触孔61。
另外，在与邻接的源极接触孔61之间的栅极绝缘膜70上形成有栅电极50，以包覆该栅电极50的上表面以及端面的方式配置有层间绝缘膜71。
另外，以使源极接触孔61与阱接触孔60的底部电连接的方式，源极接触孔61以及阱接触孔60共同地连接到在它们的上部设置的源电极10。
接下来，说明与图6的沿着线B1-B2的纵剖面图相当的图8所相关的构造，但图8所相关的大部分构造具有与图7所相关的构造同样的构造，所以以下仅说明图7、图8的相异点。
首先，图8的构造和图7的构造的第1相异点(1)是如下点：不存在使第1阱区域41与源电极10电连接的阱接触孔60。
作为第2相异点(2)是如下点：在图8中，场氧化膜30的上表面上的栅电极50从第1区域R1侧向与单元区域相应的第2区域R2侧延伸，与第2区域R2内的各MOSFET单元的栅电极50成为一体。
具有上述第2相异点(2)的结果，得到如下的第3相异点(3)：在场氧化膜30的剖面方向的端部的正下方，不存在P型的阱区域(第1阱区域41、第2阱区域42那样的区域)，而存在N-漏极层101。
换言之，在图8的剖面中，第1阱区域41和第2阱区域42夹着N-漏极层101的一部分而在平面方向上相向，其之间的间隔是距离d(≠0)。另外，在所夹持的N-漏极层101的正上方，存在栅极绝缘膜70的端部与场氧化膜30的端部的边界面。
此处，如果距离d的值过大，则漏极电压会直接施加到栅极绝缘膜70，有可能导致栅极绝缘膜70的绝缘破坏。因此，距离d被设定为单元区域的MOSFET的第2阱区域42间的间隔程度。
接下来，参照图7，说明本实施方式的纵型MOSFET的单元的制造方法。
首先，准备由包含N型杂质的SiC构成的半导体基板20。半导体基板20既可以相对于c轴方向倾斜8°以下，或者也可以不倾斜，不论具有什么样的面方位，都不会对本实施方式的效果产生影响。
半导体基板20在N+漏极层102之上具有由外延结晶生长层(杂质浓度是1×1013cm-3～1×1017cm-3的范围内，厚度为5μm～200μm)构成的N-漏极层101。
之后，利用通过光刻进行了加工的抗蚀剂掩模以及氧化膜掩模来进行杂质的离子注入，形成P型的第1阱区域41、P型的第2阱区域42、以及N+源极区域80。
作为注入杂质，在导电类型是N型的情况下优选为氮或者磷，在导电类型是P型的情况下优选为铝或者硼。
另外，第1阱区域41以及第2阱区域42各自的深度被设定为不超过作为外延结晶生长层的N-漏极层101的底面，例如设成0.3μm～2.0μm的范围内的值。另外，第1阱区域41以及第2阱区域42各自的杂质浓度超过作为外延结晶生长层的N-漏极层101的杂质浓度，并且被设定为1×1016cm-3～1×1019cm-3的范围内。
而且，关于N+源极区域80的深度，设定为其底面不超过第2阱区域42的底面，其杂质浓度的值超过第2阱区域42的杂质浓度的值，并且其值被设定为1×1018cm-3～1×1021cm-3的范围内的值。
然后，为了实现第2阱区域42以及第1阱区域41的各自与源电极10的良好的金属接触，通过离子注入，在第1阱区域41以及第2阱区域42内，分别形成具有比第1阱区域41以及第2阱区域42各自的杂质浓度更浓的杂质浓度值的P型接触区域46、47。另外，该离子注入在200℃以上的基板温度下执行。
之后，在氩或者氮等惰性气体环境或者真空中，以1500℃～2200℃的范围内的温度，进行0.5分钟～60分钟的范围内的时间的热处理，从而将所注入的杂质电气地活性化。
接下来，在通过牺牲氧化形成氧化膜以及通过利用氟酸的氧化膜去除来去除表面变质层而得到了清洁的面之后，进行仅使单元区域开口而用硅氧化膜覆盖其以外的区域的场氧化膜30的构图。之后，例如通过热氧化法或者堆积法，形成栅极绝缘膜70。
然后，经由光刻以及干蚀刻，对栅电极50进行构图。
接下来，在通过CVD法在基板的整个面堆积了层间绝缘膜71之后，例如通过干蚀刻，将阱接触孔60、源极接触孔61以及栅极接触孔62进行开口。这些开口部在之后的源电极10的形成过程中被导电体所充填。
接下来，通过溅射法或者蒸镀法来形成Al等布线金属，之后进行构图处理，从而形成栅极焊盘11、栅极指状电极12以及源电极10。而且，在半导体基板20的背面上形成金属膜而形成漏电极13，由此完成图7等所示的纵型MOSFET。
接下来，说明本实施方式的效果。首先，在本实施方式的功率用半导体装置中，多个MOSFET单元和二极管并联地电连接，MOSFET的源电极10与二极管的p电极(阳极)连接，MOSFET的漏电极13与二极管的n电极(阴极)成为一体。
此处，在以使MOSFET单元从导通状态切换到截止状态的方式施加了对与MOSFET的栅电极50连接的栅极焊盘11以及栅极指状电极12施加的电压的情况下，MOSFET单元的漏极电压、即漏电极的电压急剧上升，从大致0V变化为几百V。于是，经由在N-漏极层101、与P型的第1阱区域41以及第2阱区域42之间存在的寄生电容，位移电流流入到第1阱区域41以及第2阱区域42。
第2阱区域42由于面积不大，所以内部的寄生电阻也小，即使流过大到某种程度的位移电流，第2阱区域42的电位上升仍较小。另一方面，第1阱区域41由于面积较大，所以在从与外部连接的二极管的p接触(阱接触孔60)起的距离远的地方所产生的位移电流流入到阱接触孔60之前，由于第1阱区域41的寄生电阻和位移电流而产生大的电位，但是由于从经由栅极绝缘膜70而与第1阱区域41相向的位置除掉了栅电极50，所以产生栅极绝缘膜70的绝缘破坏的可能性降低。
即，在本实施方式中，与专利文献1的情况不同，在图6的线A1-A2所示的部分中，如图7所示，在场氧化膜30的端部的上部不存在栅电极50，所以不会在栅极绝缘膜70的端部产生高电场，不会引起栅极绝缘膜70的端部的绝缘不良。
另一方面，在图6的线B1-B2所示的部分中，虽然如图8所示，超过场氧化膜30的端部而存在栅电极50，但在栅极绝缘膜70的端部与场氧化膜30的端部的接合部的边界面的正下方的N-漏极层101内不存在P型的第1阱区域41和第2阱区域42。即，在上述接合部的附近，在场氧化膜30的外周的内侧设置有第1阱区域41的外周边界。因此，不会在栅极绝缘膜70的端部产生高电场，不会引起栅极绝缘膜70的端部的绝缘不良。因此，在图6的线A1-A2所相关的剖面结构(图7)中，尤其防止在经由栅极绝缘膜70的端部的栅电极50与源电极10之间产生泄漏电流。
另外，本实施方式所示的上述效果是通过本实施方式的功率用半导体装置100的构造而得到的，用于形成该构造的制造方法不会对效果产生影响。因此，即使使用在本实施方式中记载为一个例子的制造方法以外的制造方法来制作了本装置，也不会对已经叙述的效果产生影响。另外，所构成的材料也不会对效果的程度产生影响。
(实施方式2)
本发明的实施方式2相当于实施方式1的变形例，其特征点在于变更了图4中的角部(corner portion)的结构。以下，参照附图，说明本实施方式的功率用半导体装置200的特征点。
图9示出从图2以及图3所示的部分省略栅极焊盘11以及栅极指状电极12，并且使栅极焊盘11以及栅极指状电极12的下层的场氧化膜30向斜上方偏移了的状态。
如图9所示，在位于场氧化膜30下层部分的SiC半导体层101的表面内形成P型的第1阱区域41，以与MOSFET的各单元对应的方式，在SiC半导体层101的表面内形成有多个第2阱区域42。
在图9中，第1阱区域41的一部分以从场氧化膜30的形成区域突出的方式露出，与场氧化膜30的形成区域接近的第2阱区域42的一部分以被第1阱区域41的突出部夹持的方式延伸，在场氧化膜30的附近交替地设置有第1阱区域41的突出部和第2阱区域42。而且，在第1阱区域41的角部、即栅极焊盘11与栅极指状电极12交叉的部分(参照图1的区域BC1)中，以与场氧化膜30接近的方式形成有第2阱区域42，该第2阱区域42采用其一部分与邻接的第2阱区域42连接的形状，还与邻接的第2阱区域42电连接。
图10是示出在图9所示的第1阱区域41以及第2阱区域42的上部设置的栅电极50的平面图。在图10中，栅电极50在成为栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的区域中，设置成收敛于场氧化膜30的形成区域内，在源电极10的下部的MOSFET单元的形成区域中，设置成包围各源极接触孔61的外周。另外，栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的栅电极50和源电极10的下部的栅电极50经由没有设置阱接触孔60的区域而相互连接。
另外，在图10中，线C1-C2表示从包括图2的MOSFET的单元区域的区域延伸到包括栅极焊盘11的区域的切割线，作为通过第1阱区域41的角部的线而被示出。另外，该角部在构成为具有曲率的情况下，有时还部分地具有接近180度的角度，所以称为具有小于180度的角度的角部。
在图10中，在角部没有设置栅电极50，在角部附近的设置有栅极绝缘膜的区域中，第2阱区域42延伸至场氧化膜30的下部。另外，该第2阱区域42与场氧化膜30下部的第1阱区域41之间被N-漏极层101隔开。
图11示出图10的沿着线C1-C2的纵剖面图。另外，对与图7以及图8所示的功率用半导体装置100相同的结构附加同一符号，省略重复的说明。
如图11所示，第2阱区域42接近第1阱区域41的角部，第1阱区域41收敛于场氧化膜30的形成区域内，另外，栅电极50也收敛于场氧化膜30的形成区域内。因此，不是在第1阱区域41的上部仅经由栅极绝缘膜70而相向地配置栅电极50的结构，可以防止栅极绝缘膜70的绝缘破坏。
在以上说明的本实施方式的功率用半导体装置200中，由于不是第1阱区域41和栅电极50仅经由栅极绝缘膜70而相向的结构，所以产生栅极绝缘膜70的绝缘破坏的可能性降低，其中，所述第1阱区域41是在以使MOSFET单元从导通状态切换到截止状态的方式施加了电压的情况下电位上升的区域，所述栅电极50是在MOSFET单元从导通状态切换到截止状态时电位成为大致0V的电极。
另外，如实施方式1所说明那样，如果第1阱区域41与第2阱区域42之间的距离d的值过大，则漏极电压会直接施加到栅极绝缘膜70，但由于在第1阱区域41的角部附近的区域中，以与第1阱区域41接近的方式设置有第2阱区域42，所以可以期待防止栅极绝缘膜70的绝缘破坏的效果。
这样，本实施方式的功率用半导体装置200即使在高速驱动了的情况下，也防止对栅极绝缘膜施加大强度的电场，可以抑制栅极绝缘膜的绝缘破坏，可以实现更高速的开关动作。
(实施方式3)
本发明的实施方式3相当于实施方式1的变形例，其特征点在于变更了图4中的角部的结构。以下，参照附图，说明本实施方式的功率用半导体装置300的特征点。
图12示出了从图2以及图3所示的部分中省略源电极10、栅极焊盘11以及栅极指状电极12，并且使栅极焊盘11以及栅极指状电极12的下层的场氧化膜30向斜上方偏移了的状态。
如图12所示，在位于场氧化膜30下层部分处的SiC半导体层101的表面内形成P型的第1阱区域41，以与MOSFET的各单元对应的方式，在SiC半导体层101的表面内形成有多个第2阱区域42。
在图12中，第1阱区域41的一部分以从场氧化膜30的形成区域突出的方式露出，与场氧化膜30的形成区域接近的第2阱区域42的一部分以被第1阱区域41的突出部夹持的方式延伸，在场氧化膜30的附近交替地设置有第1阱区域41的突出部和第2阱区域42。而且，在栅极焊盘11和栅极指状电极12交叉的部分(参照图1的区域BC1)中，第1阱区域41朝向MOSFET的单元区域侧突出，不存在图9所示那样的角部。
图13是示出在图12所示的第1阱区域41以及第2阱区域42的上部设置的栅电极50的平面图。在图13中，栅电极50在成为栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的区域中，设置成收敛于场氧化膜30的形成区域内，在源电极10的下部的MOSFET单元的形成区域中，设置成包围各源极接触孔61的外周。另外，栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的栅电极50和源电极10的下部的栅电极50经由没有设置阱接触孔60的区域而相互连接。
另外，在图13中，线D1-D2表示从包括图2的MOSFET的单元区域的区域延伸到包括栅极焊盘11的区域的切割线。
图14示出图13的沿着线D1-D2的纵剖面图。另外，对与图7以及图8所示的功率用半导体装置100相同的结构附加同一符号，省略重复的说明。
如图14所示，第1阱区域41从场氧化膜30的形成区域突出而接近第2阱区域42，但栅电极50收敛于场氧化膜30的形成区域内。因此，不是在第1阱区域41的上部仅经由栅极绝缘膜70而相向地配置栅电极50的结构。
这样，在本实施方式的功率用半导体装置300中，虽然第1阱区域41从场氧化膜30的形成区域突出而接近第2阱区域42，但由于在第1阱区域41的突出部的上方没有形成栅电极50，所以在角部中不会对栅极绝缘膜70施加高电压，产生栅极绝缘膜70的绝缘破坏的可能性降低。
(实施方式4)
本发明的实施方式4相当于实施方式1的变形例，其特征点在于，即使将第2阱区域42的配置图案设为更简单的结构的情况下，只要在第1阱区域41的角部不设置栅电极50，就可以降低栅极绝缘膜70的绝缘破坏的可能性。
以下，参照附图，说明本实施方式的功率用半导体装置400的特征点。
图15示出了从图2以及图3所示的部分中省略栅极焊盘11以及栅极指状电极12，并且使栅极焊盘11以及栅极指状电极12的下层的场氧化膜30向斜上方偏移了的状态。
如图15所示，在位于场氧化膜30(未图示)的下层部分处的SiC半导体层101的表面内形成有P型的第1阱区域41，以与MOSFET的各单元对应的方式在SiC半导体层101的表面内形成有多个第2阱区域42。
在图15中，第1阱区域41的一部分以从场氧化膜30的形成区域突出的方式露出，在这些突出部的排列间不存在第2阱区域42等，第2阱区域42设置于被第1阱区域41的突出部的排列包围的区域中。
另外，在第1阱区域41的角部、即栅极焊盘11和栅极指状电极12交叉的部分(参照图1的区域BC1)中，没有设置第1阱区域41的突出部和第2阱区域42。
图16是示出在图15所示的第1阱区域41以及第2阱区域42的上部设置的栅电极50的平面图。在图16中，栅电极50在成为栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的区域中，设置成收敛于场氧化膜30的形成区域内，在源电极10的下部的MOSFET单元的形成区域中，设置成包围各源极接触孔61的外周。另外，栅极焊盘11(图2)以及栅极指状电极12(图2)的下部的栅电极50和源电极10的下部的栅电极50经由没有设置阱接触孔60的区域而相互连接。
另外，在图16中，线E1-E2表示从包括图2的MOSFET的单元区域的区域延伸到包括栅极焊盘11的区域的切割线，作为通过第1阱区域41的角部的线而被示出。另外，该角部在构成为具有曲率的情况下，有时还部分地具有接近180度的角度，所以称为具有小于180度的角度的角部。
如图16所示，既没有设置第1阱区域41的突出部和第2阱区域42，也没有设置栅电极50。
图17示出图16的沿着线E1-E2的纵剖面图。另外，对与图7以及图8所示的功率用半导体装置100相同的结构附加同一符号，省略重复的说明。
如图17所示，第1阱区域41和栅电极50都收敛于场氧化膜30的形成区域内，所以不是在第1阱区域41的上部仅经由栅极绝缘膜70而相向地配置栅电极50的结构。
这样，在本实施方式的功率用半导体装置400中，第2阱区域42的配置图案是简单的图案，在第1阱区域41的角部没有设置第1阱区域41和第2阱区域42，但通过在该角部不设置栅电极50，由此在角部不会对栅极绝缘膜70施加高电压，产生栅极绝缘膜70的绝缘破坏的可能性降低，得到耐压提高的效果。
(实施方式5)
图18是示出实施方式5的功率用半导体装置500的栅电极50的平面图案的平面图，阱接触孔60以及源极接触孔61的排列图案与图16所示的功率用半导体装置400的情况相同。另外，省略了上层的栅极焊盘11以及栅极指状电极12等。
在图18中，与图16大不相同的点在于：第1阱区域41的角部附近的栅电极50的开口部OP宽，出现了栅极绝缘膜70和场氧化膜30的接合部；以及除开口部OP及各源极接触孔61、阱接触孔60的外周的开口部以外被栅电极50全面覆盖。
此处，图19示出图18中的线F1-F2处的纵剖面图。另外，对与图7以及图8所示的功率用半导体装置100相同的结构，附加同一符号，省略重复的说明。
在图19中，与图7、图8所示的功率用半导体装置100以及图11所示的功率用半导体装置200不同的点在于，从场氧化膜30上到栅极氧化膜70上，设置有栅电极50，并且在栅极绝缘膜70的端部和场氧化膜30的端部的边界面的下部也存在第1阱区域41。
另外，图19中的线H1-H2处的水平方向的剖面图对应于图18所示的平面图，图20示出图19中的线I1-I2处的水平方向的剖面图。
在图20中，示出了使在第1阱区域41上配置的场氧化膜30向斜上方偏移了的状态，如图20所示，第1阱区域41形成为从场氧化膜30的形成区域露出而接近MOSFET单元的形成区域。
并且，在第1阱区域41的表面内，以包围MOSFET单元的形成区域的方式形成有多个P型接触区域47，在MOSFET单元的形成区域的表面内，多个第2阱区域42形成为矩阵状。并且，在各第2阱区域42的中央部，形成有P型接触区域46。
另外，在图18中，线G1-G2表示从包括图2的MOSFET的单元区域的区域延伸到包括栅极焊盘11的区域的切割线，作为通过第1阱区域41的角部(图20)的线而被示出。
图21示出图18的沿着线G1-G2的纵剖面图。另外，对与图7以及图8所示的功率用半导体装置100相同的结构，附加同一符号，省略重复的说明。
如图21所示，第1阱区域41从第1区域R1延伸到第2区域R2，在其之上存在栅极绝缘膜70的端部和场氧化膜30的端部的边界面。
接下来，说明与图19所示的沿着线F1-F2的纵剖面图的不同。在图19中，场氧化膜30和栅极绝缘膜70的接合部存在于栅电极50与第1阱区域41之间，但在图21中，在场氧化膜30和栅极绝缘膜70的接合部的上部不存在栅电极50。
此处，关于从第1阱区域41上的场氧化膜30和栅极绝缘膜70的边界面观看第1区域R1时的立体角，在从边界面的直线部观看的情况下成为π，但从边界面的角部观看的情况的立体角大于π。
在以使MOSFET单元从导通状态切换到截止状态的方式施加了电压的情况下，流入到第1阱区域41并在之后流入到源极接触孔61的位移电流随着从上述边界面观看的立体角变大而增加。
因此，第1阱区域41的电压上升相对于直线部而在角部变大。但是，在本实施方式的功率用半导体装置500中，如图21所示，在场氧化膜30和栅极绝缘膜70的边界面的角部分中，在上部不存在栅电极50，所以即使第1阱区域41的电压上升变大，产生栅极绝缘膜70的绝缘破坏的可能性也低。
另一方面，在场氧化膜30和栅极绝缘膜70的边界面的直线部分中，如图19所示，在上部存在栅电极50，但由于第1阱区域41的电压上升小，所以产生栅极绝缘膜70的绝缘破坏的可能性低。
这样，在本实施方式的功率用半导体装置500中，第1阱区域41和第2阱区域42的配置图案都是简单的图案，但通过在场氧化膜30和栅极绝缘膜70的边界面的角部分的上部不设置栅电极50，从而在该角部中不会对栅极绝缘膜70施加高电压，产生栅极绝缘膜70的绝缘破坏的可能性降低，得到耐压提高的效果。
因此，即使在进行了高速驱动的情况下，也防止对栅极绝缘膜施加大强度的电场，可以抑制栅极绝缘膜的绝缘破坏，可以实现更高速的开关动作。
以上，详细说明了本发明的实施方式，但以上的记述仅例示出本发明可应用的片面，本发明不限于此。即，可以在不脱离本发明范围的范围内，考虑针对所记述的片面的各种修正、变形例。
例如，在实施方式1～5中，公开了具有作为半导体基板材料使用了SiC(炭化硅)的MOSFET的半导体元件。但是，本发明的效果不依赖于基板材料，因此即使在将例如Si或者GaN等用作MOSFET的基板材料的半导体元件中，也可以期待同样的效果。
另外，在实施方式1～5中，公开了半导体元件是纵型的MOSFET的情况，但即使例如通过在图7所示的N+漏极层102与漏电极13之间设置P+集电极层而设为具有IGBT的单元区域的结构，也能够得到已经叙述的本发明的效果。
因此，本发明的效力涉及的范围是作为MOSFET或者IGBT等具有MOS构造的开关元件的半导体装置。另外，在半导体装置是纵型MOSFET的情况下，漏电极以及源电极分别相当于第1电极以及第2电极，在半导体装置是IGBT的情况下，集电极电极以及发射极电极分别相当于第1电极以及第2电极。
另外，在本发明中，在狭义的意义上将实施方式1等中记载的具有MOS构造的半导体元件定义为“半导体装置”，另外，在广义的意义上，例如也将与针对该半导体元件反并联连接的续流二极管(Freewheeling diode)以及生成并施加该半导体元件的栅电压的控制电路等一起搭载到引线框而密封了的逆变器模块等功率模块定义为“半导体装置”。
产业上的可利用性
本发明适用于例如逆变器那样的功率变换器。

Claims (4)

1.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板(20)，具有相互相向的第1主面以及第2主面；
第2导电类型的第1阱区域(41)，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分；
第2导电类型的第2阱区域(42)，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分，从上面看到的面积比所述第1阱区域小；
栅极绝缘膜(70)，设置在所述第2阱区域的表面上；
场氧化膜(30)，设置于所述第1阱区域的表面上的一部分，膜厚比所述栅极绝缘膜大；
源电极(10)，将所述第1阱区域和所述第2阱区域进行电连接；
在所述栅极绝缘膜和所述场氧化膜之上相接而连续地形成的栅电极(50)；
栅极焊盘(11)，设置于所述第1阱区域的上方，与所述栅电极电连接；以及
漏电极(13)，设置于所述半导体基板的第2主面，
在与所述场氧化膜相接地在所述场氧化膜的上表面设置的所述栅电极从所述场氧化膜露出的部位的所述栅极绝缘膜与所述场氧化膜的接合部附近，在所述场氧化膜的外周的内侧设置有所述第1阱区域的外周边界。
2.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板(20)，具有相互相向的第1主面以及第2主面；
第2导电类型的第1阱区域(41)，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分；
第2导电类型的第2阱区域(42)，设置于所述第1导电类型的半导体基板的第1主面的表层的一部分，从上面看到的面积比所述第1阱区域小；
栅极绝缘膜(70)，设置在所述第2阱区域的表面上；
场氧化膜(30)，设置于所述第1阱区域的表面上的一部分，膜厚比所述栅极绝缘膜大；
源电极(10)，将所述第1阱区域和所述第2阱区域进行电连接；
在所述栅极绝缘膜和所述场氧化膜之上相接而连续地形成的栅电极(50)；
栅极焊盘(11)，设置于所述第1阱区域的上方，与所述栅电极电连接；以及
漏电极(13)，设置于所述半导体基板的第2主面，
直至与所述场氧化膜相接地在所述场氧化膜的上表面设置的所述栅电极从所述场氧化膜露出的部位的所述栅极绝缘膜和所述场氧化膜的接合部正下方为止，设置有所述第1阱区域。
3.根据权利要求1或者2所述的功率用半导体装置，其特征在于，
在所述第1阱区域处于所述场氧化膜的外周的外侧的部位中，设置有用于将所述第1阱区域和所述源电极进行电连接的接触孔(60)。
4.根据权利要求3所述的功率用半导体装置，其特征在于，
在所述场氧化膜和所述栅极绝缘膜的边界的外周，在从上面看到的形成有所述栅极绝缘膜的区域小于180度的角部中，在形成有所述场氧化膜的区域的内侧形成了栅电极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105074921A (zh) * 2013-04-03 2015-11-18 三菱电机株式会社 半导体装置
CN108365000A (zh) * 2013-03-05 2018-08-03 罗姆股份有限公司 半导体装置
CN112786683A (zh) * 2020-12-29 2021-05-11 浙江清华长三角研究院 一种功率器件
US11257901B2 (en) 2013-03-05 2022-02-22 Rohm Co., Ltd. Semiconductor device with voltage resistant structure

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473723B (zh) 2009-07-15 2014-12-03 三菱电机株式会社 功率用半导体装置及其制造方法
JP5787655B2 (ja) * 2010-11-26 2015-09-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
DE112011104322T5 (de) 2010-12-10 2013-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
WO2012176503A1 (ja) * 2011-06-23 2012-12-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
CN106463541B (zh) 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
JP2016174030A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
DE102015120747B4 (de) * 2015-11-30 2020-10-22 Infineon Technologies Austria Ag Transistorbauelement mit erhöhter gate-drain-kapazität
WO2017179102A1 (ja) * 2016-04-11 2017-10-19 三菱電機株式会社 半導体装置
CN106057669A (zh) * 2016-06-24 2016-10-26 上海华虹宏力半导体制造有限公司 Igbt终端场氧工艺方法
US10601413B2 (en) 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
EP3712958A4 (en) * 2017-11-13 2021-06-30 Shindengen Electric Manufacturing Co., Ltd. WIDE BAND FORBIDDEN SEMICONDUCTOR DEVICE
EP3716340A1 (en) 2019-03-25 2020-09-30 Infineon Technologies Austria AG Transistor device
EP3817066A1 (en) * 2019-10-30 2021-05-05 Infineon Technologies Austria AG Semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198816A (ja) * 1991-09-27 1993-08-06 Nec Corp 半導体装置
JPH09252118A (ja) * 1996-03-15 1997-09-22 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2858404B2 (ja) 1990-06-08 1999-02-17 株式会社デンソー 絶縁ゲート型バイポーラトランジスタおよびその製造方法
US5313088A (en) 1990-09-19 1994-05-17 Nec Corporation Vertical field effect transistor with diffused protection diode
JPH04363068A (ja) 1990-09-19 1992-12-15 Nec Corp 半導体装置
JPH04291768A (ja) * 1991-03-20 1992-10-15 Fuji Electric Co Ltd Ｍｏｓ型半導体装置およびその製造方法
JPH04346477A (ja) 1991-05-24 1992-12-02 Hitachi Ltd 半導体装置
JP2988047B2 (ja) * 1991-08-28 1999-12-06 日本電気株式会社 半導体装置
US5686750A (en) 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
JP3185292B2 (ja) 1991-12-12 2001-07-09 関西日本電気株式会社 半導体装置
US5430314A (en) * 1992-04-23 1995-07-04 Siliconix Incorporated Power device with buffered gate shield region
JP3525637B2 (ja) * 1996-08-09 2004-05-10 株式会社デンソー 半導体装置
JP4538870B2 (ja) * 1999-09-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4848605B2 (ja) * 2001-08-29 2011-12-28 株式会社デンソー 半導体装置の製造方法
JP3916206B2 (ja) * 2001-10-05 2007-05-16 株式会社東芝 半導体装置
JP2004055812A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP2004349384A (ja) 2003-05-21 2004-12-09 Toshiba Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198816A (ja) * 1991-09-27 1993-08-06 Nec Corp 半導体装置
JPH09252118A (ja) * 1996-03-15 1997-09-22 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108365000A (zh) * 2013-03-05 2018-08-03 罗姆股份有限公司 半导体装置
US11257901B2 (en) 2013-03-05 2022-02-22 Rohm Co., Ltd. Semiconductor device with voltage resistant structure
US11417743B2 (en) 2013-03-05 2022-08-16 Rohm Co., Ltd. Semiconductor device with surface insulating film
US11929394B2 (en) 2013-03-05 2024-03-12 Rohm Co., Ltd. Semiconductor device with voltage resistant structure
US11967627B2 (en) 2013-03-05 2024-04-23 Rohm Co, Ltd. Wide band gap semiconductor device with surface insulating film
CN105074921A (zh) * 2013-04-03 2015-11-18 三菱电机株式会社 半导体装置
CN105074921B (zh) * 2013-04-03 2017-11-21 三菱电机株式会社 半导体装置
CN112786683A (zh) * 2020-12-29 2021-05-11 浙江清华长三角研究院 一种功率器件
CN112786683B (zh) * 2020-12-29 2022-07-15 浙江清华长三角研究院 一种功率器件

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Publication number Publication date
WO2010073759A1 (ja) 2010-07-01
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