JP3884206B2 - 半導体装置 - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、トレンチゲート構造のMOSFET(絶縁ゲート型電界効果トランジスタ)を有する半導体装置に係り、特にトレンチゲート構造に関するもので、例えばIGBT(絶縁ゲート型バイポーラトランジスタ)、パワーMOSFET、MCT(MOS制御型サイリスタ)、IEGT(Injection Enhanced Gate Transistor;電子注入促進効果を有するMOSトランジスタ)などに使用される。
【0002】
【従来の技術】
高電圧、大電流のスイッチング素子の一種であるMOSゲートにより駆動されるパワーIGBTとして、トレンチIGBT(U−IGBT)が知られている。トレンチIGBTは、トレンチ側壁をチャネル領域とするトレンチIGBTセルを半導体基板上に多数並設したトレンチゲート構造を有し、プレーナーゲート構造のIGBTよりもセルピッチを微細化でき、オン抵抗の低減による性能向上(低損失化)が可能になる。
【0003】
図8(a)乃至(c)は、トレンチIGBTのチップ上面におけるベースパターン51、ソースパターン52、トレンチパターン53およびトレンチ・ゲート引き出しパターン54の一例を概略的に示している。
【0004】
図9(a)、(b)は、図8(a)乃至(c)のパターンを用いた従来のトレンチIGBTの製造工程を説明するために、それぞれ図8(c)中のA−A´線、B´−B線に沿う断面構造を概略的に示している。
【0005】
図10は、図8(a)乃至(c)に示したパターンを用いて製造されたトレンチIGBTを一部切欠して断面構造を概略的に示している。
【0006】
以下、図8乃至図10を参照しながら従来のトレンチIGBTの製造工程の概要を説明する。
【0007】
まず、N型の半導体基板61の表層部に拡散によりP型のベース領域62を形成し、このベース領域62の表層部に拡散によりN型のソース領域(エミッタ領域)63を多数のストライプ状の平面パターンを有するように形成する。これにより、ベース領域62の露出部も多数のストライプ状の平面パターンを有するようになる。
【0008】
なお、前記N型の半導体基板61は、具体的には、P+ 基板上にN+ 層およびN- 層をエピタキシャル成長させたP+ /N+ /N- エピタキシャルウエハのN- 層の表層部であり、これらのP+ /N+ /N- 層は、ドレイン領域(コレクタ層)となる。
【0009】
次に、前記各ソース領域63中に、ストライプ状の平面パターンを有するようにトレンチを前記基板領域61中のN- 層に達する深さ(つまり、前記エミッタ領域63とベース領域62を貫通する深さ)まで形成した後、トレンチの内壁面および基板上にゲート絶縁膜(SiO膜等)64を形成する。
【0010】
次に、CVD(化学気相成長)法により、ゲート電極用のP(リン)を含有させたポリシリコン65をトレンチの内部に埋め込むとともに基板上のゲート絶縁膜64上の全面に堆積させる。
【0011】
この後、トレンチ・ゲート引き出しパターン54に基づいてゲート電極を引き出すためのパターニングを行ってゲート電極コンタクト用の広いパッド68を形成するとともに、トレンチ内部のポリシリコン65の上面をエッチバックして基板表面と同一面内となるようにする。
【0012】
次に、基板上の全面に層間絶縁膜66を堆積させた後、前記ゲート電極コンタクト用のパッド68上で前記層間絶縁膜66にゲート電極引き出し用の大きなコンタクトホールを開口するとともに、前記トレンチの開口周辺部の層間絶縁膜およびその下の基板表面のゲート絶縁膜にソース・ベース引き出し用のコンタクトホールを開口する。
【0013】
次に、基板上の全面に金属配線層(例えばアルミ配線層)をスパッタ法により形成し、所要のパターニングを行ってソース・ベース電極(表面エミッタ電極)67およびゲート電極69を形成する。さらに、基板裏面にはコレクタ電極(図示せず)を形成する。
【0014】
上記構成の従来のトレンチIGBTにおいては、トレンチゲートの間隔(セルピッチ)Pが比較的広く、コンタクト開口幅Wが加工精度に比べてある程度広いので、ソース領域63とベース領域62とをトレンチに平行な方向の全面で表面エミッタ電極67により短絡している。
【0015】
一方、セルピッチを縮小していくと、コンタクト開口幅Wが小さくなり、ソース領域63とベース領域62とをトレンチ平行方向の全面で表面エミッタ電極67により短絡することが困難になった。
【0016】
この問題を解決するために、例えば図11に示すように、トレンチIGBTのソース領域63aが梯子状の平面パターンを有する(ベース領域の方形状の露出部62aが単位セル毎に点在する)ように形成することが提案されている。なお、図11において、図10中と対応する部分には図10中と同一符号を付している。
【0017】
さらに、例えば図12に示すように、トレンチIGBTのストライプ状のトレンチに平行な方向に帯状のソース領域63およびベース領域62が交互に存在する平面パターンを持たせるように形成することが提案されている。なお、図12において、図10中と対応する部分には図10中と同一符号を付している。
【0018】
ところで、トレンチゲート構造は、同じチップサイズのプレーナーゲート構造と比べてゲート電極の面積が大きくなり、オン抵抗は低減できるが、ゲート容量(図10中に示すポリシリコンゲート65とベース領域62との間の容量Cgsおよびポリシリコンゲート65とコレクタ層61との間の容量Cgc)が大きくなる。これにより、スイッチ損失が増大するという難点があり、スイッチ損失を重要視する高周波信号分野での用途が制約されている。
【0019】
そこで、トレンチゲート構造を高周波の用途に対応させるため、トレンチゲート構造によりオン抵抗を低減できた分だけチップサイズを縮小し、結果として、プレーナーゲート構造と同等のオン抵抗を維持しつつ、サイズ縮小によるゲート容量の低減およびコストダウンを図ろうとしている。
【0020】
しかし、チップサイズを縮小すると、縮小後の熱抵抗が増大し、プレーナーゲート構造と同等のオン抵抗を維持したのでは、前記熱抵抗の増大により総合的な損失が増大し、高周波への用途に対応することが困難になる。
【0021】
【発明が解決しようとする課題】
上記したようにトレンチゲート構造を採用した従来のトレンチIGBTは、ゲート容量およびスイッチ損失の低減を図るためにIGBTセルの微細化を進めると、熱抵抗が増大し、総合的な損失が増大し、高周波への用途に対応することが困難になるという問題点があった。
【0022】
本発明は上記の問題点を解決すべくなされたもので、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現し得る半導体装置を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明の第1の半導体装置は、第1導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなるベース領域と、前記ベース領域の表層部に帯状の平面パターンを有するように形成された第1導電型の複数のソース領域と、欠的なストライプ状の平面パターンを有するように前記ソース領域の平面パターン内にのみ配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、記トレンチゲート電極を電気的に接続する接続部とを具備することを特徴とする。
【0024】
本発明の第2の半導体装置は、第1導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなるベース領域と、前記ベース領域の表層部に全体として格子状の平面パターンを有するように形成された第1導電型のソース領域と、前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、前記トレンチゲート電極を電気的に接続する接続部とを具備することを特徴とする。
【0025】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0026】
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係るトレンチIGBTの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示している。
【0027】
図2は、図1のトレンチIGBTの基板表面部の平面パターンを概略的に示している。
【0028】
図3は、図2中のC−C´線に沿う断面構造をその上層部分とともに概略的に示している。
【0029】
図1乃至図3に示すトレンチIGBTは、図10を参照して前述したトレンチIGBTと比べて、ベース領域12、ソース領域13およびトレンチの平面パターンが異なる。
【0030】
即ち、図1乃至図3において、11はバイポーラトランジスタのコレクタ領域(MOSトランジスタのドレイン)となる第1導電型(本例ではN型)の半導体基板、12は前記半導体基板11の表層部に形成され、前記第1導電型とは逆の第2導電型(本例ではP型)の半導体層からなるPベース領域、13は前記ベース領域2の表層部に選択的に形成されたN+ 型のソース領域(N+ エミッタ領域)である。
【0031】
なお、前記N型の半導体基板11は、具体的には、P+ 基板111上にN+ バッファ層112およびN- 層113を順次エピタキシャル成長させたP+ /N+ /N- エピタキシャルウエハのN- 層113の表層部であり、これらのP+ /N+ /N- 層は、ドレイン領域となる。
【0032】
14は前記ソース領域13中で複数列の間欠的なストライプ状の平面パターンを有するように、かつ、前記ベース領域12を貫通する深さまで形成されたトレンチの各内壁面および基板表面に形成されたゲート絶縁膜である。15は前記トレンチの内部に埋め込まれたトレンチゲート電極である。
【0033】
ここで、前記ソース領域13は、前記トレンチの長さ方向に交差する方向に帯状の平面パターンを有するように形成されており、前記各トレンチの平面パターンは、単位セル毎のソース領域内にのみ位置している。
【0034】
また、前記トレンチに平行な方向において交互に位置する前記ソース領域13の長さL1とPベース領域12の露出部の長さL2の比率は例えば1:2(換言すれば、単位セルの長さに占めるソース領域13の長さの割合は1/3)に設定されている。
【0035】
16は前記基板11上に堆積された層間絶縁膜、17は前記層間絶縁膜16およびその下の基板表面のゲート絶縁膜14に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域13の表面の一部およびPベース領域12の表面一部に共通にコンタクトする例えばアルミ配線からなるソース・ベース電極(表面エミッタ電極)である。20は、基板裏面に形成されているコレクタ電極(ドレイン電極)である。
【0036】
なお、各トレンチゲート電極15を電気的に接続するように形成された接続部21が設けられており、各トレンチゲート電極15はゲート電極引き出し部(図示せず)に連なっている。本例では、上記接続部21として、前記間欠的に形成されたトレンチの長さ方向で隣接するトレンチゲート電極15の上面端部相互間に例えば不純物がドープされた多結晶シリコンをコンタクトさせるように形成しているが、これに限らず、トレンチの幅方向で隣接するトレンチゲート電極15を連結するように導電体(図示せず)を形成するようにしてもよい。
【0037】
図1乃至図3に示したトレンチIGBTにおいては、ソース領域13は、トレンチの列方向に平行な方向に間欠的に存在しており、各トレンチの平面パターンはソース領域13内にのみ位置するように局所的(間欠的)に形成したことにより、トレンチゲート電極15とPベース領域12との間の無駄な容量分が存在しなくなり、トレンチゲート電極15とコレクタ領域11(N- 層113)との間の容量分が低減する。
【0038】
ここで、トレンチに平行な方向において交互に位置するソース領域13の長さL1とPベース領域12の露出部の長さL2の比率を例えば1:2、1:1、2:1に設定した場合について、セルチャネル幅に対するMOSゲートの入力容量Cies 、帰還容量Cres 、スイッチング時間(立上がり時間tr 、立下がり時間tf )、定常損失を表わすオン電圧VCEの特性を、同じセルサイズで図9(b)に示したトレンチパターンを有する従来例のトレンチIGBTにおける対応する特性と対比する。
【0039】
図4に示すCiesの電圧(V)依存特性および図5に示すCresの電圧(V)依存特性からわかるように、従来例のトレンチIGBTにおけるMOSゲートのゲート・ソース間の入力容量Cies =2350pF、ゲート・ドレイン間の帰還容量Cres =900pFと比べて、同じセルサイズで形成した本例のトレンチIGBTは、L1/L2=1の場合には容量Cies =1200pF、容量Cres =400pF であり、それぞれ50%、55%も低減されている。また、L1/L2=1/2の場合には容量Cies =1500pF、容量Cres =570pF である。
【0040】
この容量の低減量は、ソース領域13とPベース領域12の露出部の長さの比率、つまり、単位セルの長さに占めるソース領域13の長さの割合によって変化させることができ、ソース領域13とPベース領域12の露出部の長さの比率を例えば2以下に設定した場合に、他の特性を含めて実用上有効である。
【0041】
なお、従来例のトレンチIGBTにおける立上がり時間tr =40ns、立下がり時間tf =100ns と比べて、同じセルサイズで形成した本例のトレンチIGBTは、前述した容量の低減効果に対応して、立上がり時間tr 、立下がり時間tfがそれぞれ低減することが期待される。
【0042】
また、従来例のトレンチIGBTのオン電圧VCE=2.0Vと比べて、同じセルサイズで形成した本例のトレンチIGBTは、チャネル幅Wが同じであるのでオン電圧VCEは変化せず、オン電圧VCE=2.0Vである。
【0043】
上記特性から、図1乃至図3に示したトレンチIGBTは、オン電圧VCEを悪化させずに、容量を低減し、スイッチング損失を低減させることができることが分かる。したがって、本例のトレンチIGBTは、トレンチゲート構造のオン電圧VCEが低いという利点を残したまま、スイッチング損失を低減させることができる。
【0044】
なお、トレンチゲート電極15を引き出す構造は、図8(c)に示したトレンチ・ゲート引き出しパターン54のようにゲート電極コンタクト用の広いパッドを形成する構造に限定されるものではなく、種々の構造を採用することが可能である。
【0045】
<第1の実施の形態の変形例>
図6は、第1の実施の形態の変形例に係るトレンチIGBTにおけるソース領域(N+ エミッタ領域)13aおよびトレンチの平面パターンの一例を概略的に示している。
【0046】
図6に示すトレンチIGBTは、前述した第1の実施の形態に係るトレンチIGBTと比べて、ソース領域13aは、全体として格子状の平面パターンを有するように形成されており、各トレンチの平面パターンはソース領域13a内にのみ間欠的に位置している点が異なり、その他は同じであるので図1中と同一符号を付している。
【0047】
即ち、ソース領域13aは、トレンチに平行な方向に形成された第1の部分および隣り合う列のトレンチ相互間の領域でトレンチに平行な方向の間欠的な位置で前記第1の部分に連なるように形成された第2の部分を有する。そして、図示しないが、ソース・ベース電極(エミッタ電極)は、ソース領域13aの第2の部分およびそれに隣接するPベース領域の露出部12aに共通にコンタクトするように形成されている。
【0048】
上記変形例に係るトレンチIGBTにおいても、前述した第1の実施の形態に係るトレンチIGBTと同様に、各トレンチの平面パターンはソース領域13a内にのみ位置するように局所的(間欠的)に形成したことにより、トレンチゲート電極15とPベース領域12との間の無駄な容量分が存在しなくなり、トレンチゲート電極15とコレクタ領域11(N- 層113)との間の容量分が低減する。
【0049】
<第2の実施の形態>
図7は、第2の実施の形態に係るトレンチIGBTにおけるソース領域(N+ エミッタ領域)13およびトレンチの平面パターンの一例を概略的に示している。
【0050】
図7に示すトレンチIGBTは、前述した第1の実施の形態に係るトレンチIGBTと比べて、(1)トレンチおよびその内部に埋め込まれたトレンチゲート電極15aが、ソース領域13b中で全体としてメッシュ(格子)あるいはオフセットを有するメッシュ(千鳥模様の格子)の各辺が分断された平面パターンを有するように形成されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0051】
上記第2の実施の形態に係るトレンチIGBTにおいても、前述した第1の実施の形態に係るトレンチIGBTと同様に、各トレンチの平面パターンはソース領域13b内にのみ位置するように局所的(間欠的)に形成したことにより、トレンチゲート電極15とPベース領域12との間の無駄な容量分が存在しなくなり、トレンチゲート電極15とコレクタ領域11(N- 層113)との間の容量分が低減する。
【0052】
また、本発明の半導体装置は、上記実施例のトレンチIGBTに限らず、上記トレンチIGBTのP+ /N+ /N- エピタキシャルウエハ部がP+ /N- エピタキシャルウエハに変更されたMOS制御型サイリスタにも適用可能であり、さらには、IEGTにも適用可能である。
【0053】
【発明の効果】
上述したように本発明の半導体装置によれば、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るトレンチIGBTの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示す図。
【図2】図1のトレンチIGBTの基板表面部の平面パターンを概略的に示す図。
【図3】図2中のC−C´線に沿う断面構造をその上層部分とともに概略的に示す図。
【図4】図1乃至図3に示したトレンチIGBTの入力容量Cies特性を示す図。
【図5】図1乃至図3に示したトレンチIGBTの帰還容量Cres 特性を示す図。
【図6】本発明の第1の実施の形態の変形例に係るトレンチIGBTにおけるソース領域(N+ エミッタ領域)およびトレンチの平面パターンを概略的に示す図。
【図7】本発明の第2の実施の形態に係るトレンチIGBTにおけるソース領域(N+ エミッタ領域)およびトレンチの平面パターンを概略的に示す図。
【図8】トレンチIGBTのベースパターン、ソースパターン、トレンチパターンおよびゲート引き出しパターンの一例を概略的に示す図。
【図9】図8のパターンを用いた従来のトレンチIGBTの製造工程を概略的に示す断面図。
【図10】図8に示したパターンを用いて製造されたトレンチIGBTを概略的に示す一部切欠断面図。
【図11】トレンチIGBTのソース領域の梯子状の平面パターンの一例を概略的に示す図。
【図12】トレンチIGBTのソース領域およびベース領域がトレンチ長さ方向に交互に存在に形成する平面パターンの一例を概略的に示す図。
【符号の説明】
11…N型コレクタ領域、
12…P+ 型ベース領域、
13…N+ 型ソース領域(エミッタ領域)、
14…ゲート絶縁膜、
15…トレンチゲート電極、
16…層間絶縁膜、
17…ソース・ベース電極(表面エミッタ電極)、
20…コレクタ電極(ドレイン電極)、
21…接続部。

Claims (4)

  1. 第1導電型の半導体基板と、
    前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなるベース領域と、
    前記ベース領域の表層部に帯状の平面パターンを有するように形成された第1導電型の複数のソース領域と、
    欠的なストライプ状の平面パターンを有するように前記ソース領域の平面パターン内にのみ配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
    前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
    前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
    前記基板上に堆積された層間絶縁膜と、
    前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
    記トレンチゲート電極を電気的に接続する接続部
    とを具備することを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記複数のソース領域の配列方向に平行な方向において前記ソース領域と前記ベース領域の露出部とが交互に位置し、前記複数のソース領域の配列方向に平行な方向におけるソース領域の長さをL1、前記複数のソース領域の配列方向に平行な方向における前記ベース領域の露出部の長さをL2としたときのL1とL2の比率L2/L1が2以下に設定されていることを特徴とする半導体装置。
  3. 第1導電型の半導体基板と、
    前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなるベース領域と、
    前記ベース領域の表層部に全体として格子状の平面パターンを有するように形成された第1導電型のソース領域と、
    前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
    前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
    前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
    前記基板上に堆積された層間絶縁膜と、
    前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
    前記トレンチゲート電極間を電気的に接続する接続部
    とを具備することを特徴とする半導体装置。
  4. 第1導電型の半導体基板と、
    前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなるベース領域と、
    前記ベース領域の一部が露出するような平面パターンを有するように前記ベース領域の表層部に形成された第1導電型のソース領域と、
    ストライプ状の各平面パターンを有し、前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
    前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
    前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
    前記基板上に堆積された層間絶縁膜と、
    前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
    前記トレンチゲート電極間を電気的に接続する接続部
    とを具備することを特徴とする半導体装置。
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