JP3884206B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチゲート構造のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を有する半導体装置に係り、特にトレンチゲート構造に関するもので、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、パワーＭＯＳＦＥＴ、ＭＣＴ（ＭＯＳ制御型サイリスタ）、ＩＥＧＴ（Injection Enhanced Gate Transistor；電子注入促進効果を有するＭＯＳトランジスタ）などに使用される。
【０００２】
【従来の技術】
高電圧、大電流のスイッチング素子の一種であるＭＯＳゲートにより駆動されるパワーＩＧＢＴとして、トレンチＩＧＢＴ（Ｕ−ＩＧＢＴ）が知られている。トレンチＩＧＢＴは、トレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチゲート構造を有し、プレーナーゲート構造のＩＧＢＴよりもセルピッチを微細化でき、オン抵抗の低減による性能向上（低損失化）が可能になる。
【０００３】
図８（ａ）乃至（ｃ）は、トレンチＩＧＢＴのチップ上面におけるベースパターン５１、ソースパターン５２、トレンチパターン５３およびトレンチ・ゲート引き出しパターン５４の一例を概略的に示している。
【０００４】
図９（ａ）、（ｂ）は、図８（ａ）乃至（ｃ）のパターンを用いた従来のトレンチＩＧＢＴの製造工程を説明するために、それぞれ図８（ｃ）中のＡ−Ａ´線、Ｂ´−Ｂ線に沿う断面構造を概略的に示している。
【０００５】
図１０は、図８（ａ）乃至（ｃ）に示したパターンを用いて製造されたトレンチＩＧＢＴを一部切欠して断面構造を概略的に示している。
【０００６】
以下、図８乃至図１０を参照しながら従来のトレンチＩＧＢＴの製造工程の概要を説明する。
【０００７】
まず、Ｎ型の半導体基板６１の表層部に拡散によりＰ型のベース領域６２を形成し、このベース領域６２の表層部に拡散によりＮ型のソース領域（エミッタ領域）６３を多数のストライプ状の平面パターンを有するように形成する。これにより、ベース領域６２の露出部も多数のストライプ状の平面パターンを有するようになる。
【０００８】
なお、前記Ｎ型の半導体基板６１は、具体的には、Ｐ+ 基板上にＮ+ 層およびＮ- 層をエピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハのＮ- 層の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層は、ドレイン領域（コレクタ層）となる。
【０００９】
次に、前記各ソース領域６３中に、ストライプ状の平面パターンを有するようにトレンチを前記基板領域６１中のＮ- 層に達する深さ（つまり、前記エミッタ領域６３とベース領域６２を貫通する深さ）まで形成した後、トレンチの内壁面および基板上にゲート絶縁膜（ＳｉＯ膜等）６４を形成する。
【００１０】
次に、ＣＶＤ（化学気相成長）法により、ゲート電極用のＰ（リン）を含有させたポリシリコン６５をトレンチの内部に埋め込むとともに基板上のゲート絶縁膜６４上の全面に堆積させる。
【００１１】
この後、トレンチ・ゲート引き出しパターン５４に基づいてゲート電極を引き出すためのパターニングを行ってゲート電極コンタクト用の広いパッド６８を形成するとともに、トレンチ内部のポリシリコン６５の上面をエッチバックして基板表面と同一面内となるようにする。
【００１２】
次に、基板上の全面に層間絶縁膜６６を堆積させた後、前記ゲート電極コンタクト用のパッド６８上で前記層間絶縁膜６６にゲート電極引き出し用の大きなコンタクトホールを開口するとともに、前記トレンチの開口周辺部の層間絶縁膜およびその下の基板表面のゲート絶縁膜にソース・ベース引き出し用のコンタクトホールを開口する。
【００１３】
次に、基板上の全面に金属配線層（例えばアルミ配線層）をスパッタ法により形成し、所要のパターニングを行ってソース・ベース電極（表面エミッタ電極）６７およびゲート電極６９を形成する。さらに、基板裏面にはコレクタ電極（図示せず）を形成する。
【００１４】
上記構成の従来のトレンチＩＧＢＴにおいては、トレンチゲートの間隔（セルピッチ）Ｐが比較的広く、コンタクト開口幅Ｗが加工精度に比べてある程度広いので、ソース領域６３とベース領域６２とをトレンチに平行な方向の全面で表面エミッタ電極６７により短絡している。
【００１５】
一方、セルピッチを縮小していくと、コンタクト開口幅Ｗが小さくなり、ソース領域６３とベース領域６２とをトレンチ平行方向の全面で表面エミッタ電極６７により短絡することが困難になった。
【００１６】
この問題を解決するために、例えば図１１に示すように、トレンチＩＧＢＴのソース領域６３ａが梯子状の平面パターンを有する（ベース領域の方形状の露出部６２ａが単位セル毎に点在する）ように形成することが提案されている。なお、図１１において、図１０中と対応する部分には図１０中と同一符号を付している。
【００１７】
さらに、例えば図１２に示すように、トレンチＩＧＢＴのストライプ状のトレンチに平行な方向に帯状のソース領域６３ａおよびベース領域６２ａが交互に存在する平面パターンを持たせるように形成することが提案されている。なお、図１２において、図１０中と対応する部分には図１０中と同一符号を付している。
【００１８】
ところで、トレンチゲート構造は、同じチップサイズのプレーナーゲート構造と比べてゲート電極の面積が大きくなり、オン抵抗は低減できるが、ゲート容量（図１０中に示すポリシリコンゲート６５とベース領域６２との間の容量Ｃgsおよびポリシリコンゲート６５とコレクタ層６１との間の容量Ｃgc）が大きくなる。これにより、スイッチ損失が増大するという難点があり、スイッチ損失を重要視する高周波信号分野での用途が制約されている。
【００１９】
そこで、トレンチゲート構造を高周波の用途に対応させるため、トレンチゲート構造によりオン抵抗を低減できた分だけチップサイズを縮小し、結果として、プレーナーゲート構造と同等のオン抵抗を維持しつつ、サイズ縮小によるゲート容量の低減およびコストダウンを図ろうとしている。
【００２０】
しかし、チップサイズを縮小すると、縮小後の熱抵抗が増大し、プレーナーゲート構造と同等のオン抵抗を維持したのでは、前記熱抵抗の増大により総合的な損失が増大し、高周波への用途に対応することが困難になる。
【００２１】
【発明が解決しようとする課題】
上記したようにトレンチゲート構造を採用した従来のトレンチＩＧＢＴは、ゲート容量およびスイッチ損失の低減を図るためにＩＧＢＴセルの微細化を進めると、熱抵抗が増大し、総合的な損失が増大し、高周波への用途に対応することが困難になるという問題点があった。
【００２２】
本発明は上記の問題点を解決すべくなされたもので、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現し得る半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、前記ベース領域の表層部に帯状の平面パターンを有するように形成された第１導電型の複数のソース領域と、間欠的なストライプ状の平面パターンを有するように前記ソース領域の平面パターン内にのみ配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、前記トレンチゲート電極間を電気的に接続する接続部とを具備することを特徴とする。
【００２４】
本発明の第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、前記ベース領域の表層部に全体として格子状の平面パターンを有するように形成された第１導電型のソース領域と、前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、前記トレンチゲート電極間を電気的に接続する接続部とを具備することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るトレンチＩＧＢＴの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示している。
【００２７】
図２は、図１のトレンチＩＧＢＴの基板表面部の平面パターンを概略的に示している。
【００２８】
図３は、図２中のＣ−Ｃ´線に沿う断面構造をその上層部分とともに概略的に示している。
【００２９】
図１乃至図３に示すトレンチＩＧＢＴは、図１０を参照して前述したトレンチＩＧＢＴと比べて、ベース領域１２、ソース領域１３およびトレンチの平面パターンが異なる。
【００３０】
即ち、図１乃至図３において、１１はバイポーラトランジスタのコレクタ領域（ＭＯＳトランジスタのドレイン）となる第１導電型（本例ではＮ型）の半導体基板、１２は前記半導体基板１１の表層部に形成され、前記第１導電型とは逆の第２導電型（本例ではＰ型）の半導体層からなるＰベース領域、１３は前記ベース領域２の表層部に選択的に形成されたＮ+ 型のソース領域（Ｎ+ エミッタ領域）である。
【００３１】
なお、前記Ｎ型の半導体基板１１は、具体的には、Ｐ+ 基板１１１上にＮ+ バッファ層１１２およびＮ- 層１１３を順次エピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハのＮ- 層１１３の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層は、ドレイン領域となる。
【００３２】
１４は前記ソース領域１３中で複数列の間欠的なストライプ状の平面パターンを有するように、かつ、前記ベース領域１２を貫通する深さまで形成されたトレンチの各内壁面および基板表面に形成されたゲート絶縁膜である。１５は前記トレンチの内部に埋め込まれたトレンチゲート電極である。
【００３３】
ここで、前記ソース領域１３は、前記トレンチの長さ方向に交差する方向に帯状の平面パターンを有するように形成されており、前記各トレンチの平面パターンは、単位セル毎のソース領域内にのみ位置している。
【００３４】
また、前記トレンチに平行な方向において交互に位置する前記ソース領域１３の長さＬ１とＰベース領域１２の露出部の長さＬ２の比率は例えば１：２（換言すれば、単位セルの長さに占めるソース領域１３の長さの割合は１／３）に設定されている。
【００３５】
１６は前記基板１１上に堆積された層間絶縁膜、１７は前記層間絶縁膜１６およびその下の基板表面のゲート絶縁膜１４に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域１３の表面の一部およびＰベース領域１２の表面一部に共通にコンタクトする例えばアルミ配線からなるソース・ベース電極（表面エミッタ電極）である。２０は、基板裏面に形成されているコレクタ電極（ドレイン電極）である。
【００３６】
なお、各トレンチゲート電極１５を電気的に接続するように形成された接続部２１が設けられており、各トレンチゲート電極１５はゲート電極引き出し部（図示せず）に連なっている。本例では、上記接続部２１として、前記間欠的に形成されたトレンチの長さ方向で隣接するトレンチゲート電極１５の上面端部相互間に例えば不純物がドープされた多結晶シリコンをコンタクトさせるように形成しているが、これに限らず、トレンチの幅方向で隣接するトレンチゲート電極１５を連結するように導電体（図示せず）を形成するようにしてもよい。
【００３７】
図１乃至図３に示したトレンチＩＧＢＴにおいては、ソース領域１３は、トレンチの列方向に平行な方向に間欠的に存在しており、各トレンチの平面パターンはソース領域１３内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００３８】
ここで、トレンチに平行な方向において交互に位置するソース領域１３の長さＬ１とＰベース領域１２の露出部の長さＬ２の比率を例えば１：２、１：１、２：１に設定した場合について、セルチャネル幅に対するＭＯＳゲートの入力容量Ｃies 、帰還容量Ｃres 、スイッチング時間（立上がり時間ｔr 、立下がり時間ｔf ）、定常損失を表わすオン電圧ＶCEの特性を、同じセルサイズで図９（ｂ）に示したトレンチパターンを有する従来例のトレンチＩＧＢＴにおける対応する特性と対比する。
【００３９】
図４に示すＣiesの電圧（Ｖ）依存特性および図５に示すＣresの電圧（Ｖ）依存特性からわかるように、従来例のトレンチＩＧＢＴにおけるＭＯＳゲートのゲート・ソース間の入力容量Ｃies ＝2350pF、ゲート・ドレイン間の帰還容量Ｃres ＝900pFと比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、Ｌ１／Ｌ２＝１の場合には容量Ｃies ＝1200pF、容量Ｃres ＝400pF であり、それぞれ50％、55％も低減されている。また、Ｌ１／Ｌ２＝１／２の場合には容量Ｃies ＝1500pF、容量Ｃres ＝570pF である。
【００４０】
この容量の低減量は、ソース領域１３とＰベース領域１２の露出部の長さの比率、つまり、単位セルの長さに占めるソース領域１３の長さの割合によって変化させることができ、ソース領域１３とＰベース領域１２の露出部の長さの比率を例えば２以下に設定した場合に、他の特性を含めて実用上有効である。
【００４１】
なお、従来例のトレンチＩＧＢＴにおける立上がり時間ｔr ＝40ns、立下がり時間ｔf ＝100ns と比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、前述した容量の低減効果に対応して、立上がり時間ｔr 、立下がり時間ｔfがそれぞれ低減することが期待される。
【００４２】
また、従来例のトレンチＩＧＢＴのオン電圧ＶCE＝2.0Vと比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、チャネル幅Ｗが同じであるのでオン電圧ＶCEは変化せず、オン電圧ＶCE＝2.0Vである。
【００４３】
上記特性から、図１乃至図３に示したトレンチＩＧＢＴは、オン電圧ＶCEを悪化させずに、容量を低減し、スイッチング損失を低減させることができることが分かる。したがって、本例のトレンチＩＧＢＴは、トレンチゲート構造のオン電圧ＶCEが低いという利点を残したまま、スイッチング損失を低減させることができる。
【００４４】
なお、トレンチゲート電極１５を引き出す構造は、図８（ｃ）に示したトレンチ・ゲート引き出しパターン５４のようにゲート電極コンタクト用の広いパッドを形成する構造に限定されるものではなく、種々の構造を採用することが可能である。
【００４５】
＜第１の実施の形態の変形例＞
図６は、第１の実施の形態の変形例に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）１３ａおよびトレンチの平面パターンの一例を概略的に示している。
【００４６】
図６に示すトレンチＩＧＢＴは、前述した第１の実施の形態に係るトレンチＩＧＢＴと比べて、ソース領域１３ａは、全体として格子状の平面パターンを有するように形成されており、各トレンチの平面パターンはソース領域１３ａ内にのみ間欠的に位置している点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４７】
即ち、ソース領域１３ａは、トレンチに平行な方向に形成された第１の部分および隣り合う列のトレンチ相互間の領域でトレンチに平行な方向の間欠的な位置で前記第１の部分に連なるように形成された第２の部分を有する。そして、図示しないが、ソース・ベース電極（エミッタ電極）は、ソース領域１３ａの第２の部分およびそれに隣接するＰベース領域の露出部１２ａに共通にコンタクトするように形成されている。
【００４８】
上記変形例に係るトレンチＩＧＢＴにおいても、前述した第１の実施の形態に係るトレンチＩＧＢＴと同様に、各トレンチの平面パターンはソース領域１３ａ内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００４９】
＜第２の実施の形態＞
図７は、第２の実施の形態に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）１３およびトレンチの平面パターンの一例を概略的に示している。
【００５０】
図７に示すトレンチＩＧＢＴは、前述した第１の実施の形態に係るトレンチＩＧＢＴと比べて、（１）トレンチおよびその内部に埋め込まれたトレンチゲート電極１５ａが、ソース領域１３ｂ中で全体としてメッシュ（格子）あるいはオフセットを有するメッシュ（千鳥模様の格子）の各辺が分断された平面パターンを有するように形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００５１】
上記第２の実施の形態に係るトレンチＩＧＢＴにおいても、前述した第１の実施の形態に係るトレンチＩＧＢＴと同様に、各トレンチの平面パターンはソース領域１３ｂ内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００５２】
また、本発明の半導体装置は、上記実施例のトレンチＩＧＢＴに限らず、上記トレンチＩＧＢＴのＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ部がＰ+ ／Ｎ- エピタキシャルウエハに変更されたＭＯＳ制御型サイリスタにも適用可能であり、さらには、ＩＥＧＴにも適用可能である。
【００５３】
【発明の効果】
上述したように本発明の半導体装置によれば、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトレンチＩＧＢＴの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示す図。
【図２】図１のトレンチＩＧＢＴの基板表面部の平面パターンを概略的に示す図。
【図３】図２中のＣ−Ｃ´線に沿う断面構造をその上層部分とともに概略的に示す図。
【図４】図１乃至図３に示したトレンチＩＧＢＴの入力容量Ｃies特性を示す図。
【図５】図１乃至図３に示したトレンチＩＧＢＴの帰還容量Ｃres 特性を示す図。
【図６】本発明の第１の実施の形態の変形例に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）およびトレンチの平面パターンを概略的に示す図。
【図７】本発明の第２の実施の形態に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）およびトレンチの平面パターンを概略的に示す図。
【図８】トレンチＩＧＢＴのベースパターン、ソースパターン、トレンチパターンおよびゲート引き出しパターンの一例を概略的に示す図。
【図９】図８のパターンを用いた従来のトレンチＩＧＢＴの製造工程を概略的に示す断面図。
【図１０】図８に示したパターンを用いて製造されたトレンチＩＧＢＴを概略的に示す一部切欠断面図。
【図１１】トレンチＩＧＢＴのソース領域の梯子状の平面パターンの一例を概略的に示す図。
【図１２】トレンチＩＧＢＴのソース領域およびベース領域がトレンチ長さ方向に交互に存在に形成する平面パターンの一例を概略的に示す図。
【符号の説明】
１１…Ｎ型コレクタ領域、
１２…Ｐ+ 型ベース領域、
１３…Ｎ+ 型ソース領域（エミッタ領域）、
１４…ゲート絶縁膜、
１５…トレンチゲート電極、
１６…層間絶縁膜、
１７…ソース・ベース電極（表面エミッタ電極）、
２０…コレクタ電極（ドレイン電極）、
２１…接続部。
【発明の属する技術分野】
本発明は、トレンチゲート構造のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を有する半導体装置に係り、特にトレンチゲート構造に関するもので、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、パワーＭＯＳＦＥＴ、ＭＣＴ（ＭＯＳ制御型サイリスタ）、ＩＥＧＴ（Injection Enhanced Gate Transistor；電子注入促進効果を有するＭＯＳトランジスタ）などに使用される。
【０００２】
【従来の技術】
高電圧、大電流のスイッチング素子の一種であるＭＯＳゲートにより駆動されるパワーＩＧＢＴとして、トレンチＩＧＢＴ（Ｕ−ＩＧＢＴ）が知られている。トレンチＩＧＢＴは、トレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチゲート構造を有し、プレーナーゲート構造のＩＧＢＴよりもセルピッチを微細化でき、オン抵抗の低減による性能向上（低損失化）が可能になる。
【０００３】
図８（ａ）乃至（ｃ）は、トレンチＩＧＢＴのチップ上面におけるベースパターン５１、ソースパターン５２、トレンチパターン５３およびトレンチ・ゲート引き出しパターン５４の一例を概略的に示している。
【０００４】
図９（ａ）、（ｂ）は、図８（ａ）乃至（ｃ）のパターンを用いた従来のトレンチＩＧＢＴの製造工程を説明するために、それぞれ図８（ｃ）中のＡ−Ａ´線、Ｂ´−Ｂ線に沿う断面構造を概略的に示している。
【０００５】
図１０は、図８（ａ）乃至（ｃ）に示したパターンを用いて製造されたトレンチＩＧＢＴを一部切欠して断面構造を概略的に示している。
【０００６】
以下、図８乃至図１０を参照しながら従来のトレンチＩＧＢＴの製造工程の概要を説明する。
【０００７】
まず、Ｎ型の半導体基板６１の表層部に拡散によりＰ型のベース領域６２を形成し、このベース領域６２の表層部に拡散によりＮ型のソース領域（エミッタ領域）６３を多数のストライプ状の平面パターンを有するように形成する。これにより、ベース領域６２の露出部も多数のストライプ状の平面パターンを有するようになる。
【０００８】
なお、前記Ｎ型の半導体基板６１は、具体的には、Ｐ+ 基板上にＮ+ 層およびＮ- 層をエピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハのＮ- 層の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層は、ドレイン領域（コレクタ層）となる。
【０００９】
次に、前記各ソース領域６３中に、ストライプ状の平面パターンを有するようにトレンチを前記基板領域６１中のＮ- 層に達する深さ（つまり、前記エミッタ領域６３とベース領域６２を貫通する深さ）まで形成した後、トレンチの内壁面および基板上にゲート絶縁膜（ＳｉＯ膜等）６４を形成する。
【００１０】
次に、ＣＶＤ（化学気相成長）法により、ゲート電極用のＰ（リン）を含有させたポリシリコン６５をトレンチの内部に埋め込むとともに基板上のゲート絶縁膜６４上の全面に堆積させる。
【００１１】
この後、トレンチ・ゲート引き出しパターン５４に基づいてゲート電極を引き出すためのパターニングを行ってゲート電極コンタクト用の広いパッド６８を形成するとともに、トレンチ内部のポリシリコン６５の上面をエッチバックして基板表面と同一面内となるようにする。
【００１２】
次に、基板上の全面に層間絶縁膜６６を堆積させた後、前記ゲート電極コンタクト用のパッド６８上で前記層間絶縁膜６６にゲート電極引き出し用の大きなコンタクトホールを開口するとともに、前記トレンチの開口周辺部の層間絶縁膜およびその下の基板表面のゲート絶縁膜にソース・ベース引き出し用のコンタクトホールを開口する。
【００１３】
次に、基板上の全面に金属配線層（例えばアルミ配線層）をスパッタ法により形成し、所要のパターニングを行ってソース・ベース電極（表面エミッタ電極）６７およびゲート電極６９を形成する。さらに、基板裏面にはコレクタ電極（図示せず）を形成する。
【００１４】
上記構成の従来のトレンチＩＧＢＴにおいては、トレンチゲートの間隔（セルピッチ）Ｐが比較的広く、コンタクト開口幅Ｗが加工精度に比べてある程度広いので、ソース領域６３とベース領域６２とをトレンチに平行な方向の全面で表面エミッタ電極６７により短絡している。
【００１５】
一方、セルピッチを縮小していくと、コンタクト開口幅Ｗが小さくなり、ソース領域６３とベース領域６２とをトレンチ平行方向の全面で表面エミッタ電極６７により短絡することが困難になった。
【００１６】
この問題を解決するために、例えば図１１に示すように、トレンチＩＧＢＴのソース領域６３ａが梯子状の平面パターンを有する（ベース領域の方形状の露出部６２ａが単位セル毎に点在する）ように形成することが提案されている。なお、図１１において、図１０中と対応する部分には図１０中と同一符号を付している。
【００１７】
さらに、例えば図１２に示すように、トレンチＩＧＢＴのストライプ状のトレンチに平行な方向に帯状のソース領域６３ａおよびベース領域６２ａが交互に存在する平面パターンを持たせるように形成することが提案されている。なお、図１２において、図１０中と対応する部分には図１０中と同一符号を付している。
【００１８】
ところで、トレンチゲート構造は、同じチップサイズのプレーナーゲート構造と比べてゲート電極の面積が大きくなり、オン抵抗は低減できるが、ゲート容量（図１０中に示すポリシリコンゲート６５とベース領域６２との間の容量Ｃgsおよびポリシリコンゲート６５とコレクタ層６１との間の容量Ｃgc）が大きくなる。これにより、スイッチ損失が増大するという難点があり、スイッチ損失を重要視する高周波信号分野での用途が制約されている。
【００１９】
そこで、トレンチゲート構造を高周波の用途に対応させるため、トレンチゲート構造によりオン抵抗を低減できた分だけチップサイズを縮小し、結果として、プレーナーゲート構造と同等のオン抵抗を維持しつつ、サイズ縮小によるゲート容量の低減およびコストダウンを図ろうとしている。
【００２０】
しかし、チップサイズを縮小すると、縮小後の熱抵抗が増大し、プレーナーゲート構造と同等のオン抵抗を維持したのでは、前記熱抵抗の増大により総合的な損失が増大し、高周波への用途に対応することが困難になる。
【００２１】
【発明が解決しようとする課題】
上記したようにトレンチゲート構造を採用した従来のトレンチＩＧＢＴは、ゲート容量およびスイッチ損失の低減を図るためにＩＧＢＴセルの微細化を進めると、熱抵抗が増大し、総合的な損失が増大し、高周波への用途に対応することが困難になるという問題点があった。
【００２２】
本発明は上記の問題点を解決すべくなされたもので、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現し得る半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、前記ベース領域の表層部に帯状の平面パターンを有するように形成された第１導電型の複数のソース領域と、間欠的なストライプ状の平面パターンを有するように前記ソース領域の平面パターン内にのみ配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、前記トレンチゲート電極間を電気的に接続する接続部とを具備することを特徴とする。
【００２４】
本発明の第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、前記ベース領域の表層部に全体として格子状の平面パターンを有するように形成された第１導電型のソース領域と、前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、前記各トレンチの内部に埋め込まれたトレンチゲート電極と、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、前記トレンチゲート電極間を電気的に接続する接続部とを具備することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るトレンチＩＧＢＴの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示している。
【００２７】
図２は、図１のトレンチＩＧＢＴの基板表面部の平面パターンを概略的に示している。
【００２８】
図３は、図２中のＣ−Ｃ´線に沿う断面構造をその上層部分とともに概略的に示している。
【００２９】
図１乃至図３に示すトレンチＩＧＢＴは、図１０を参照して前述したトレンチＩＧＢＴと比べて、ベース領域１２、ソース領域１３およびトレンチの平面パターンが異なる。
【００３０】
即ち、図１乃至図３において、１１はバイポーラトランジスタのコレクタ領域（ＭＯＳトランジスタのドレイン）となる第１導電型（本例ではＮ型）の半導体基板、１２は前記半導体基板１１の表層部に形成され、前記第１導電型とは逆の第２導電型（本例ではＰ型）の半導体層からなるＰベース領域、１３は前記ベース領域２の表層部に選択的に形成されたＮ+ 型のソース領域（Ｎ+ エミッタ領域）である。
【００３１】
なお、前記Ｎ型の半導体基板１１は、具体的には、Ｐ+ 基板１１１上にＮ+ バッファ層１１２およびＮ- 層１１３を順次エピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハのＮ- 層１１３の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層は、ドレイン領域となる。
【００３２】
１４は前記ソース領域１３中で複数列の間欠的なストライプ状の平面パターンを有するように、かつ、前記ベース領域１２を貫通する深さまで形成されたトレンチの各内壁面および基板表面に形成されたゲート絶縁膜である。１５は前記トレンチの内部に埋め込まれたトレンチゲート電極である。
【００３３】
ここで、前記ソース領域１３は、前記トレンチの長さ方向に交差する方向に帯状の平面パターンを有するように形成されており、前記各トレンチの平面パターンは、単位セル毎のソース領域内にのみ位置している。
【００３４】
また、前記トレンチに平行な方向において交互に位置する前記ソース領域１３の長さＬ１とＰベース領域１２の露出部の長さＬ２の比率は例えば１：２（換言すれば、単位セルの長さに占めるソース領域１３の長さの割合は１／３）に設定されている。
【００３５】
１６は前記基板１１上に堆積された層間絶縁膜、１７は前記層間絶縁膜１６およびその下の基板表面のゲート絶縁膜１４に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域１３の表面の一部およびＰベース領域１２の表面一部に共通にコンタクトする例えばアルミ配線からなるソース・ベース電極（表面エミッタ電極）である。２０は、基板裏面に形成されているコレクタ電極（ドレイン電極）である。
【００３６】
なお、各トレンチゲート電極１５を電気的に接続するように形成された接続部２１が設けられており、各トレンチゲート電極１５はゲート電極引き出し部（図示せず）に連なっている。本例では、上記接続部２１として、前記間欠的に形成されたトレンチの長さ方向で隣接するトレンチゲート電極１５の上面端部相互間に例えば不純物がドープされた多結晶シリコンをコンタクトさせるように形成しているが、これに限らず、トレンチの幅方向で隣接するトレンチゲート電極１５を連結するように導電体（図示せず）を形成するようにしてもよい。
【００３７】
図１乃至図３に示したトレンチＩＧＢＴにおいては、ソース領域１３は、トレンチの列方向に平行な方向に間欠的に存在しており、各トレンチの平面パターンはソース領域１３内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００３８】
ここで、トレンチに平行な方向において交互に位置するソース領域１３の長さＬ１とＰベース領域１２の露出部の長さＬ２の比率を例えば１：２、１：１、２：１に設定した場合について、セルチャネル幅に対するＭＯＳゲートの入力容量Ｃies 、帰還容量Ｃres 、スイッチング時間（立上がり時間ｔr 、立下がり時間ｔf ）、定常損失を表わすオン電圧ＶCEの特性を、同じセルサイズで図９（ｂ）に示したトレンチパターンを有する従来例のトレンチＩＧＢＴにおける対応する特性と対比する。
【００３９】
図４に示すＣiesの電圧（Ｖ）依存特性および図５に示すＣresの電圧（Ｖ）依存特性からわかるように、従来例のトレンチＩＧＢＴにおけるＭＯＳゲートのゲート・ソース間の入力容量Ｃies ＝2350pF、ゲート・ドレイン間の帰還容量Ｃres ＝900pFと比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、Ｌ１／Ｌ２＝１の場合には容量Ｃies ＝1200pF、容量Ｃres ＝400pF であり、それぞれ50％、55％も低減されている。また、Ｌ１／Ｌ２＝１／２の場合には容量Ｃies ＝1500pF、容量Ｃres ＝570pF である。
【００４０】
この容量の低減量は、ソース領域１３とＰベース領域１２の露出部の長さの比率、つまり、単位セルの長さに占めるソース領域１３の長さの割合によって変化させることができ、ソース領域１３とＰベース領域１２の露出部の長さの比率を例えば２以下に設定した場合に、他の特性を含めて実用上有効である。
【００４１】
なお、従来例のトレンチＩＧＢＴにおける立上がり時間ｔr ＝40ns、立下がり時間ｔf ＝100ns と比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、前述した容量の低減効果に対応して、立上がり時間ｔr 、立下がり時間ｔfがそれぞれ低減することが期待される。
【００４２】
また、従来例のトレンチＩＧＢＴのオン電圧ＶCE＝2.0Vと比べて、同じセルサイズで形成した本例のトレンチＩＧＢＴは、チャネル幅Ｗが同じであるのでオン電圧ＶCEは変化せず、オン電圧ＶCE＝2.0Vである。
【００４３】
上記特性から、図１乃至図３に示したトレンチＩＧＢＴは、オン電圧ＶCEを悪化させずに、容量を低減し、スイッチング損失を低減させることができることが分かる。したがって、本例のトレンチＩＧＢＴは、トレンチゲート構造のオン電圧ＶCEが低いという利点を残したまま、スイッチング損失を低減させることができる。
【００４４】
なお、トレンチゲート電極１５を引き出す構造は、図８（ｃ）に示したトレンチ・ゲート引き出しパターン５４のようにゲート電極コンタクト用の広いパッドを形成する構造に限定されるものではなく、種々の構造を採用することが可能である。
【００４５】
＜第１の実施の形態の変形例＞
図６は、第１の実施の形態の変形例に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）１３ａおよびトレンチの平面パターンの一例を概略的に示している。
【００４６】
図６に示すトレンチＩＧＢＴは、前述した第１の実施の形態に係るトレンチＩＧＢＴと比べて、ソース領域１３ａは、全体として格子状の平面パターンを有するように形成されており、各トレンチの平面パターンはソース領域１３ａ内にのみ間欠的に位置している点が異なり、その他は同じであるので図１中と同一符号を付している。
【００４７】
即ち、ソース領域１３ａは、トレンチに平行な方向に形成された第１の部分および隣り合う列のトレンチ相互間の領域でトレンチに平行な方向の間欠的な位置で前記第１の部分に連なるように形成された第２の部分を有する。そして、図示しないが、ソース・ベース電極（エミッタ電極）は、ソース領域１３ａの第２の部分およびそれに隣接するＰベース領域の露出部１２ａに共通にコンタクトするように形成されている。
【００４８】
上記変形例に係るトレンチＩＧＢＴにおいても、前述した第１の実施の形態に係るトレンチＩＧＢＴと同様に、各トレンチの平面パターンはソース領域１３ａ内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００４９】
＜第２の実施の形態＞
図７は、第２の実施の形態に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）１３およびトレンチの平面パターンの一例を概略的に示している。
【００５０】
図７に示すトレンチＩＧＢＴは、前述した第１の実施の形態に係るトレンチＩＧＢＴと比べて、（１）トレンチおよびその内部に埋め込まれたトレンチゲート電極１５ａが、ソース領域１３ｂ中で全体としてメッシュ（格子）あるいはオフセットを有するメッシュ（千鳥模様の格子）の各辺が分断された平面パターンを有するように形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００５１】
上記第２の実施の形態に係るトレンチＩＧＢＴにおいても、前述した第１の実施の形態に係るトレンチＩＧＢＴと同様に、各トレンチの平面パターンはソース領域１３ｂ内にのみ位置するように局所的（間欠的）に形成したことにより、トレンチゲート電極１５とＰベース領域１２との間の無駄な容量分が存在しなくなり、トレンチゲート電極１５とコレクタ領域１１（Ｎ- 層１１３）との間の容量分が低減する。
【００５２】
また、本発明の半導体装置は、上記実施例のトレンチＩＧＢＴに限らず、上記トレンチＩＧＢＴのＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ部がＰ+ ／Ｎ- エピタキシャルウエハに変更されたＭＯＳ制御型サイリスタにも適用可能であり、さらには、ＩＥＧＴにも適用可能である。
【００５３】
【発明の効果】
上述したように本発明の半導体装置によれば、トレンチゲートの平面パターンを工夫することにより、従来のプレーナゲート構造と同等のオン抵抗を維持し、ゲート容量およびスイッチ損失の低減を図り、高周波の用途に対応可能なトレンチゲート構造を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトレンチＩＧＢＴの一部を取り出して一部切欠して断面構造およびトレンチゲート部の立体構造を概略的に示す図。
【図２】図１のトレンチＩＧＢＴの基板表面部の平面パターンを概略的に示す図。
【図３】図２中のＣ−Ｃ´線に沿う断面構造をその上層部分とともに概略的に示す図。
【図４】図１乃至図３に示したトレンチＩＧＢＴの入力容量Ｃies特性を示す図。
【図５】図１乃至図３に示したトレンチＩＧＢＴの帰還容量Ｃres 特性を示す図。
【図６】本発明の第１の実施の形態の変形例に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）およびトレンチの平面パターンを概略的に示す図。
【図７】本発明の第２の実施の形態に係るトレンチＩＧＢＴにおけるソース領域（Ｎ+ エミッタ領域）およびトレンチの平面パターンを概略的に示す図。
【図８】トレンチＩＧＢＴのベースパターン、ソースパターン、トレンチパターンおよびゲート引き出しパターンの一例を概略的に示す図。
【図９】図８のパターンを用いた従来のトレンチＩＧＢＴの製造工程を概略的に示す断面図。
【図１０】図８に示したパターンを用いて製造されたトレンチＩＧＢＴを概略的に示す一部切欠断面図。
【図１１】トレンチＩＧＢＴのソース領域の梯子状の平面パターンの一例を概略的に示す図。
【図１２】トレンチＩＧＢＴのソース領域およびベース領域がトレンチ長さ方向に交互に存在に形成する平面パターンの一例を概略的に示す図。
【符号の説明】
１１…Ｎ型コレクタ領域、
１２…Ｐ+ 型ベース領域、
１３…Ｎ+ 型ソース領域（エミッタ領域）、
１４…ゲート絶縁膜、
１５…トレンチゲート電極、
１６…層間絶縁膜、
１７…ソース・ベース電極（表面エミッタ電極）、
２０…コレクタ電極（ドレイン電極）、
２１…接続部。
Claims (4)
- 第１導電型の半導体基板と、
前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、
前記ベース領域の表層部に帯状の平面パターンを有するように形成された第１導電型の複数のソース領域と、
間欠的なストライプ状の平面パターンを有するように前記ソース領域の平面パターン内にのみ配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
前記基板上に堆積された層間絶縁膜と、
前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
前記トレンチゲート電極間を電気的に接続する接続部
とを具備することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記複数のソース領域の配列方向に平行な方向において前記ソース領域と前記ベース領域の露出部とが交互に位置し、前記複数のソース領域の配列方向に平行な方向におけるソース領域の長さをＬ１、前記複数のソース領域の配列方向に平行な方向における前記ベース領域の露出部の長さをＬ２としたときのＬ１とＬ２の比率Ｌ２／Ｌ１が２以下に設定されていることを特徴とする半導体装置。 - 第１導電型の半導体基板と、
前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、
前記ベース領域の表層部に全体として格子状の平面パターンを有するように形成された第１導電型のソース領域と、
前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
前記基板上に堆積された層間絶縁膜と、
前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
前記トレンチゲート電極間を電気的に接続する接続部
とを具備することを特徴とする半導体装置。 - 第１導電型の半導体基板と、
前記半導体基板の表層部に形成され、前記第１導電型とは逆の第２導電型の半導体層からなるベース領域と、
前記ベース領域の一部が露出するような平面パターンを有するように前記ベース領域の表層部に形成された第１導電型のソース領域と、
ストライプ状の各平面パターンを有し、前記ソース領域の平面パターン内にのみ間欠的に配置され、前記ベース領域を貫通する深さまで形成された複数のトレンチと、
前記複数のトレンチの各内壁面に形成されたゲート絶縁膜と、
前記各トレンチの内部に埋め込まれたトレンチゲート電極と、
前記基板上に堆積された層間絶縁膜と、
前記層間絶縁膜に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域の表面の一部およびベース領域の表面の一部に共通にコンタクトするソース・ベース電極と、
前記トレンチゲート電極間を電気的に接続する接続部
とを具備することを特徴とする半導体装置。
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