JP2001015738A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001015738A JP2001015738A JP11183907A JP18390799A JP2001015738A JP 2001015738 A JP2001015738 A JP 2001015738A JP 11183907 A JP11183907 A JP 11183907A JP 18390799 A JP18390799 A JP 18390799A JP 2001015738 A JP2001015738 A JP 2001015738A
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Abstract
(57)【要約】
【課題】トレンチＩＧＢＴで、セルの微細化を進めて
も、従来のプレーナ構造と同等の負荷短絡耐量を維持
し、定常損失の低いトレンチ構造を実現する。 【解決手段】Ｎ- 層コレクタ領域１１の表層部に形成さ
れたＰ+ ベース領域１２とその表層部に選択的に形成さ
れたＮ+ ソース領域１３と、ソース領域中でストライプ
パターン状に、かつ、ベース領域を貫通する深さまで形
成されたトレンチの各内壁面および基板表面に形成され
たゲート絶縁膜１４と、各トレンチ内部に埋め込まれた
トレンチゲート電極１５と、層間絶縁膜１６と、層間絶
縁膜とその下層のゲート絶縁膜の開口を通じてソース領
域およびベース領域に共通にコンタクトする表面エミッ
タ電極１７とを具備し、ソース領域は、隣り合うトレン
チゲート電極の相互間でトレンチゲート電極平行方向に
間欠的に存在し、トレンチ内側壁面のゲート絶縁膜に接
触している。
も、従来のプレーナ構造と同等の負荷短絡耐量を維持
し、定常損失の低いトレンチ構造を実現する。 【解決手段】Ｎ- 層コレクタ領域１１の表層部に形成さ
れたＰ+ ベース領域１２とその表層部に選択的に形成さ
れたＮ+ ソース領域１３と、ソース領域中でストライプ
パターン状に、かつ、ベース領域を貫通する深さまで形
成されたトレンチの各内壁面および基板表面に形成され
たゲート絶縁膜１４と、各トレンチ内部に埋め込まれた
トレンチゲート電極１５と、層間絶縁膜１６と、層間絶
縁膜とその下層のゲート絶縁膜の開口を通じてソース領
域およびベース領域に共通にコンタクトする表面エミッ
タ電極１７とを具備し、ソース領域は、隣り合うトレン
チゲート電極の相互間でトレンチゲート電極平行方向に
間欠的に存在し、トレンチ内側壁面のゲート絶縁膜に接
触している。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
ＭＯＳ（絶縁ゲート型）素子とが複合したバイポーラ・
ＭＯＳ複合型の半導体装置に係り、特にトレンチゲート
構造を有する半導体装置におけるトレンチゲートの幅方
向におけるソースパターンの対向幅（チャネル幅密度）
に関するもので、例えばトレンチの側壁をチャネル領域
とするパワーＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）、ＭＯＳ制御型サイリスタ、電子注入促進効果
を有するパワーＭＯＳトランジスタなどに使用される。
ＭＯＳ（絶縁ゲート型）素子とが複合したバイポーラ・
ＭＯＳ複合型の半導体装置に係り、特にトレンチゲート
構造を有する半導体装置におけるトレンチゲートの幅方
向におけるソースパターンの対向幅（チャネル幅密度）
に関するもので、例えばトレンチの側壁をチャネル領域
とするパワーＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）、ＭＯＳ制御型サイリスタ、電子注入促進効果
を有するパワーＭＯＳトランジスタなどに使用される。
【０００２】
【従来の技術】高電圧、大電流のスイッチング素子の一
種であるＭＯＳゲートにより駆動されるパワーＩＧＢＴ
として、プレーナ構造を有するプレーナＩＧＢＴのほか
に、トレンチＩＧＢＴが知られている。トレンチＩＧＢ
Ｔは、微細化と性能向上（低損失化）を両立させるた
め、トレンチ側壁をチャネル領域とするトレンチＩＧＢ
Ｔセルを半導体基板上に多数並設したトレンチゲート構
造を有するものである。
種であるＭＯＳゲートにより駆動されるパワーＩＧＢＴ
として、プレーナ構造を有するプレーナＩＧＢＴのほか
に、トレンチＩＧＢＴが知られている。トレンチＩＧＢ
Ｔは、微細化と性能向上（低損失化）を両立させるた
め、トレンチ側壁をチャネル領域とするトレンチＩＧＢ
Ｔセルを半導体基板上に多数並設したトレンチゲート構
造を有するものである。
【０００３】図７（ａ）乃至（ｃ）は、トレンチＩＧＢ
Ｔのチップ上面におけるベースパターン５１、ソースパ
ターン５２、トレンチパターン５３およびトレンチ・ゲ
ート引き出しパターン５４の一例を概略的に示してい
る。
Ｔのチップ上面におけるベースパターン５１、ソースパ
ターン５２、トレンチパターン５３およびトレンチ・ゲ
ート引き出しパターン５４の一例を概略的に示してい
る。
【０００４】図８（ａ）、（ｂ）は、図７（ａ）乃至
（ｃ）のパターンを用いた従来のトレンチＩＧＢＴの製
造工程を説明するために、それぞれ図７（ｃ）中のＡ−
Ａ´線、Ｂ´−Ｂ線に沿う断面構造を概略的に示してい
る。
（ｃ）のパターンを用いた従来のトレンチＩＧＢＴの製
造工程を説明するために、それぞれ図７（ｃ）中のＡ−
Ａ´線、Ｂ´−Ｂ線に沿う断面構造を概略的に示してい
る。
【０００５】図９は、図７（ａ）乃至（ｃ）に示したパ
ターンを用いて製造されたトレンチＩＧＢＴを一部切欠
して断面構造を概略的に示している。
ターンを用いて製造されたトレンチＩＧＢＴを一部切欠
して断面構造を概略的に示している。
【０００６】以下、図７乃至図９を参照しながら従来の
トレンチＩＧＢＴの製造工程の概要を説明する。
トレンチＩＧＢＴの製造工程の概要を説明する。
【０００７】まず、Ｎ型の半導体基板６１の表層部に、
ベースパターン５１に基づいてＰ型のベース領域６２を
拡散により形成し、このベース領域６２の表層部に、ソ
ースパターン５２に基づいてＮ型のソース領域（エミッ
タ領域）６３を拡散により形成する。
ベースパターン５１に基づいてＰ型のベース領域６２を
拡散により形成し、このベース領域６２の表層部に、ソ
ースパターン５２に基づいてＮ型のソース領域（エミッ
タ領域）６３を拡散により形成する。
【０００８】なお、前記Ｎ型の半導体基板６１は、具体
的には、Ｐ+ 基板上にＮ+ 層およびＮ- 層をエピタキシ
ャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ
のＮ- 層の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層
は、ドレイン領域となる。
的には、Ｐ+ 基板上にＮ+ 層およびＮ- 層をエピタキシ
ャル成長させたＰ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ
のＮ- 層の表層部であり、これらのＰ+ ／Ｎ+ ／Ｎ- 層
は、ドレイン領域となる。
【０００９】次に、前記ソース領域６３中に、トレンチ
パターン５３に基づいて多数のトレンチを前記基板領域
６１中のＮ- 層に達する深さ（つまり、前記エミッタ領
域６３とベース領域６２を貫通する深さ）まで形成した
後、トレンチの内壁面および基板上にゲート絶縁膜（Ｓ
ｉＯ膜等）６４を形成する。
パターン５３に基づいて多数のトレンチを前記基板領域
６１中のＮ- 層に達する深さ（つまり、前記エミッタ領
域６３とベース領域６２を貫通する深さ）まで形成した
後、トレンチの内壁面および基板上にゲート絶縁膜（Ｓ
ｉＯ膜等）６４を形成する。
【００１０】次に、ＣＶＤ（化学気相成長）法により、
ゲート電極用のＰ（リン）を含有させたポリシリコン６
５をトレンチの内部に埋め込むとともに基板上のゲート
絶縁膜６４上の全面に堆積させる。
ゲート電極用のＰ（リン）を含有させたポリシリコン６
５をトレンチの内部に埋め込むとともに基板上のゲート
絶縁膜６４上の全面に堆積させる。
【００１１】この後、トレンチ・ゲート引き出しパター
ン５４に基づいてゲート電極を引き出すためのパターニ
ングを行ってゲート電極コンタクト用の広いパッド６８
とセル周辺のゲート配線を形成するとともに、トレンチ
内部のポリシリコン６５の上面をエッチバックして基板
表面と同一面内となるようにする。
ン５４に基づいてゲート電極を引き出すためのパターニ
ングを行ってゲート電極コンタクト用の広いパッド６８
とセル周辺のゲート配線を形成するとともに、トレンチ
内部のポリシリコン６５の上面をエッチバックして基板
表面と同一面内となるようにする。
【００１２】次に、基板上の全面に層間絶縁膜６６を堆
積させた後、前記ゲート電極コンタクト用のパッド６８
上とセル周辺のゲート配線上で前記層間絶縁膜６６にゲ
ート電極引き出し用の大きなコンタクトホールとゲート
配線部のコンタクトホールとを開口するとともに、前記
トレンチの開口周辺部の層間絶縁膜およびその下の基板
表面のゲート絶縁膜にソース・ベース引き出し用のコン
タクトホールを開口する。
積させた後、前記ゲート電極コンタクト用のパッド６８
上とセル周辺のゲート配線上で前記層間絶縁膜６６にゲ
ート電極引き出し用の大きなコンタクトホールとゲート
配線部のコンタクトホールとを開口するとともに、前記
トレンチの開口周辺部の層間絶縁膜およびその下の基板
表面のゲート絶縁膜にソース・ベース引き出し用のコン
タクトホールを開口する。
【００１３】次に、基板上の全面に金属配線層（例えば
アルミ配線層）をスパッタ法により形成し、所要のパタ
ーニングを行ってソース・ベース電極（表面エミッタ電
極）６７およびゲート電極６９を形成する。さらに、基
板裏面にはコレクタ電極（図示せず）を形成する。
アルミ配線層）をスパッタ法により形成し、所要のパタ
ーニングを行ってソース・ベース電極（表面エミッタ電
極）６７およびゲート電極６９を形成する。さらに、基
板裏面にはコレクタ電極（図示せず）を形成する。
【００１４】上記構成の従来のトレンチＩＧＢＴにおい
ては、トレンチゲートの間隔（セルピッチ）Ｐが比較的
広く、コンタクト開口幅Ｗが加工精度に比べてある程度
広いので、ソース領域６３とベース領域６２とをトレン
チに平行な方向の全面で表面エミッタ電極６７により短
絡している。
ては、トレンチゲートの間隔（セルピッチ）Ｐが比較的
広く、コンタクト開口幅Ｗが加工精度に比べてある程度
広いので、ソース領域６３とベース領域６２とをトレン
チに平行な方向の全面で表面エミッタ電極６７により短
絡している。
【００１５】一方、セルピッチを縮小していくと、コン
タクト開口幅Ｗが小さくなり、ソース領域６３とベース
領域６２とをトレンチ平行方向の全面で表面エミッタ電
極６７により短絡することが困難になった。
タクト開口幅Ｗが小さくなり、ソース領域６３とベース
領域６２とをトレンチ平行方向の全面で表面エミッタ電
極６７により短絡することが困難になった。
【００１６】この問題を解決するために、例えば図１０
に示すように、梯子状のソースパターンを使用してソー
ス領域を形成することが提案されている。なお、図１０
において、図９中と対応する部分には図９中と同一符号
を付している。
に示すように、梯子状のソースパターンを使用してソー
ス領域を形成することが提案されている。なお、図１０
において、図９中と対応する部分には図９中と同一符号
を付している。
【００１７】ところで、ＩＧＢＴが例えばモータ制御に
用いられる場合には、モータの不具合の発生時を検知し
てモータの電流を遮断するための保護回路が使用されて
いる。この保護回路は、モータの不具合の発生時を検知
した時にＩＧＢＴのゲート駆動信号を非活性化する（Ｉ
ＧＢＴをオフ制御する）までに通常は１０μｓの時間を
必要とする。そして、ＩＧＢＴがオフし始めてからＩＧ
ＢＴの電流が遮断されるまでに通常は１０μｓの時間を
必要とする。即ち、保護回路がモータの不具合の発生時
を検知してから少なくとも２０μｓの時間はＩＧＢＴが
破壊されない必要があり、この時間はＩＧＢＴの負荷短
絡耐量（ｔｓｃ）と呼ばれる。
用いられる場合には、モータの不具合の発生時を検知し
てモータの電流を遮断するための保護回路が使用されて
いる。この保護回路は、モータの不具合の発生時を検知
した時にＩＧＢＴのゲート駆動信号を非活性化する（Ｉ
ＧＢＴをオフ制御する）までに通常は１０μｓの時間を
必要とする。そして、ＩＧＢＴがオフし始めてからＩＧ
ＢＴの電流が遮断されるまでに通常は１０μｓの時間を
必要とする。即ち、保護回路がモータの不具合の発生時
を検知してから少なくとも２０μｓの時間はＩＧＢＴが
破壊されない必要があり、この時間はＩＧＢＴの負荷短
絡耐量（ｔｓｃ）と呼ばれる。
【００１８】しかし、前記したような梯子状のソースパ
ターンを使用してソース領域を形成したトレンチＩＧＢ
Ｔのセルの微細化を進めると、単位面積当りの電流密度
が増大し、トレンチＩＧＢＴの負荷短絡耐量がプレーナ
ＩＧＢＴよりも大幅に低下するという問題点が発生して
きた。
ターンを使用してソース領域を形成したトレンチＩＧＢ
Ｔのセルの微細化を進めると、単位面積当りの電流密度
が増大し、トレンチＩＧＢＴの負荷短絡耐量がプレーナ
ＩＧＢＴよりも大幅に低下するという問題点が発生して
きた。
【００１９】例えば電流密度が１３０Ａ／ｃｍ2 のプレ
ーナＩＧＢＴの負荷短絡耐量が２５μｓであるのに対し
て、電流密度が４００Ａ／ｃｍ2 のトレンチＩＧＢＴの
負荷短絡耐量は１μｓに低下してしまう。
ーナＩＧＢＴの負荷短絡耐量が２５μｓであるのに対し
て、電流密度が４００Ａ／ｃｍ2 のトレンチＩＧＢＴの
負荷短絡耐量は１μｓに低下してしまう。
【００２０】
【発明が解決しようとする課題】上記したようにトレン
チゲート構造および梯子状ソースパターンを採用した従
来のトレンチＩＧＢＴは、ＩＧＢＴセルの微細化を進め
ると、単位面積当りの電流密度が増大し、負荷短絡耐量
が大幅に低下するという問題点があった。
チゲート構造および梯子状ソースパターンを採用した従
来のトレンチＩＧＢＴは、ＩＧＢＴセルの微細化を進め
ると、単位面積当りの電流密度が増大し、負荷短絡耐量
が大幅に低下するという問題点があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、セルの微細化を進めてもチャネル幅密度を適
切に設計することにより、従来のプレーナ構造と同等の
負荷短絡耐量を維持し、プレーナ構造より定常損失の低
いトレンチ構造を実現し得る半導体装置を提供すること
を目的とする。
たもので、セルの微細化を進めてもチャネル幅密度を適
切に設計することにより、従来のプレーナ構造と同等の
負荷短絡耐量を維持し、プレーナ構造より定常損失の低
いトレンチ構造を実現し得る半導体装置を提供すること
を目的とする。
【００２２】
【課題を解決するための手段】本発明の第１の半導体装
置は、第１導電型の半導体基板と、前記半導体基板の表
層部に形成され、前記第１導電型とは逆の第２導電型の
半導体層からなるベース領域と、前記ベース領域の表層
部に選択的に形成された第１導電型のソース領域と、前
記ソース領域中で平面パターンが複数列のストライプパ
ターン状に、かつ、前記ベース領域を貫通する深さまで
形成されたトレンチの各内壁面および基板表面に形成さ
れたゲート絶縁膜と、前記各トレンチの内部に埋め込ま
れたトレンチゲート電極と、前記基板上に堆積された層
間絶縁膜と、前記層間絶縁膜およびその下の基板表面の
ゲート絶縁膜に開口されたソース・ベース引き出し用の
コンタクトホールを通じて前記ソース領域の表面の一部
およびベース領域の表面の一部に共通にコンタクトする
ソース・ベース電極とを具備し、前記ソース領域は、複
数列の前記トレンチゲート電極の隣り合う相互間の領域
で前記トレンチゲート電極に平行な方向に間欠的に存在
するとともに前記トレンチ内側壁面のゲート絶縁膜に接
触していることを特徴とする。
置は、第１導電型の半導体基板と、前記半導体基板の表
層部に形成され、前記第１導電型とは逆の第２導電型の
半導体層からなるベース領域と、前記ベース領域の表層
部に選択的に形成された第１導電型のソース領域と、前
記ソース領域中で平面パターンが複数列のストライプパ
ターン状に、かつ、前記ベース領域を貫通する深さまで
形成されたトレンチの各内壁面および基板表面に形成さ
れたゲート絶縁膜と、前記各トレンチの内部に埋め込ま
れたトレンチゲート電極と、前記基板上に堆積された層
間絶縁膜と、前記層間絶縁膜およびその下の基板表面の
ゲート絶縁膜に開口されたソース・ベース引き出し用の
コンタクトホールを通じて前記ソース領域の表面の一部
およびベース領域の表面の一部に共通にコンタクトする
ソース・ベース電極とを具備し、前記ソース領域は、複
数列の前記トレンチゲート電極の隣り合う相互間の領域
で前記トレンチゲート電極に平行な方向に間欠的に存在
するとともに前記トレンチ内側壁面のゲート絶縁膜に接
触していることを特徴とする。
【００２３】この場合、前記ベース領域のうちで前記ト
レンチゲート電極に平行な方向における前記ソース領域
の相互間領域に存在する一部が前記トレンチ内側壁面の
ゲート絶縁膜に接触するトレンチゲート電極平行方向の
長さに対して前記ソース領域が前記トレンチ内側壁面の
ゲート絶縁膜に接触するトレンチゲート電極平行方向の
長さを短く設定し、具体的には、前記ソース領域および
ベース領域の一部が前記トレンチゲート電極に平行な方
向で前記トレンチ内側壁面のゲート絶縁膜に交互に接触
する長さの比率を３／７以下とし、チャネル幅密度が７
５０ｃｍ／ｃｍ 2 以下となるように設定することで、モ
ータ制御に保護回路がなくても用いることが可能な負荷
短絡耐量の最小値＝２０μｓを維持することが可能にな
る。
レンチゲート電極に平行な方向における前記ソース領域
の相互間領域に存在する一部が前記トレンチ内側壁面の
ゲート絶縁膜に接触するトレンチゲート電極平行方向の
長さに対して前記ソース領域が前記トレンチ内側壁面の
ゲート絶縁膜に接触するトレンチゲート電極平行方向の
長さを短く設定し、具体的には、前記ソース領域および
ベース領域の一部が前記トレンチゲート電極に平行な方
向で前記トレンチ内側壁面のゲート絶縁膜に交互に接触
する長さの比率を３／７以下とし、チャネル幅密度が７
５０ｃｍ／ｃｍ 2 以下となるように設定することで、モ
ータ制御に保護回路がなくても用いることが可能な負荷
短絡耐量の最小値＝２０μｓを維持することが可能にな
る。
【００２４】本発明の第２の半導体装置は、第１導電型
の半導体基板と、前記半導体基板の表層部に形成され、
前記第１導電型とは逆の第２導電型の半導体層からなる
ベース領域と、前記ベース領域の表層部に選択的に形成
された第１導電型のソース領域と、前記ソース領域中で
平面パターンが全体として格子状あるいはオフセット格
子状に、かつ、前記ベース領域を貫通する深さまで形成
されたトレンチの各内壁面および基板表面に形成された
ゲート絶縁膜と、前記各トレンチの内部に埋め込まれた
トレンチゲート電極と、前記基板上に堆積された層間絶
縁膜と、前記層間絶縁膜およびその下の基板表面のゲー
ト絶縁膜に開口されたソース・ベース引き出し用のコン
タクトホールを通じて前記ソース領域の表面の一部およ
びベース領域の表面の一部に共通にコンタクトするソー
ス・ベース電極とを具備し、前記ソース領域は、前記ト
レンチゲート電極に囲まれた平面方形の領域内で前記ト
レンチゲート電極の各辺に沿って間欠的に存在するとと
もに前記トレンチ内側壁面のゲート絶縁膜に接触してい
ることを特徴とする。
の半導体基板と、前記半導体基板の表層部に形成され、
前記第１導電型とは逆の第２導電型の半導体層からなる
ベース領域と、前記ベース領域の表層部に選択的に形成
された第１導電型のソース領域と、前記ソース領域中で
平面パターンが全体として格子状あるいはオフセット格
子状に、かつ、前記ベース領域を貫通する深さまで形成
されたトレンチの各内壁面および基板表面に形成された
ゲート絶縁膜と、前記各トレンチの内部に埋め込まれた
トレンチゲート電極と、前記基板上に堆積された層間絶
縁膜と、前記層間絶縁膜およびその下の基板表面のゲー
ト絶縁膜に開口されたソース・ベース引き出し用のコン
タクトホールを通じて前記ソース領域の表面の一部およ
びベース領域の表面の一部に共通にコンタクトするソー
ス・ベース電極とを具備し、前記ソース領域は、前記ト
レンチゲート電極に囲まれた平面方形の領域内で前記ト
レンチゲート電極の各辺に沿って間欠的に存在するとと
もに前記トレンチ内側壁面のゲート絶縁膜に接触してい
ることを特徴とする。
【００２５】この場合、前記ベース領域のうち前記トレ
ンチゲート電極に囲まれた平面方形の領域内で前記ソー
ス領域の相互間領域に存在する一部が前記トレンチ内側
壁面のゲート絶縁膜に接触するトレンチゲート電極平行
方向の長さに対して前記ソース領域が前記トレンチ内側
壁面のゲート絶縁膜に接触するトレンチゲート電極平行
方向の長さは所定の比率以下として、チャネル幅密度が
７５０ｃｍ／ｃｍ2 以下となるように設定することによ
り、負荷短絡耐量としてモータ制御に用いることが可能
な最小値＝２０μｓを維持することが可能になる。
ンチゲート電極に囲まれた平面方形の領域内で前記ソー
ス領域の相互間領域に存在する一部が前記トレンチ内側
壁面のゲート絶縁膜に接触するトレンチゲート電極平行
方向の長さに対して前記ソース領域が前記トレンチ内側
壁面のゲート絶縁膜に接触するトレンチゲート電極平行
方向の長さは所定の比率以下として、チャネル幅密度が
７５０ｃｍ／ｃｍ2 以下となるように設定することによ
り、負荷短絡耐量としてモータ制御に用いることが可能
な最小値＝２０μｓを維持することが可能になる。
【００２６】本発明の第３の半導体装置は、本発明の第
１または第２の半導体装置において、前記半導体基板は
Ｐ+ 層／Ｎ+ 層／Ｎ- 層が積層されてなり、前記Ｎ- 層
の表層部にＰ型ベース領域が形成されてなり、前記Ｐ+
層／Ｎ+ 層／Ｎ- 層がバイポーラトランジスタのコレク
タ領域およびＭＯＳトランジスタのドレイン領域とな
り、前記ソース・ベース電極が表面エミッタ電極とな
り、前記Ｐ+ 層の裏面にコレクタ電極が形成されてな
り、トレンチ構造の絶縁ゲート型バイポーラトランジス
タとして形成されたことを特徴とする。
１または第２の半導体装置において、前記半導体基板は
Ｐ+ 層／Ｎ+ 層／Ｎ- 層が積層されてなり、前記Ｎ- 層
の表層部にＰ型ベース領域が形成されてなり、前記Ｐ+
層／Ｎ+ 層／Ｎ- 層がバイポーラトランジスタのコレク
タ領域およびＭＯＳトランジスタのドレイン領域とな
り、前記ソース・ベース電極が表面エミッタ電極とな
り、前記Ｐ+ 層の裏面にコレクタ電極が形成されてな
り、トレンチ構造の絶縁ゲート型バイポーラトランジス
タとして形成されたことを特徴とする。
【００２７】本発明の第４の半導体装置は、本発明の第
１または第２の半導体装置において、前記半導体基板は
Ｐ+ 層／Ｎ- 層が積層されてなり、前記Ｎ- 層の表層部
にＰ型ベース領域が形成されてなり、ＭＯＳ制御型サイ
リスタとして形成されたことを特徴とする。
１または第２の半導体装置において、前記半導体基板は
Ｐ+ 層／Ｎ- 層が積層されてなり、前記Ｎ- 層の表層部
にＰ型ベース領域が形成されてなり、ＭＯＳ制御型サイ
リスタとして形成されたことを特徴とする。
【００２８】本発明の第５の半導体装置は、本発明の第
１または第２の半導体装置において、前記半導体装置が
電子注入促進型のパワーＭＯＳトランジスタであること
を特徴とする。
１または第２の半導体装置において、前記半導体装置が
電子注入促進型のパワーＭＯＳトランジスタであること
を特徴とする。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３０】＜第１の実施の形態＞図１（ａ）は、本発
明の第１の実施の形態に係るトレンチＩＧＢＴの一部を
取り出して平面パターンを概略的に示しており、そのＢ
−Ｂ´線に沿う断面構造をエミッタ電極などと共に概略
的に図１（ｂ）に示している。
明の第１の実施の形態に係るトレンチＩＧＢＴの一部を
取り出して平面パターンを概略的に示しており、そのＢ
−Ｂ´線に沿う断面構造をエミッタ電極などと共に概略
的に図１（ｂ）に示している。
【００３１】図１（ａ）、（ｂ）に示すトレンチＩＧＢ
Ｔは、図１０を参照して前述したトレンチＩＧＢＴと比
べて、ソース領域の平面パターンが異なる。
Ｔは、図１０を参照して前述したトレンチＩＧＢＴと比
べて、ソース領域の平面パターンが異なる。
【００３２】即ち、図１において、１１はバイポーラト
ランジスタのコレクタ領域（ＭＯＳトランジスタのドレ
イン）となる第１導電型（本例ではＮ型）の半導体基
板、１２は前記半導体基板１１の表層部に形成され、前
記第１導電型とは逆の第２導電型（本例ではＰ型）の半
導体層からなるベース領域、１３は前記ベース領域２の
表層部に選択的に形成されたＮ+ 型のソース領域（エミ
ッタ領域）である。
ランジスタのコレクタ領域（ＭＯＳトランジスタのドレ
イン）となる第１導電型（本例ではＮ型）の半導体基
板、１２は前記半導体基板１１の表層部に形成され、前
記第１導電型とは逆の第２導電型（本例ではＰ型）の半
導体層からなるベース領域、１３は前記ベース領域２の
表層部に選択的に形成されたＮ+ 型のソース領域（エミ
ッタ領域）である。
【００３３】なお、前記Ｎ型の半導体基板１１は、具体
的には、Ｐ+ 基板１１１上にＮ+ 層１１２およびＮ- 層
１１３を順次エピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ
- エピタキシャルウエハのＮ- 層１１３の表層部であ
り、これらのＰ+ ／Ｎ+ ／Ｎ-層は、ドレイン領域とな
る。
的には、Ｐ+ 基板１１１上にＮ+ 層１１２およびＮ- 層
１１３を順次エピタキシャル成長させたＰ+ ／Ｎ+ ／Ｎ
- エピタキシャルウエハのＮ- 層１１３の表層部であ
り、これらのＰ+ ／Ｎ+ ／Ｎ-層は、ドレイン領域とな
る。
【００３４】１４は前記ソース領域１３中で平面パター
ンが複数列のストライプパターン状に、かつ、前記ベー
ス領域１２を貫通する深さまで形成されたトレンチの各
内壁面および基板表面に形成されたゲート絶縁膜であ
る。１５は前記トレンチの内部に埋め込まれたトレンチ
ゲート電極であり、図示しないがゲート電極引き出し部
に連なっている。
ンが複数列のストライプパターン状に、かつ、前記ベー
ス領域１２を貫通する深さまで形成されたトレンチの各
内壁面および基板表面に形成されたゲート絶縁膜であ
る。１５は前記トレンチの内部に埋め込まれたトレンチ
ゲート電極であり、図示しないがゲート電極引き出し部
に連なっている。
【００３５】ここで、前記ソース領域１３は、複数列の
前記トレンチゲート電極１５の隣り合う相互間の領域で
前記トレンチゲート電極１５に平行な方向に間欠的に存
在するとともに前記トレンチ内側壁面のゲート絶縁膜１
４に接触している。
前記トレンチゲート電極１５の隣り合う相互間の領域で
前記トレンチゲート電極１５に平行な方向に間欠的に存
在するとともに前記トレンチ内側壁面のゲート絶縁膜１
４に接触している。
【００３６】換言すれば、前記ベース領域１２のうちで
前記トレンチゲート電極１５に平行な方向における前記
ソース領域相互間領域に存在する一部が前記トレンチ内
側壁面のゲート絶縁膜１４に接触するトレンチゲート電
極平行方向の長さに対して、前記ソース領域１３が前記
トレンチ内側壁面のゲート絶縁膜１４に接触するトレン
チゲート電極平行方向の長さは短い。
前記トレンチゲート電極１５に平行な方向における前記
ソース領域相互間領域に存在する一部が前記トレンチ内
側壁面のゲート絶縁膜１４に接触するトレンチゲート電
極平行方向の長さに対して、前記ソース領域１３が前記
トレンチ内側壁面のゲート絶縁膜１４に接触するトレン
チゲート電極平行方向の長さは短い。
【００３７】具体的には、前記ソース領域１３およびベ
ース領域１２の一部が前記トレンチゲート電極平行方向
で前記トレンチ内側壁面のゲート絶縁膜１４に交互に接
触する長さの比率は、３／７以下である。
ース領域１２の一部が前記トレンチゲート電極平行方向
で前記トレンチ内側壁面のゲート絶縁膜１４に交互に接
触する長さの比率は、３／７以下である。
【００３８】１６は前記基板１１上に堆積された層間絶
縁膜、１７は前記層間絶縁膜１６およびその下の基板表
面のゲート絶縁膜１４に開口されたソース・ベース引き
出し用のコンタクトホールを通じて前記ソース領域１３
の表面の一部およびベース領域１２の表面一部に共通に
コンタクトする例えばアルミ配線からなるソース・ベー
ス電極（表面エミッタ電極）である。
縁膜、１７は前記層間絶縁膜１６およびその下の基板表
面のゲート絶縁膜１４に開口されたソース・ベース引き
出し用のコンタクトホールを通じて前記ソース領域１３
の表面の一部およびベース領域１２の表面一部に共通に
コンタクトする例えばアルミ配線からなるソース・ベー
ス電極（表面エミッタ電極）である。
【００３９】１８は、基板裏面に形成されているコレク
タ電極（ドレイン電極）である。
タ電極（ドレイン電極）である。
【００４０】図２は、図１のトレンチＩＧＢＴのチャネ
ル幅密度対負荷短絡耐量特性を示しており、チャネル幅
密度が大きくなると負荷短絡耐量が低下する傾向があ
る。
ル幅密度対負荷短絡耐量特性を示しており、チャネル幅
密度が大きくなると負荷短絡耐量が低下する傾向があ
る。
【００４１】図３は、図１のトレンチＩＧＢＴのオン電
圧対電流密度特性を実線で示しており、対比のために従
来のプレーナＩＧＢＴのオン電圧対電流密度特性を点線
で示している。
圧対電流密度特性を実線で示しており、対比のために従
来のプレーナＩＧＢＴのオン電圧対電流密度特性を点線
で示している。
【００４２】図２および図３の特性から、図１のトレン
チＩＧＢＴのチャネル幅密度を適切に設計すると、負荷
短絡耐量としてモータ制御に用いることが可能な最小値
＝２０μｓを維持し、かつ、従来のプレーナＩＧＢＴと
比べて定常損失の低減による低損失化が可能になること
が分かる。図２中のＡ点（ｔｓｃ＝２１μｓ）、Ｂ点
（ｔｓｃ＝１４μｓ）、Ｃ点（ｔｓｃ＝８μｓ）のうち
ではＡ点が最適である。図２中のＡ点の特性は、図１に
示したパターンにおいて、隣り合うトレンチゲート電極
相互間領域でトレンチゲート電極平行方向において交互
に存在するソース領域１３およびベース領域１２の一部
がトレンチゲート電極平行方向における長さを２：８の
比率でトレンチ内側壁面のゲート絶縁膜１４に接触させ
ることによって得られる。
チＩＧＢＴのチャネル幅密度を適切に設計すると、負荷
短絡耐量としてモータ制御に用いることが可能な最小値
＝２０μｓを維持し、かつ、従来のプレーナＩＧＢＴと
比べて定常損失の低減による低損失化が可能になること
が分かる。図２中のＡ点（ｔｓｃ＝２１μｓ）、Ｂ点
（ｔｓｃ＝１４μｓ）、Ｃ点（ｔｓｃ＝８μｓ）のうち
ではＡ点が最適である。図２中のＡ点の特性は、図１に
示したパターンにおいて、隣り合うトレンチゲート電極
相互間領域でトレンチゲート電極平行方向において交互
に存在するソース領域１３およびベース領域１２の一部
がトレンチゲート電極平行方向における長さを２：８の
比率でトレンチ内側壁面のゲート絶縁膜１４に接触させ
ることによって得られる。
【００４３】この場合、ソース領域１３およびベース領
域１２の幅は一定であるので、トレンチ内側壁面のゲー
ト絶縁膜１４に接触するソース領域１３およびベース領
域１２の面積比は２：８であり、トレンチＩＧＢＴの単
位面積当りのチャネル幅（ＷＣｈ）を表わすチャネル幅
密度が６５０ｃｍ／ｃｍ2 になる。この時の負荷短絡耐
量は、図２中のＡ点に示すように２１μｓとなる。
域１２の幅は一定であるので、トレンチ内側壁面のゲー
ト絶縁膜１４に接触するソース領域１３およびベース領
域１２の面積比は２：８であり、トレンチＩＧＢＴの単
位面積当りのチャネル幅（ＷＣｈ）を表わすチャネル幅
密度が６５０ｃｍ／ｃｍ2 になる。この時の負荷短絡耐
量は、図２中のＡ点に示すように２１μｓとなる。
【００４４】そして、ＩＧＢＴの定常損失を表わすオン
電圧（ＶＣＥ）と電流密度（ＪＣＥ）の関係は、図３に
示すようになり、例えばオン電圧（ＶＣＥ）が２．１Ｖ
の時、従来のプレーナＩＧＢＴの電流密度（ＪＣＥ）が
８６Ａ／ｃｍ2 であるが、図１のパターンを有するトレ
ンチＩＧＢＴの電流密度（ＪＣＥ）は２３２Ａ／ｃｍ 2
（従来のプレーナＩＧＢＴに対して２．３倍）になり、
オン電圧（ＶＣＥ）の低減（定常損失の低減）による低
損失化が可能になっている。
電圧（ＶＣＥ）と電流密度（ＪＣＥ）の関係は、図３に
示すようになり、例えばオン電圧（ＶＣＥ）が２．１Ｖ
の時、従来のプレーナＩＧＢＴの電流密度（ＪＣＥ）が
８６Ａ／ｃｍ2 であるが、図１のパターンを有するトレ
ンチＩＧＢＴの電流密度（ＪＣＥ）は２３２Ａ／ｃｍ 2
（従来のプレーナＩＧＢＴに対して２．３倍）になり、
オン電圧（ＶＣＥ）の低減（定常損失の低減）による低
損失化が可能になっている。
【００４５】図４は、図１のトレンチＩＧＢＴにおいて
図２中のＢ点の特性に対応するソース領域１３の平面パ
ターンの一例を示している。
図２中のＢ点の特性に対応するソース領域１３の平面パ
ターンの一例を示している。
【００４６】即ち、隣り合うトレンチゲート電極相互間
の領域でトレンチゲート電極平行方向において交互に存
在するソース領域１３およびベース領域１２の一部は、
トレンチゲート電極平行方向における長さが４：６の比
率でトレンチ内側壁面のゲート絶縁膜１４に接触してい
る。
の領域でトレンチゲート電極平行方向において交互に存
在するソース領域１３およびベース領域１２の一部は、
トレンチゲート電極平行方向における長さが４：６の比
率でトレンチ内側壁面のゲート絶縁膜１４に接触してい
る。
【００４７】この場合、ソース領域１３およびベース領
域１２の幅は一定であるので、トレンチ内側壁面のゲー
ト絶縁膜１４に接触するソース領域１３およびベース領
域１２の面積比は４：６である。そして、図２中のＢ点
に示すように、チャネル幅密度が１１００ｃｍ／ｃｍ2
になり、負荷短絡耐量は１５μｓとなる。
域１２の幅は一定であるので、トレンチ内側壁面のゲー
ト絶縁膜１４に接触するソース領域１３およびベース領
域１２の面積比は４：６である。そして、図２中のＢ点
に示すように、チャネル幅密度が１１００ｃｍ／ｃｍ2
になり、負荷短絡耐量は１５μｓとなる。
【００４８】この結果、隣り合うトレンチゲート電極相
互間の領域でトレンチゲート電極に平行な方向において
交互に存在するソース領域およびベース領域の一部は、
トレンチゲート電極に平行な方向における長さが３：７
以下の比率でトレンチ内側壁面のゲート絶縁膜に接触す
るあるいはチャネル幅密度が７５０ｃｍ／ｃｍ2 以下と
なるように設定すれば、負荷短絡耐量としてモータ制御
に用いることが可能な最小値＝２０μｓを維持し、か
つ、従来のプレーナＩＧＢＴと比べて定常損失の低減に
よる低損失化が可能になることが分かる。
互間の領域でトレンチゲート電極に平行な方向において
交互に存在するソース領域およびベース領域の一部は、
トレンチゲート電極に平行な方向における長さが３：７
以下の比率でトレンチ内側壁面のゲート絶縁膜に接触す
るあるいはチャネル幅密度が７５０ｃｍ／ｃｍ2 以下と
なるように設定すれば、負荷短絡耐量としてモータ制御
に用いることが可能な最小値＝２０μｓを維持し、か
つ、従来のプレーナＩＧＢＴと比べて定常損失の低減に
よる低損失化が可能になることが分かる。
【００４９】なお、トレンチゲート電極１５を引き出す
構造は、図７（ｃ）に示したトレンチ・ゲート引き出し
パターン５４のようにゲート電極コンタクト用の広いパ
ッドを形成する構造に限定されるものではなく、種々の
構造を採用することが可能である。
構造は、図７（ｃ）に示したトレンチ・ゲート引き出し
パターン５４のようにゲート電極コンタクト用の広いパ
ッドを形成する構造に限定されるものではなく、種々の
構造を採用することが可能である。
【００５０】なお、トレンチゲート電極１５を引き出す
構造は、図７（ｃ）に示したトレンチ・ゲート引き出し
パターン５４のようにゲート電極コンタクト用の広いパ
ッドを形成する構造に限定されるものではなく、種々の
構造を採用することが可能である。
構造は、図７（ｃ）に示したトレンチ・ゲート引き出し
パターン５４のようにゲート電極コンタクト用の広いパ
ッドを形成する構造に限定されるものではなく、種々の
構造を採用することが可能である。
【００５１】＜第２の実施の形態＞図５は、本発明の第
２の実施の形態に係るトレンチＩＧＢＴの一部を取り出
して平面パターンを概略的に示している。
２の実施の形態に係るトレンチＩＧＢＴの一部を取り出
して平面パターンを概略的に示している。
【００５２】図５のトレンチＩＧＢＴは、前述した第１
の実施の形態に係るトレンチＩＧＢＴと比べて、（１）
トレンチおよびその内部に埋め込まれたトレンチゲート
電極１５ａが、ソース領域１３ａ中で平面パターンが全
体としてメッシュ状（格子状）あるいはオフセットを有
するメッシュ状（千鳥模様の格子状）に形成されてお
り、（２）ソース領域１３ａは、前記トレンチゲート電
極１５ａに囲まれた平面方形の領域内で前記トレンチゲ
ート電極１５ａの各辺に沿って間欠的に存在すると共に
前記トレンチ内側壁面のゲート絶縁膜１４ａに接触して
いる点が異なり、その他は同じであるので図１中と同一
符号を付している。
の実施の形態に係るトレンチＩＧＢＴと比べて、（１）
トレンチおよびその内部に埋め込まれたトレンチゲート
電極１５ａが、ソース領域１３ａ中で平面パターンが全
体としてメッシュ状（格子状）あるいはオフセットを有
するメッシュ状（千鳥模様の格子状）に形成されてお
り、（２）ソース領域１３ａは、前記トレンチゲート電
極１５ａに囲まれた平面方形の領域内で前記トレンチゲ
ート電極１５ａの各辺に沿って間欠的に存在すると共に
前記トレンチ内側壁面のゲート絶縁膜１４ａに接触して
いる点が異なり、その他は同じであるので図１中と同一
符号を付している。
【００５３】ここで、平面方形の領域内でトレンチ内側
壁面の全長方向に対して交互に存在するソース領域１３
ａおよびベース領域１２ａの一部がゲート絶縁膜１４ａ
に接触する長さの比率が４：６である場合、図２中のＣ
点に示すように、チャネル幅密度が２１５０ｃｍ／ｃｍ
2 になり、この時の負荷短絡耐量は８μｓとなる。
壁面の全長方向に対して交互に存在するソース領域１３
ａおよびベース領域１２ａの一部がゲート絶縁膜１４ａ
に接触する長さの比率が４：６である場合、図２中のＣ
点に示すように、チャネル幅密度が２１５０ｃｍ／ｃｍ
2 になり、この時の負荷短絡耐量は８μｓとなる。
【００５４】第２の実施の形態に係るトレンチＩＧＢＴ
においても、平面方形の領域内でトレンチ内側壁面の全
長方向に対して交互に存在するソース領域１３ａおよび
ベース領域１２ａの一部がゲート絶縁膜１４に接触する
の長さを所定以下の比率でトレンチ内側壁面のゲート絶
縁膜１４ａに接触させ、チャネル幅密度が７５０ｃｍ／
ｃｍ2 以下となるように設定すれば、負荷短絡耐量とし
てモータ制御に用いることが可能な最小値＝２０μｓを
維持し、かつ、従来のプレーナＩＧＢＴと比べて定常損
失の低減による低損失化が可能になる。
においても、平面方形の領域内でトレンチ内側壁面の全
長方向に対して交互に存在するソース領域１３ａおよび
ベース領域１２ａの一部がゲート絶縁膜１４に接触する
の長さを所定以下の比率でトレンチ内側壁面のゲート絶
縁膜１４ａに接触させ、チャネル幅密度が７５０ｃｍ／
ｃｍ2 以下となるように設定すれば、負荷短絡耐量とし
てモータ制御に用いることが可能な最小値＝２０μｓを
維持し、かつ、従来のプレーナＩＧＢＴと比べて定常損
失の低減による低損失化が可能になる。
【００５５】また、本発明の半導体装置は、上記実施例
のトレンチＩＧＢＴに限らず、上記トレンチＩＧＢＴの
Ｐ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ部がＰ+ ／Ｎ-
エピタキシャルウエハに変更されたＭＣＴ（ＭＯＳ制御
型サイリスタ）にも適用可能であり、さらには、電子注
入促進効果を有するパワーＭＯＳトランジスタ（Inject
ion Enhanced Gate Transistor；ＩＥＧＴ）にも適用可
能である。
のトレンチＩＧＢＴに限らず、上記トレンチＩＧＢＴの
Ｐ+ ／Ｎ+ ／Ｎ- エピタキシャルウエハ部がＰ+ ／Ｎ-
エピタキシャルウエハに変更されたＭＣＴ（ＭＯＳ制御
型サイリスタ）にも適用可能であり、さらには、電子注
入促進効果を有するパワーＭＯＳトランジスタ（Inject
ion Enhanced Gate Transistor；ＩＥＧＴ）にも適用可
能である。
【００５６】図６は、本発明の第３の実施の形態に係る
ＩＥＧＴの一例を一部切欠して断面構造を概略的に示し
ている。
ＩＥＧＴの一例を一部切欠して断面構造を概略的に示し
ている。
【００５７】このＩＥＧＴは、表面エミッタ電極とソー
ス領域およびベース領域とのコンタクト数を減少させる
ようにした特殊なトレンチゲート構造によって、高抵抗
ベース層の制御電極端に高濃度のキュリア・プラズマを
蓄積する技術を採用することによって、サイリスタ並み
の小さなオン抵抗とトランジスタ並みの安全動作領域を
同時に満足するように実現されたものである図６に示す
ＩＥＧＴにおいて、４１はＮ- 層、４２はＮバッファ
層、４３は前記Ｎバッファ層４２の表層部に形成された
Ｐエミッタ層、４４は前記Ｐエミッタ層４３の表面上に
形成されたアノード電極、４５は前記Ｎ- 層４１の表層
部に形成されたＰベース層、４６は前記Ｐベース層４５
の表面からＮ- 層４１に達する深さに形成されたトレン
チに埋め込まれた複数のトレンチゲート、４７は前記ト
レンチの内壁面および前記Ｐベース層４５の表面上の一
部に形成されたゲート絶縁膜（例えばシリコン酸化
膜）、４８は前記複数のトレンチゲート４６のうちの例
えば３個おきに位置するトレンチゲートの表層部に選択
的に形成されたＮソース領域、４９は上記Ｎソース領域
４８上および前記Ｐベース層４５上に形成された層間絶
縁膜（例えばＣＶＤ酸化膜）、５０は上記層間絶縁膜４
９に開口された開口部で前記Ｎソース領域４８の表面お
よび前記Ｐベース層４５のうちでトレンチに平行な方向
で上記Ｎソース領域４８に隣接する部分の表面にコンタ
クトするように前記層間絶縁膜４９上に形成されたカソ
ード電極である。
ス領域およびベース領域とのコンタクト数を減少させる
ようにした特殊なトレンチゲート構造によって、高抵抗
ベース層の制御電極端に高濃度のキュリア・プラズマを
蓄積する技術を採用することによって、サイリスタ並み
の小さなオン抵抗とトランジスタ並みの安全動作領域を
同時に満足するように実現されたものである図６に示す
ＩＥＧＴにおいて、４１はＮ- 層、４２はＮバッファ
層、４３は前記Ｎバッファ層４２の表層部に形成された
Ｐエミッタ層、４４は前記Ｐエミッタ層４３の表面上に
形成されたアノード電極、４５は前記Ｎ- 層４１の表層
部に形成されたＰベース層、４６は前記Ｐベース層４５
の表面からＮ- 層４１に達する深さに形成されたトレン
チに埋め込まれた複数のトレンチゲート、４７は前記ト
レンチの内壁面および前記Ｐベース層４５の表面上の一
部に形成されたゲート絶縁膜（例えばシリコン酸化
膜）、４８は前記複数のトレンチゲート４６のうちの例
えば３個おきに位置するトレンチゲートの表層部に選択
的に形成されたＮソース領域、４９は上記Ｎソース領域
４８上および前記Ｐベース層４５上に形成された層間絶
縁膜（例えばＣＶＤ酸化膜）、５０は上記層間絶縁膜４
９に開口された開口部で前記Ｎソース領域４８の表面お
よび前記Ｐベース層４５のうちでトレンチに平行な方向
で上記Ｎソース領域４８に隣接する部分の表面にコンタ
クトするように前記層間絶縁膜４９上に形成されたカソ
ード電極である。
【００５８】上記したようにカソード側表面に微細な間
隔で形成されたトレンチゲート４６と、一定間隔をおい
てＮソース領域４８にコンタクトするカソード電極５０
を有することを特徴とするＩＥＧＴによれば、Ｐエミッ
タ層４３から注入された正孔は、トレンチゲート４６に
よってカソード電極５０から流出することが防止され
る。一方、カソード電極５０からの電子は、ＭＯＳチャ
ネルから注入される。これにより、素子のカソード側
で、電子の注入が正孔の流出を大きく上回る高注入状態
になり、高抵抗ベース層４５のオン抵抗がサイリスタ並
みに小さくなる。
隔で形成されたトレンチゲート４６と、一定間隔をおい
てＮソース領域４８にコンタクトするカソード電極５０
を有することを特徴とするＩＥＧＴによれば、Ｐエミッ
タ層４３から注入された正孔は、トレンチゲート４６に
よってカソード電極５０から流出することが防止され
る。一方、カソード電極５０からの電子は、ＭＯＳチャ
ネルから注入される。これにより、素子のカソード側
で、電子の注入が正孔の流出を大きく上回る高注入状態
になり、高抵抗ベース層４５のオン抵抗がサイリスタ並
みに小さくなる。
【００５９】
【発明の効果】上述したように本発明の半導体装置によ
れば、セルの微細化を進めてもチャネル幅密度を適切に
設計することにより、従来のプレーナ構造と同等の負荷
短絡耐量を維持し、プレーナ構造より定常損失の低いト
レンチ構造を実現することができる。
れば、セルの微細化を進めてもチャネル幅密度を適切に
設計することにより、従来のプレーナ構造と同等の負荷
短絡耐量を維持し、プレーナ構造より定常損失の低いト
レンチ構造を実現することができる。
【図１】本発明の第１の実施の形態に係るトレンチＩＧ
ＢＴの一部を取り出して平面パターンを概略的に示す
図。
ＢＴの一部を取り出して平面パターンを概略的に示す
図。
【図２】図１のトレンチＩＧＢＴのチャネル幅密度対負
荷短絡耐量特性を示す図。
荷短絡耐量特性を示す図。
【図３】図１のトレンチＩＧＢＴのオン電圧対電流密度
特性（実線）および従来のプレーナＩＧＢＴのオン電圧
対電流密度特性（点線）を示す図。
特性（実線）および従来のプレーナＩＧＢＴのオン電圧
対電流密度特性（点線）を示す図。
【図４】図１のトレンチＩＧＢＴにおいて図２中のＢ点
の特性に対応するソース領域の平面パターンおよびベー
ス領域の平面パターンの一例を示す図。
の特性に対応するソース領域の平面パターンおよびベー
ス領域の平面パターンの一例を示す図。
【図５】本発明の第２の実施の形態に係るトレンチＩＧ
ＢＴの一部であり、図２中のＣ点の特性に対応するソー
ス領域の平面パターンおよびベース領域の平面パターン
を概略的に示す図。
ＢＴの一部であり、図２中のＣ点の特性に対応するソー
ス領域の平面パターンおよびベース領域の平面パターン
を概略的に示す図。
【図６】本発明の第３の実施の形態に係るＩＥＧＴの一
例を一部切欠して断面構造を概略的に示している。
例を一部切欠して断面構造を概略的に示している。
【図７】トレンチＩＧＢＴのベースパターン、ソースパ
ターン、トレンチパターンおよびゲート引き出しパター
ンの一例を概略的に示す図。
ターン、トレンチパターンおよびゲート引き出しパター
ンの一例を概略的に示す図。
【図８】図７のパターンを用いた従来のトレンチＩＧＢ
Ｔの製造工程を概略的に示す断面図。
Ｔの製造工程を概略的に示す断面図。
【図９】図７に示したパターンを用いて製造されたトレ
ンチＩＧＢＴを概略的に示す一部切欠断面図。
ンチＩＧＢＴを概略的に示す一部切欠断面図。
【図１０】トレンチＩＧＢＴの梯子状ソースパターンの
一例を概略的に示す図。
一例を概略的に示す図。
１１…Ｎ型コレクタ領域、 １２…Ｐ+ 型ベース領域、 １３…Ｎ+ 型ソース領域、 １４…ゲート絶縁膜、 １５…トレンチゲート電極、 １６…層間絶縁膜、 １７…ソース・ベース電極（表面エミッタ電極）、 １８…コレクタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茶木 俊雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F048 AB10 AC05 AC06 BB06 BB19 BB20 BC01 BC02 BC03 BC12 BD07 BF02 BF11 CA03 DA06 DA08
Claims (8)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表層部に形成され、前記第１導電型と
は逆の第２導電型の半導体層からなるベース領域と、 前記ベース領域の表層部に選択的に形成された第１導電
型のソース領域と、 前記ソース領域中で平面パターンが複数列のストライプ
パターン状に、かつ、前記ベース領域を貫通する深さま
で形成されたトレンチの各内壁面および基板表面に形成
されたゲート絶縁膜と、 前記各トレンチの内部に埋め込まれたトレンチゲート電
極と、 前記基板上に堆積された層間絶縁膜と、 前記層間絶縁膜およびその下の基板表面のゲート絶縁膜
に開口されたソース・ベース引き出し用のコンタクトホ
ールを通じて前記ソース領域の表面の一部およびベース
領域の表面の一部に共通にコンタクトするソース・ベー
ス電極とを具備し、 前記ソース領域は、複数列の前記トレンチゲート電極の
隣り合う相互間の領域で前記トレンチゲート電極に平行
な方向に間欠的に存在するとともに前記トレンチ内側壁
面のゲート絶縁膜に接触していることを特徴とする半導
体装置。 - 【請求項２】 前記ベース領域のうちで前記トレンチゲ
ート電極に平行な方向における前記ソース領域の相互間
領域に存在する一部が前記トレンチ内側壁面のゲート絶
縁膜に接触するトレンチゲート電極平行方向の長さに対
して前記ソース領域が前記トレンチ内側壁面のゲート絶
縁膜に接触するトレンチゲート電極平行方向の長さは短
いことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ソース領域およびベース領域の一部
が前記トレンチゲート電極に平行な方向で前記トレンチ
内側壁面のゲート絶縁膜に交互に接触する長さの比率
は、３／７以下であり、チャネル幅密度が７５０ｃｍ／
ｃｍ2 以下となるように設定されていることを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板と、前記半導体
基板の表層部に形成され、前記第１導電型とは逆の第２
導電型の半導体層からなるベース領域と、 前記ベース領域の表層部に選択的に形成された第１導電
型のソース領域と、 前記ソース領域中で平面パターンが全体として格子状あ
るいはオフセット格子状に、かつ、前記ベース領域を貫
通する深さまで形成されたトレンチの各内壁面および基
板表面に形成されたゲート絶縁膜と、 前記各トレンチの内部に埋め込まれたトレンチゲート電
極と、 前記基板上に堆積された層間絶縁膜と、 前記層間絶縁膜およびその下の基板表面のゲート絶縁膜
に開口されたソース・ベース引き出し用のコンタクトホ
ールを通じて前記ソース領域の表面の一部およびベース
領域の表面の一部に共通にコンタクトするソース・ベー
ス電極とを具備し、 前記ソース領域は、前記トレンチゲート電極に囲まれた
平面方形の領域内で前記トレンチゲート電極の各辺に沿
って間欠的に存在するとともに前記トレンチ内側壁面の
ゲート絶縁膜に接触していることを特徴とする半導体装
置。 - 【請求項５】 前記ベース領域のうち前記トレンチゲー
ト電極に囲まれた平面方形の領域内で前記ソース領域の
相互間領域に存在する一部が前記トレンチ内側壁面のゲ
ート絶縁膜に接触するトレンチゲート電極平行方向の長
さに対して前記ソース領域が前記トレンチ内側壁面のゲ
ート絶縁膜に接触するトレンチゲート電極平行方向の長
さは所定の比率以下であり、チャネル幅密度が７５０ｃ
ｍ／ｃｍ2 以下となるように設定されていることを特徴
とする請求項４記載の半導体装置。 - 【請求項６】 前記半導体基板はＰ+ 層／Ｎ+ 層／Ｎ-
層が積層されてなり、前記Ｎ- 層の表層部にＰ型ベース
領域が形成されてなり、前記Ｐ+ 層／Ｎ+ 層／Ｎ- 層が
バイポーラトランジスタのコレクタ領域およびＭＯＳト
ランジスタのドレイン領域となり、前記ソース・ベース
電極が表面エミッタ電極となり、前記Ｐ+ 層の裏面にコ
レクタ電極が形成されてなり、トレンチ構造の絶縁ゲー
ト型バイポーラトランジスタとして形成されたことを特
徴とする請求項１乃至５のいずれか１項に記載の半導体
装置。 - 【請求項７】 前記半導体基板はＰ+ 層／Ｎ- 層が積層
されてなり、前記Ｎ- 層の表層部にＰ型ベース領域が形
成されてなり、ＭＯＳ制御型サイリスタとして形成され
たことを特徴とする請求項１乃至５のいずれか１項に記
載の半導体装置。 - 【請求項８】 前記半導体装置が電子注入促進型のパワ
ーＭＯＳトランジスタであることを特徴とする請求項１
乃至５のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183907A JP2001015738A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183907A JP2001015738A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015738A true JP2001015738A (ja) | 2001-01-19 |
Family
ID=16143912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11183907A Pending JP2001015738A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015738A (ja) |
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- 1999-06-29 JP JP11183907A patent/JP2001015738A/ja active Pending
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