DE102007024112B4

DE102007024112B4 - Halbleitervorrichtung mit isoliertem Gate

Info

Publication number: DE102007024112B4
Application number: DE102007024112A
Authority: DE
Inventors: Takuya Hamaguchi; Hideki Haruguchi; Tetsujiro Tsunoda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-09-29
Filing date: 2007-05-24
Publication date: 2011-12-29
Anticipated expiration: 2027-05-25
Also published as: KR20080029746A; US20080079066A1; KR100878288B1; JP5040240B2; US8390097B2; JP2008091491A; DE102007024112A1

Abstract

Halbleitervorrichtung mit isoliertem Gate, mit:
einem Halbleitersubstrat (2) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche,
einer Basisschicht (3) eines zweiten Leitungstyps, die benachbart zu der ersten Hauptoberfläche des Halbleitersubstrates (2) vorgesehen ist,
einer Mehrzahl von Gräben (4), die so ausgebildet sind, dass sie durch die Basisschicht (3) und in die erste Hauptoberfläche des Halbleitersubstrates (2) dringen, wobei die Mehrzahl der Gräben (4) in Streifen angeordnet ist,
Isolationsfilmen (5), welche die Innenflächen der Gräben (4) bedecken,
Gateelektroden (5a), die auf den Isolationsfilmen (5) so ausgebildet sind, dass sie die Gräben (4) ausfüllen,
einer Mehrzahl von ersten Emitter-Dotierungsschichten (9), die in einem Oberflächenschichtabschnitt der Basisschicht (3) so ausgebildet sind, dass sie sich in einer Richtung erstrecken, welche die Gräben (4) schneidet, wobei die Mehrzahl der ersten Emitter-Dotierungsschichten (9) in Streifen angeordnet ist,
Kontaktregionen (8), die über der ersten Hauptoberfläche des Halbleitersubstrates...

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit isoliertem Gate und spezieller auf eine Halbleitervorrichtung mit isoliertem Gate, die so angepasst ist, dass sie eine verringerte Schwankung im Sättigungsstrom und eine erhöhte Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch in einem Kurzschlusskapazitätstest zeigt.
IGBTs (Bipolartransistoren mit isoliertem Gate), welches eine Art von Halbleitervorrichtungen mit isoliertem Gate sind, werden verbreitet in Leistungswandlern, wie z. B. Wechselrichtern verwendet, da sie den Hochgeschwindigkeitsbetrieb von MOSFETs und die Eigenschaft einer niedrigen Anschaltspannung von Bipolartransistoren kombinieren.
In den vergangenen Jahren wurden die Anschaltspannung und der Schaltverlust von Transistoren aufgrund der Entwicklung von IGBTs mit einer Grabengatestruktur verringert. Mit dem Erscheinen von verbesserten IGBTs und IEGTs (Transistoren mit injektionsverstärktem Gate) mit einer Ladungsträgerspeicherschicht konnte weiterhin die longitudinale Ladungsträgerverteilung innerhalb des Chips optimiert werden, was in einer weiteren Verringerung der Anschaltspannung und des Schaltverlustes resultierte (siehe z. B. die japanische Patentoffenlegungsschrift Nr. JP 2001-015738 A ).
Der obige Aufbau erlaubt den Betrieb von IGBTs mit verringerter Wärmeerzeugung und daher verbesserter Stromdichte. Dies resultiert in einer verringerten Chipgröße, was zu verschiedenen Vorteilen, wie z. B. einer Verringerung in den Chipkosten und in der Größe der IGBT-Module, welche solche IGBTs verwenden, resultiert (siehe z. B. die japanische Patentoffenlegungsschrift Nr. 2001-15736 ).
Bevor IGBTs mit einer Grabengatestruktur entwickelt wurden, war die minimale Chipgröße hauptsächlich begrenzt durch den Betrag der durch die IGBTs erzeugten Wärme, wenn sie betrieben wurden. Kürzlich wurden jedoch IGBTs so angepasst, dass sie mit einer verringerten Wärmeerzeugung arbeiten und weiterhin gab es Fortschritte bei der Technologie des Kühlens eines Gehäuses, welches IGBTs enthält. Deshalb wurde die Chipgröße durch die Schwankung in der Schwellenspannung V_th oder in dem Sättigungsstrom begrenzt und nicht durch die erzeugte Wärme.
Es wird der Grund beschrieben, weshalb die Chipgröße durch die Schwankung in der Schwellenspannung V_th und in dem Sättigungsstrom begrenzt ist. Wenn ein IGBT kurzgeschlossen wird und als ein Ergebnis ein großer Strom durch ihn fließt, ermittelt die Steuerschaltung gewÖhnlich den Kurzschlussstrom und verringert die Gatespannung zum Abschalten des Stromes. Das Steuersystem benötigt jedoch einige Mikrosekunden zum Abschalten des Kurzschlussstromes nach seiner Erkennung, was bedeutet, dass der Chip so ausgelegt sein muss, dass er nicht durch den Strom während dieses Zeitraums beschädigt wird.
Wenn der Sättigungsstrom eines IGBT zu hoch ist, erzeugt der IGBT eine große Warmemenge (gleich dem zeitlichen Integral des Produktes aus dem Sättigungsstrom und der Kollektor-Emitterspannung des IGBT, wenn er kurzgeschlossen ist, was in einer Beschädigung des Chips innerhalb einer kurzen Zeit resultieren kann. Deshalb muss der IGBT so ausgelegt sein, dass er nicht einen höheren Sättigungsstrom als notwendig erzeugt.
Wenn andererseits der Sättigungsstrom zu gering ist, kann die Steuerschaltung nicht erkennen, ob der IGBT kurzgeschlossen ist, und daher schaltet sie nicht den Kurzschlussstrom ab. Als ein Ergebnis hält das Fliessen des Kurzschlussstromes für eine lange Zeit an, was in einer Beschädigung des Chips aufgrund der erzeugten Wärme resultiert. Folglich muss der Sättigungsstromwert innerhalb eines bestimmten Bereichs liegen.
Wenn IGBTs stark in ihrem Sättigungsstrom schwanken, muss der MOS-Abschnitt eines IGBT-Chips so ausgelegt sein, dass der Chip nicht beschädigt wird, sogar wenn er IGBTs mit einem hohen Sättigungsstrom beinhaltet. Speziell muss die Chipfläche vergrößert werden zum Verringern des Sättigungsstromes pro Flächeneinheit.
Die Gate-Schwellenspannung V_GE (oder V_th) ist ein Hauptfaktor bei der Bestimmung des Wertes des Sättigungsstroms. Je geringer die Gate-Schwellenspannung V_GE (oder V_th) ist, desto höher ist der Sättigungsstrom. Der Sättigungsstrom nimmt mit wachsender Gate-Schwellenspannung V_GE ab. Dies bedeutet, dass Schwankungen in dem Sättigungsstrom verringert werden können durch Verringern der Schwankungen in der Gate-Schwellenspannung V_GE (oder V_th).
In dem Falle eines IGBT mit einer Grabengatestruktur schwankt der Sättigungsstrom jedoch aufgrund von Schwankungen in den Abmessungen der Grabenöffnungen oder aufgrund einer Fehlausrichtung der Lithographiemasken zwischen dem Grabenausbildungsvorgang und dem Emitterausbildungsvorgang, sogar wenn die Gate-Schwellenspannung V_GE (oder V_th) auf einem konstanten Niveau gehalten wird. Dies bedeutet, IGBTs mit einer Grabengatestruktur zeigen größere Schwankungen im Sättigungsstrom als planare IGBTs, sogar wenn die Schwankung ihrer Gate-Schwellenspannung V_GE (oder V_th) auf ein niedriges Niveau verringert wird. Speziell zeigen IGBTs mit einer Grabengatestruktur, welche eine Ladungsträgerspeicherschicht enthält, eine beachtliche Tendenz dazu, solche Eigenschaften aufzuweisen.
Nun wird eine Beschreibung der Faktoren gegeben, die Schwankungen in dem Sättigungsstrom von IGBTs mit einer Grabenstruktur verursachen. 83 ist eine Draufsicht auf einen IGBT mit einer Grabenstruktur bei Betrachtung von der Seite der Hauptoberfläche des Substrates. 84 und 85 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 83.
Bezug nehmend auf 83 sind Gräben 4 in Streifen auf der Hauptoberfläche des Substrates angeordnet. Emitter-Diffusionsschichten 9 sind ebenfalls in Streifen so angeordnet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 schneidet. Weiterhin sind Emitter-Diffusionsschichten 9a auf beiden Seiten jeden Grabens 4 so angeordnet, dass sie parallel zu den in Streifen angeordneten Gräben 4 sind. Dadurch bilden die Emitter-Diffusionsschichten 9 und 9a zusammen eine gitterförmige Emitter-Diffusionsschicht.
Wie 84 und 85 zeigen, sind Zwischenlagenschichten 7 so ausgebildet, dass sie die Deckflächen der Gräben 4 bedecken. Die Kontaktregionen 8 sind zwischen benachbarten Zwischenlagenschichten 7 vorgesehen. Eine Emitterelektrode 6 ist auf den gesamten Deckflächen einer Basisregion 3 und der Zwischenlagenschichten 7 ausgebildet. In dem in 84 gezeigten Querschnitt ist die Emitterelektrode 6 elektrisch mit der Basisregion 3 uber die Kontaktregionen 8 verbunden. In dem in 85 gezeigten Querschnitt ist andererseits die Emitterelektrode 6 elektrisch mit den Emitter-Diffusionsschichten 9 über die Kontaktregionen 8 verbunden.
Wenn, Bezug nehmend auf 85, der IGBT angeschaltet ist, werden Elektronen von der Emitterelektrode 6 zu den Emitter-Diffusionsschichten 9 über die Kontaktregionen 8 zugeführt. Diese Elektronen gelangen von den Emitter-Diffusionsschichten 9 weiter zu den Emitter-Diffusionsschichten 9a, welche mit den Emitter-Diffusionsschichten 9 verbunden sind, und danach zu der Seite der Kollektorelektrode 10 über die Kanalregionen (nicht gezeigt), welche entlang der Gräben 5 innerhalb der Basisregion 3 ausgebildet sind.
Es sollte bemerkt werden, dass über den Emitter-Diffusionsschichten 9a ein Spannungsabfall auftritt. Dies bedeutet, die Spannung variiert mit dem Ort entlang jeder Emitter Diffusionsschicht 9a. Sie nimmt mit wachsendem Abstand von dem Verbindungspunkt zwischen der Emitter-Diffusionsschicht 9a und der damit verbundenen Emitter-Diffusionsschicht 9 ab. Dieser Spannungsabfall ist gleich dem Produkt aus dem Emitter-Diffusionswiderstand (oder Emitter-Ballastwiderstand) und dem Elektronenstrom. Deshalb ist aufgrund dieser Emitter-Diffusionsschichten 9a die tatsächlich an dem Gate anliegende Spannung verringert, was in einem verringerten Sättigungsstrom resultiert.
In der obigen Konfiguration kann der Emitter-Ballastwiderstand verändert werden durch Verändern der Abstände zwischen den Emitter-Diffusionsschichten 9, welche in einer Richtung ausgebildet sind, die die in Streifen angeordneten Gräben 4 schneidet. Dies bedeutet, dass es einfach ist, das Sättigungsstromniveau zu entwerfen (oder einzustellen). Weiterhin verhindert der Ballastwiderstand, dass der Sättigungsstrom auf ein nicht akzeptables hohes Niveau ansteigt, da der Strom um so höher ist, je höher der Spannungsabfall über den Widerstand ist.
Bei einem Herstellungsprozess des obigen IGBT resultiert jedoch eine Verringerung in der Breite der Gräben (oder Grabenöffnungen) 4 in einem Anstieg in der Breite der Emitter-Diffusionsschichten 9a, die parallel zu den Gräben 4 ausgebildet sind. Dies verringert den Emitter-Ballastwiderstand und erhöht daher den Sättigungsstrom. Andererseits führt ein Anwachsen der Breite der Gräben 4 zu einer Verringerung in dem Sättigungsstrom. Dies bedeutet, der obige IGBT ist darin nachteilig, dass eine Veränderung der Breite der Gräben 4 in einer Veränderung der Breite der Emitter-Diffusionsschichten 9a resultiert, welche parallel zu den Gräben 4 ausgebildet sind, und daher in einer Veränderung des Sättigungsstromniveaus resultiert.
Zum Verringern solch einer Veränderung in dem Sättigungsstrom wird ein IGBT mit einer Grabengatestruktur vorgeschlagen, welcher nicht die Emitter-Diffusionsschichten 9a enthält, welche parallel zu den Gräben 4 ausgebildet sind, wie in 86 bis 88 gezeigt. Speziell ist 86 eine Draufsicht des IGBT mit der Grabenstruktur bei Betrachtung von der Seite der Hauptoberfläche des Substrates. 87 und 88 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 86.
Bei dieser Konfiguration verändert sich der Emitter-Ballastwiderstand nicht mit Veränderungen der Breite der Gräben (oder Grabenöffnungen) 4 und deshalb verändert sich der Sättigungsstrom lediglich sehr geringfügig. Der Emitter-Ballastwiderstand ist im Wesentlichen vernachlässigbar. Ein Problem bei dieser Grabengatestruktur ist jedoch, dass sie nicht einen Emitter-Ballastwiderstand enthält zum Verhindern des Ansteigens des Sättigungsstroms auf ein nicht akzeptables hohes Niveau. Als ein Ergebnis hat der IGBT eine erhöhte Transferkennlinie, welche das Auslegen seines Sättigungsstromniveaus schwierig macht.
DE 196 54 113 A1 beschreibt ein Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements, welches in einem gemeinsamen Substrat eine Mehrzahl von nebeneinander angeordneten, parallel geschalteten Bauelementzellen umfasst. In jeder Bauelementzelle ist ein aus einem Kollektorgebiet eines ersten Leitfähigkeitstyps, einem darüberliegenden Basisgebiet eines zweiten Leitfähigkeitstyps, und einem von oben in das Basisgebiet eingelassenen Emittergebiet vom ersten Leitfähigkeitstyp gebildeter Bipolartransistor vorhanden. Auf der Emitterseite ist eine MOS-Kanal-Struktur zur Steuerung des Bipolartransistors vorgesehen, welche ein oberhalb des Emittergebietes liegendes Sourcegebiet vom zweiten Leitfähigkeitstyp, ein randseitig am Emittergebiet zwischen Sourcegebiet und Basisgebiet angeordnetes Kanalgebiet vom ersten Leitfähigkeitstyp und eine über dem Kanalgebiet isoliert angeordnete Gateelektrode umfaßt. Eine einfache Einstellung der Stromdichte im Kurzschlußfall und des Löcher-Bypass-Widerstandes ohne zusätzlichen Prozessaufwand wird dadurch erreicht, dass die MOS-Kanal-Struktur in der Kanalweite strukturiert ist, und dass die Strukturierung der Kanalweite der MOS-Kanal-Struktur indirekt durch einen der anderen im Herstellungsprozeß des Bauelements verwendeten Maskenschritte erfolgt. In einer Ausführungsform wird zum Strukturieren einer vorher ganz flächig aufgebrachten Feldoxidschicht auf dem Substrat zwischen den IGBT-Zellen eine Maske benötigt, die grundsätzlich den Bereich der Zellen freilässt, den Bereich zwischen den Zellen jedoch abdeckt. Eine solche Maske wird so auf die Oberseite des Substrats aufgebracht, dass die Maske vom Rand des die Bauelementzelle umgebenden Maskengebiets ausgehende und nach innen sich erstreckende erste Finger aufweist. Wird anschliessend die Feldoxidschicht geätzt, hat diese Feldoxidschicht im Gebiet der ersten Finger nach innen sich erstreckende zweite Finger. Diese zweiten Finger reichen über den Rand des Emittergebietes hinaus nach innen, während außerhalb der zweiten Finger die Feldoxidschicht bereits weit vor dem Emittergebiet endet. Bei dem nachfolgenden Einbringen des Sourcegebietes in das Substrat wird durch die zweiten Finger eine Ausbildung des Sourcegebietes in ihrem Bereich verhindert bzw. maskiert: Zum Implantieren des Kanalgebietes und des Sourcegebietes wird wiederum auf das Substrat und über der Feldoxidschicht eine von einem Oxid umgebene strukturierte Gateelektrode (aus Poly-Si) aufgebracht, die im Bereich der Bauelement-Zelle ein streifenförmiges Fenster aufweist. Aufgrund ihrer Länge ragen die zweiten Finger der Feldoxidschicht teilweise in die Öffnung des Fensters hinein. Durch das Fenster hindurch werden nacheinander das P-dotierte Kanalgebiet und das N<+>-dotierte Sourcegebiet implantiert. Die in das Fenster hineinragenden Finger verhindern dabei die Ausbildung einer MOS-Kanal-Struktur im Fingerbereich. Schliesslich wird wiederum der zentrale Bereich des Sourcegebietes ausgeätzt, um durch das entstehende Kontaktloch eine Kontaktierung des Emittergebietes zu ermöglichen. Bei der fertigen Zelle wechseln sich aktiv steuerbare Bereiche (ausserhalb der zweiten Finger) mit passiven Bereichen (unterhalb der zweiten Finger) ab. Durch Breite und Anzahl (Wiederholrate) der zweiten Finger kann dann die Kanalweite und damit die Kurzschlussstromdichte eingestellt werden.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung mit isoliertem Gate, oder einen IGBT, bereitzustellen, welche einen geeignet hohen Emitter-Ballastwiderstand aufweist zum Erreichen einer Transferkennlinie, welche eine hohe Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch gestattet.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
1, 2 und 3 sind Draufsichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Ausführungsform.
4 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß einer Abwandlung der ersten Ausführungsform.
5 und 5 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß einer Abwandlung der ersten Ausführungsform.
7 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Ausführungsform.
8 und 9 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Ausführungsform.
10 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der zweiten Ausführungsform.
11 und 12 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der zweiten Ausführungsform.
13 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der zweiten Ausführungsform.
14 und 15 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der zweiten Ausführungsform.
16 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der zweiten Ausführungsform.
17 und 18 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der zweiten Ausführungsform.
19 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der zweiten Ausführungsform.
20 und 21 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der zweiten Ausführungsform.
22 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Abwandlung der zweiten Ausführungsform.
23 und 24 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Abwandlung der zweiten Ausführungsform.
25 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der sechsten Abwandlung der zweiten Ausführungsform.
26 und 27 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der sechsten Abwandlung der zweiten Ausführungsform.
28 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform.
29, 30 und 31 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform.
32 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der dritten Ausführungsform.
33, 34 und 35 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der dritten Ausführungsform.
36 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der dritten Ausführungsform
37, 38 und 39 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der dritten Ausführungsform.
40 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der dritten Ausführungsform.
41, 42 und 43 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der dritten Ausführungsform.
44 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der dritten Ausführungsform.
45, 46 und 47 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der dritten Ausführungsform.
48 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform.
49 und 50 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform.
51 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der vierten Ausführungsform.
52, 53 und 54 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der vierten Ausführungsform.
55 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der vierten Ausführungsform.
56 und 57 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der vierten Ausführungsform.
58 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der vierten Ausführungsform.
59 und 60 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der vierten Ausführungsform.
61 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der vierten Ausführungsform.
62, 63 und 64 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der vierten Ausführungsform.
65 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Abwandlung der vierten Ausführungsform.
66 und 67 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Abwandlung der vierten Ausführungsform.
68 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform.
69 und 70 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform.
71 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der fünften Ausführungsform.
72 und 73 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der ersten Abwandlung der fünften Ausführungsform.
74 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der fünften Ausführungsform.
75 und 76 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der zweiten Abwandlung der fünften Ausführungsform.
77 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der fünften Ausführungsform.
78 und 79 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Abwandlung der fünften Ausführungsform.
80 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der fünften Ausführungsform.
81 und 82 sind Querschnittsansichten einer Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Abwandlung der fünften Ausführungsform.
83 ist eine Draufsicht einer bekannten Halbleitervorrichtung mit isoliertem Gate.
84 und 85 sind Querschnittsansichten einer bekannten Halbleitervorrichtung mit isoliertem Gate.
86 ist eine Draufsicht einer bekannten Halbleitervorrichtung mit isoliertem Gate.
87 und 88 sind Querschnittsansichten einer bekannten Halbleitervorrichtung mit isoliertem Gate.
Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es sollte bemerkt werden, dass in den folgenden Figuren gleiche Bezugszeichen verwendet werden zum Bezeichnen gleicher Komponenten zum Vermeiden einer unnötigen Wiederholung.
Erste Ausführungsform
Nun wird eine Beschreibung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer ersten Ausführungsform der vorliegenden Erfindung gegeben. Diese Halbleitervorrichtung beinhaltet: einen (mehrere) Bipolartransistor(en) mit isoliertem Gate oder IGBT(s) mit einer Grabengatestruktur und ein n-Typ-Halbleitersubstrat mit einer ersten Hauptoberfläche (oder Deck-Hauptoberfläche) und einer zweiten Hauptoberfläche (oder Rückseiten-Hauptoberfläche). 1 ist eine Draufsicht dieser Halbleitervorrichtung bei Betrachtung von der Seite der ersten Hauptoberfläche des Halbleitersubstrates. 2 und 3 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 1.
Bezug nehmend auf 2 und 3 ist eine Basisschicht 3, die p-Typ-Verunreinigungen enthält, benachbart zu der ersten Hauptoberfläche des Halbleitersubstrates 2 vorgesehen. Eine Mehrzahl von Gräben 4 ist so ausgebildet, dass sie durch die Basisschicht 3 in die erste Hauptoberfläche des Halbleitersubstrates 2 dringen.
Diese Gräben (oder Grabenöffnungen) 4 sind auf der Seite der ersten Hauptoberfläche des Halbleitersubstrates 2 in Streifen angeordnet, wie in 1 bis 3 gezeigt. Erste Emitter-Dotierungsschichten 9 sind in der Oberflächenschicht der Basisschicht 3 so ausgebildet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 schneidet, und benachbarte Gräben 4 verbinden, wie in 3 gezeigt. Die ersten Emitter-Dotierungsschichten 9 sind ebenfalls in Streifen angeordnet.
Wie in 2 und 3 gezeigt, sind Gateisolationsfilme 5 so ausgebildet, dass sie die Innenflächen der Gräben 4 bedecken. In jedem Graben 4 ist eine Gateelektrode 5a auf dem Gateisolationsfilm 5 vorgesehen. Weiterhin sind Zwischenlagen-Isolationsschichten 7 so ausgebildet, dass sie die Deckflächen der Gräben 4 bedecken.
Auf der Seite der ersten Hauptoberfläche des Halbleitersubstrates 2 sind Kontaktregionen 8 zwischen benachbarten Gräben 4 so ausgebildet, dass sie sich in der Längsrichtung der Gräben 4 erstrecken, wie in 1 gezeigt. Die Basisschicht 3 liegt an den Kontaktregionen 8 frei, wie in 2 gezeigt. Eine Emitterelektrode 6 ist so ausgebildet, dass sie die Kontaktregionen 8 ausfüllt und elektrisch mit der Basisschicht 3 verbunden ist.
Wie in 3 gezeigt ist, liegen weiterhin die ersten Emitter-Dotierungsschichten 9 an den Kontaktregionen 8 frei. Wie anhand von 3 gesehen werden kann, ist die Emitterelektrode 6 ebenfalls elektrisch mit den ersten Emitter-Dotierungsschichten 9 verbunden.
Eine Kollektorschicht 1 ist auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrates 2 ausgebildet, wie in 2 und 3 gezeigt. Weiterhin ist eine Kollektorelektrode 10 ebenfalls auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrates 2 so ausgebildet, dass sie die Kollektorschicht 1 bedeckt. Die Kollektorelektrode 10 ist elektrisch mit der Kollektorschicht 1 verbunden.
Es sollte bemerkt werden, dass die Kontaktregionen 8 eine rechteckige Gestalt aufweisen und sich über die erste Hauptoberfläche des Halbleitersubstrates 2 in der Längsrichtung der Gräben 4 erstrecken. Bezug nehmend auf 1 beachte man den am weitesten links gelegenen Graben 4 und die Kontaktregion 8 angrenzend an die rechte Seite dieses Grabens 4. Man beachte weiter die Querschnittsansicht der 2 entlang der Linie I-I von 1, welche einen Abschnitt der Halbleitervorrichtung zeigt, der nicht die an den Kontaktregionen 8 freiliegenden Emitter-Dotierungsschichten 9 enthält. In diesem Abschnitt ist der Abstand zwischen dem am weitesten links gelegenen Graben 4 und einer linken unteren Kante 8a einer benachbarten Kontaktregion 8 gleich L₀, wie in 2 gezeigt. Man beachte dann die Querschnittsansicht der 3 entlang der Linie II-II von 1, welche einen Abschnitt der Halbleitervorrichtung zeigt, der die an den Kontaktregionen 8 freiliegenden Emitter-Dotierungsschichten 9 enthält. In diesem Abschnitt ist der Abstand zwischen dem am weitesten links gelegenen Graben 4 und einer linken unteren Kante 8b der angrenzenden Kontaktregion 8 gleich L₁, wie in 3 gezeigt, wobei L₁ > L₀ ist. Dies bedeutet, die Abschnitte der Kontaktregionen 8 auf den ersten Emitter-Dotierungsschichten 9 haben eine geringere Breite als die anderen Abschnitte, wobei sich die Breite in einer Richtung erstreckt, welche die Gräben 4 schneidet.
In der in 1 gezeigten Konfiguration sind die Emitter-Dotierungsschichten so ausgebildet, dass sie sich in einer Richtung erstrecken, welche die Längsrichtung der Gräben 4 schneidet. Deshalb kann diese Konfiguration die Veränderungen in dem Sättigungsstrom aufgrund von Veränderungen in den Abmessungen der Grabenöffnungen oder aufgrund einer Lithographiemasken-Fehlausrichtung zwischen dem Grabenbildungsprozess und dem Emitterbildungsprozess verringern.
Der IGBT wird angeschaltet durch Anlegen einer Spannung an sein Gate, die höher als die Schwellenspannung ist. In diesem Zustand fließen Elektronen von der Emitterelektrode zu der Kollektorelektrode durch die Emitter-Dotierungsschichten und die Kanalregionen. Wenn diese Elektronen durch die Emitter-Dotierungsschichten hindurchdringen, liefert der Emitter-Dotierungswiderstand einen Widerstand gegenüber dem Durchgang, was in einem verringerten Strom resultiert. Dies bedeutet, die Vergrößerung des Emitter-Ballastwiderstandes verringert den durch den IGBT fließenden Strom und vergrößert daher die Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch, sogar wenn der IGBT kurzgeschlossen wird, in welchem Falle der Strom groß ist.
Bei der in 1 gezeigten Konfiguration haben die Kontaktregionen 8 nicht eine exakt rechteckige Gestalt bei Betrachtung von der Seite der ersten Hauptoberfläche des Halbleitersubstrates 2, sondern haben solch eine Gestalt, dass die Flächen der Emitterelektrode 6 in Kontakt zu der Basisschicht 3 vergrößert sind, während die Flächen der Emitterelektrode 6 in Kontakt zu den Emitter-Dotierungsschichten 9 verringert sind. Diese Konfiguration liefert einen höheren Emitter-Ballastwiderstand als die in den 86 bis 88 gezeigte Konfiguration.
Dies erniedrigt die Transferkennlinie des IGBT, wodurch ein großer Stromfluss durch den IGBT, wenn dieser kurzgeschlossen ist, verhindert wird. Dadurch hat der IGBT eine erhöhte Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch, sogar obwohl seine Emitter-Dotierungsschichten in Streifen angeordnet sind.
In 3 wird der Abstand zwischen dem am weitesten links gelegenen Graben 4 und einer linken unteren Kante 8b einer angrenzenden Kontaktregion 8 mit L₁ bezeichnet, wie oben beschrieben wurde. Weiterhin wird in 1 die Breite der ersten Emitter-Dotierungsschichten 9 in der Längsrichtung der Gräben 4 mit L₂ bezeichnet. Vorzugsweise ist das Verhältnis von L₁ zu L₂ 0,5 oder mehr (das heißt L₁ = 0,5 × L₂) und der Schichtwiderstand der ersten Emitter-Dotierungsschichten 9 ist 100 Ω/☐
oder mehr.
Der Emitter-Ballastwiderstand in der in 1 bis 3 gezeigten Konfiguration kann optimiert werden durch Erfüllen der obigen Anforderungen, was in einer weiteren Verbesserung der Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch resultiert.
Wie oben beschrieben, liefert die vorliegende Ausführungsform eine Halbleitervorrichtung mit isoliertem Gate, oder einen IGBT, welcher einen geeignet hohen Emitter-Ballastwiderstand zum Erzielen von einer Transferkennlinie aufweist, welche eine hohe Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch gestattet.
Eine Abwandlung der vorliegenden Ausführungsform wird beschrieben unter Bezugnahme auf 4 bis 6. 4 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 5 und 6 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 4.
Bezug nehmend auf 4 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 ist ebenfalls so in Streifen angeordnet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 schneidet bzw. kreuzt. Weiterhin sind die zweiten Emitter-Dotierungsschichten 9a mit einer Streifengestalt so in Kontakt mit den entsprechenden Seiten jedes Grabens 4 ausgebildet, dass sie benachbarte erste Emitter-Dotierungsschichten 9 verbinden. Dadurch bilden die Mehrzahlen der ersten Emitter-Dotierungsschichten 9 und der zweiten Emitter-Dotierungsschichten 9a zusammen eine gitterförmige Emitter-Dotierungsschicht. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in 1 bis 3 gezeigt sind.
Verglichen mit der in 83 und 85 gezeigten Konfiguration liefert die obige Konfiguration ebenfalls einen hohen Emitter-Ballastwiderstand. Deshalb liefert diese Abwandlung eine Halbleitervorrichtung mit isoliertem Gate oder einen IGBT, die einen geeignet hohen Emitter-Ballastwiderstand zum Erzielen einer Kennlinie aufweist, welche eine hohe Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch gewährleistet.
Zweite Ausführungsform
Nun wird eine Beschreibung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 7 bis 9 gegeben. Die folgende Beschreibung wird sich auf die Unterschiede gegenüber der ersten Ausführungsform konzentrieren. 7 ist eine Draufsicht der Halbleitervorrichtung mit isoliertem Gate gemäß dieser Ausführungsform. 8 und 9 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 7.
Bezug nehmend auf 7 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und ein Dummy-Graben 4s ist zwischen jeweils zwei benachbarten Gräben 4 so vorgesehen, dass er sich in der Längsrichtung der Gräben 4 erstreckt. Dadurch sind diese Dummy-Gräben 4a in Streifen angeordnet und erstrecken sich in der Längsrichtung der Gräben 4. Weiterhin sind die ersten Emitter-Dotierungsschichten 9 so ausgebildet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 schneidet oder kreuzt und die Gräben 4 und die Dummy-Gräben 4a verbindet. Spezieller sind die Dummy-Gräben 4a unmittelbar unter den Kontaktregionen 8 ausgebildet und mit der Emitterelektrode 6 verbunden, wie in 8 und 9 gezeigt. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in Zusammenhang mit der ersten Ausführungsform beschrieben wurden.
Die obige Konfiguration liefert eine Erhöhung der Länge der Abschnitte der Emitter-Dotierungsschichten 9, die zwischen jedem Graben 4 und jeder Kontaktregion benachbart dazu definiert sind (d. h. der Abstand, in 9 mit L₁ bezeichnet, zwischen jedem Graben 4 und einer linken unteren Kante oder rechten unteren Kante 8b jeder Kontaktregion 8 benachbart zu dem Graben) bei einem Vergleich mit der in 1 gezeigten Konfiguration. Dies gestattet eine weitere Erhöhung des Emitter-Ballastwiderstandes verglichen zu der ersten Ausführungsform. Deshalb ist es möglich, die Anschaltspannung des IGBT bei einem Normalbetrieb, bei dem nicht ein großer Strom durch den IGBT fließt, zu verringern, während ein Anstieg des Stroms auf ein nicht akzeptables hohes Niveau verhindert wird, wenn der IGBT kurzgeschlossen wird. Dies bedeutet, die vorliegende Erfindung kann wirkungsvoller die Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch erhöhen als die erste Ausführungsform.
Wie oben beschrieben, kann die vorliegende Ausführungsform wirkungsvoller die Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch erhöhen als die erste Ausführungsform.
Eine erste Abwandlung der zweiten Ausführungsform wird unter Bezugnahme auf 10 bis 12 beschrieben. 10 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 11 und 12 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 10.
Bezug nehmend auf 10 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 ist ebenfalls so in Streifen angeordnet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 schneidet oder kreuzt. Gemäß dieser Abwandlung sind zwei Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 vorgesehen.
Obwohl die in 10 bis 12 gezeigte Konfiguration zwei Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 beinhaltet, können drei oder mehr Dummy-Gräben 4a zwischen diesen benachbarten Gräben vorgesehen werden. Dies bedeutet eine Mehrzahl von Dummy-Gräben 4a kann in Streifen zwischen jeweils zwei benachbarten Gräben 4 angeordnet werden. Solch eine Konfiguration kann die gleiche Wirkung hervorrufen, wie die in 7 bis 9 gezeigte Konfiguration.
Eine zweite Abwandlung der zweiten Ausführungsform wird nun unter Bezugnahme auf 13 bis 15 beschrieben. 13 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 14 und 15 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 13.
Bezug nehmend auf 13 ist eine Mehrzahl von zweiten Emitter-Dotierungsschichten 9a mit einer Streifengestalt in Kontakt mit entsprechenden Seiten jedes Grabens 4 ausgebildet zum Verbinden von benachbarten ersten Emitter-Dotierungsschichten 9. Dadurch bildet die Mehrzahl der ersten Emitter-Dotierungsschichten 9 und der zweiten Emitter-Dotierungsschichten 9a zusammen eine gitterförmige Emitter-Dotierungsschicht. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in 7 bis 9 gezeigt sind. Diese Konfiguration kann ebenfalls die gleiche Wirkung hervorrufen, wie die in 7 bis 9 gezeigte Konfiguration.
Eine dritte Abwandlung der zweiten Ausführungsform wird nun unter Bezugnahme auf 16 bis 18 beschrieben. 16 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 17 und 18 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 16.
Bezug nehmend auf 16 bis 18 sind zwei Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in Verbindung mit der zweiten Abwandlung (gezeigt in 13 bis 15) beschrieben wurden. Diese Konfiguration kann ebenfalls die gleiche Wirkung hervorrufen, wie die in 7 bis 9 gezeigte Konfiguration.
Eine vierte Abwandlung der zweiten Ausführungsform wird nun unter Bezugnahme auf 19 bis 21 beschrieben. 19 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 20 und 21 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 19.
Bezug nehmend auf 19 bis 21 sind Leitungsschichtmuster 11 mit dem gleichen Leitungstyp wie die Emitter-Dotierungsschichtregion 9 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster 11 sind beispielsweise aus Polysilizium ausgebildet. Spezieller sind die Leitungsschichtmuster 11 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a verbinden.
Bei dieser Konfiguration sind die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a elektrisch miteinander verbunden, wodurch die Kontaktflächen zwischen der Emitterelektrode 6 und diesen Emitter-Dotierungsschichten vergrößert werden. Dies bedeutet, das Leitungsschichtmuster 11, das über jedem Dummy-Graben 4a ausgebildet ist, liefert eine elektrische Verbindung zwischen der Emitterelektrode 6 und den ersten Emitter-Dotierungsschichten 9 auf beiden Seiten des Dummy-Grabens 4a, wodurch ihr Kontaktwiderstand in den Kontaktregionen 8 verringert wird.
Eine fünfte Abwandlung der zweiten Ausführungsform wird nun unter Bezugnahme auf 22 bis 24 beschrieben. 22 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 23 und 24 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 22.
Bezug nehmend auf 22 und 24 sind Leitungsschichtmuster 11 mit einer Streifengestalt in den verengten Abschnitten der Kontaktregionen 8 ausgebildet zum Bedecken der Deckflächen der Dummy-Gräben 4a. Diese Leitungsschichtmuster 11 verbinden die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a, wie bei der zweiten Abwandlung. Diese Abwandlung kann die gleiche Wirkung hervorrufen wie die obige zweite Abwandlung.
Eine sechste Abwandlung der zweiten Ausführungsform wird nun unter Bezugnahme auf 25 bis 27 beschrieben. 25 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 26 und 27 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 25.
Bei dem in 27 gezeigten Querschnitt entlang der Linie II-II von 25 bedecken die Zwischenlagenschichten 7 die Deckflächen der Dummy-Gräben 4a. In diesen Zwischenlagenschichten 7 sind über dem Halbleitersubstrat 2 Leitungsschichtmuster 11 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten der Dummy-Gräben 4a verbinden, wie in 27 gezeigt.
Die obige Konfiguration liefert eine Erhöhung der Distanz, über die sich die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten der Gräben 4 zu einer Kante einer Kontaktregion 8 erstrecken, wie in 27 gezeigt. Dies erlaubt eine Vergrößerung des Emitter-Ballastwiderstandes.
Dritte Ausführungsform
Nun wird unter Bezugnahme auf 28 bis 31 eine Beschreibung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer dritten Ausführungsform der vorliegenden Erfindung gegeben. Die folgende Beschreibung wird sich auf die Unterschiede gegenüber der zweiten Ausführungsform konzentrieren. 28 ist eine Draufsicht der Halbleitervorrichtung mit isoliertem Gate gemäß dieser Ausfuhrungsform. 29 bis 31 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 28.
Bezug nehmend auf 28 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und ein Dummy-Graben 4a ist zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Weiterhin sind zweite Emitter-Dotierungsschichten 9a mit einer Streifengestalt in Kontakt zu den entsprechenden Seiten jedes Grabens 4 vorgesehen und mit einem Ende der entsprechenden ersten Emitter-Dotierungsschichten 9 verbunden, wie in 28 und 31 gezeigt. Die ersten Emitter-Dotierungsschichten 9 und die zweiten Emitter-Dotierungsschichten 9a bilden zusammen T-förmige Emitter-Dotierungsschichten. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in Verbindung mit der zweiten Ausführungsform beschrieben wurden.
Je kleiner bei der in 7 gezeigten Halbleitervorrichtung mit isoliertem Gate der zweiten Ausführungsform die Breite L₂ der ersten Emitter-Dotierungsschichten 9 in der Längsrichtung der Gräben 4 ist, desto größer ist die Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch. Eine Verringerung der Breite L₂ der ersten Emitter-Dotierungsschichten 9 resultiert jedoch in einer Vergrößerung ihrer prozentualen Schwankung (d. h. des Verhältnisses des tatsächlichen Wertes zu dem entworfenen Wert der Breite L₂) aufgrund von Wafer-Prozessschwankungen, wie z. B. Schwankungen bei dem lithographischen Vorgang, der Ionenimplantation und den Diffusionsvorgängen, etc., welche Schwankungen des Sättigungsstromes vergrößern.
Andererseits beinhaltet die Halbleitervorrichtung mit isoliertem Gate der dritten Ausführungsform, die in 28 gezeigt ist, zusätzlich die obigen zweiten Emitter-Dotierungsschichten 9a, welche zusammen mit den ersten Emitter-Dotierungsschichten 9 T-förmige Emitter-Dotierungsschichten bilden. Diese Anordnung verhindert Schwankungen in der Kanalweite aufgrund von Schwankungen in der Breite der Emitter-Dotierungsschichten 9a in einer Richtung, welche die Gräben 4 schneidet.
Deshalb kann die dritte Ausführungsform Schwankungen des Sättigungsstroms verglichen zu der zweiten Ausführungsform verringern.
Gemäß der dritten Ausführungsform ist weiterhin eine Breite (L₃) der T-förmigen Emitter-Dotierungsschichten in der Längsrichtung der Gräben 4 vorzugsweise kleiner als der Abstand L₁ zwischen jedem Graben 4 und einer linken unteren Kante oder rechten unteren Kante 8b jeder Kontaktregion 8 benachbart dazu auf den T-förmigen Emitter-Dotierungsschichten (siehe 28 und 30).
Bei dieser Konfiguration sind die Ballast-Widerstandskomponenten, welche durch die Emitter-Dotierungsschichten bestimmt werden, welche die Gräben 4 schneiden, größer als die Ballast-Widerstandskomponenten, die durch die Emitter-Dotierungsschichten festgelegt werden, die sich in der Längsrichtung der Gräben 4 erstrecken. Es sollte bemerkt werden, dass die letzteren Ballastwiderstandskomponenten dazu neigen, aufgrund von Schwankungen in der Breite der Gräben 4 zu variieren. Deshalb kann diese Konfiguration Schwankungen des Sättigungsstroms aufgrund von Schwankungen der Breite der Gräben 4 verringern.
Eine erste Abwandlung der dritten Ausführungsform wird unter Bezugnahme auf 32 bis 35 beschrieben. 32 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 33 bis 35 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 32.
Bezug nehmend auf 32 bis 35 sind zwei Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der obigen Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform, die in 28 bis 31 gezeigt ist. Obwohl dies in den Figuren nicht gezeigt ist, können zwischen jeweils zwei benachbarten Gräben 4 drei oder mehr Dummy-Gräben 4a anstelle von lediglich zwei vorgesehen werden. Dies bedeutet, eine ähnliche Konfiguration, welche irgendeine Mehrzahl von Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 enthält, kann die gleiche Wirkung hervorrufen wie die in 28 bis 31 gezeigte Konfiguration.
Eine zweite Abwandlung der dritten Ausführungsform wird unter Bezugnahme auf 36 bis 39 beschrieben. 36 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 37 bis 39 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 36.
Bezug nehmend auf 36 bis 39 beinhaltet diese Halbleitervorrichtung mit isoliertem Gate nicht einen Dummy-Graben zwischen benachbarten Gräben 4. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der Halbleitervorrichtung mit isoliertem Gate gemäß der dritten Ausführungsform, die in 28 bis 31 gezeigt ist. Diese Konfiguration kann ebenfalls die gleiche Wirkung hervorrufen wie die in 28 bis 31 gezeigte Konfiguration.
Eine dritte Abwandlung der dritten Ausführungsform wird unter Bezugnahme auf 40 bis 43 beschrieben. 40 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 41 bis 43 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 41.
Bezug nehmend auf 40 bis 43 sind Leitungsschichtmuster 11 mit dem gleichen Leitungstyp wie die Emitter-Dotierungsschichtregion 9 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster 11 sind beispielsweise aus Polysilizium ausgebildet. Spezieller sind die Leitungsschichtmuster 11 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a verbinden.
Bei dieser Konfiguration sind die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a elektrisch miteinander verbunden, wie in 42 gezeigt, wodurch die Kontaktflächen zwischen der Emitterelektrode 6 und diesen Emitter-Dotierungsschichten 9 vergrößert werden. Dies bedeutet, die Leitungsschichtmuster 11, die über jedem Dummy-Graben 4a ausgebildet sind, liefern elektrische Verbindungen zwischen der Emitterelektrode 6 und den ersten Emitter-Dotierungsschichten 9 auf beiden Seiten des Dummy-Grabens 4a, wodurch ihr Kontaktwiderstand in den Kontaktregionen 8 verringert wird.
Eine vierte Abwandlung der dritten Ausführungsform wird unter Bezugnahme auf 44 bis 47 beschrieben. 44 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 45 bis 47 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 44.
Bezug nehmend auf 44, 46 und 47 sind Leitungsschichtmuster 11 mit einer Streifengestalt in den verengten Abschnitten der Kontaktregionen 8 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster 11 verbinden die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a, wie in 46 gezeigt. Deshalb kann diese Abwandlung die gleiche Wirkung hervorrufen wie die obige dritte Abwandlung.
Vierte Ausführungsform
Nun wird eine Beschreibung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer vierten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 48 bis 50 gegeben. Die folgende Beschreibung wird sich auf die Unterschiede gegenüber der zweiten Ausführungsform konzentrieren. 48 ist eine Draufsicht auf die Halbleitervorrichtung mit isoliertem Gate gemäß dieser Ausführungsform. 49 und 50 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 48.
Bezug nehmend auf 48 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und ein Dummy-Graben 4a ist zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Weiterhin ist eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 so ausgebildet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 und die Dummy-Gräben 4a schneidet.
Weiterhin sind dritte Emitter-Dotierungsschichten 9a mit einer Streifengestalt in Kontakt mit entsprechenden Seiten jedes Dummy-Grabens 4a ausgebildet zum Verbinden von benachbarten ersten Emitter-Dotierungsschichten 9. Die Mehrzahl der ersten Emitter-Dotierungsschichten 9 und der dritten Emitter-Dotierungsschichten 9b bildet zusammen eine kammförmige Emitter-Dotierungsschicht. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in Verbindung mit der zweiten Ausführungsform beschrieben wurden.
Bei der in 7 gezeigten Halbleitervorrichtung mit isoliertem Gate der zweiten Ausführungsform kann die Breite L₂ der ersten Emitter-Dotierungsschicht 9 in der Längsrichtung der Gräben 4 verringert werden zum Vergrößern des Emitter-Ballastwiderstandes und dadurch Verringern der Transferkennlinie oder der Verstärkung. Eine Verringerung der Breite L₂ resultiert jedoch in einer Verringerung der Kontaktflächen zwischen der Emitterelektrode 6 und den ersten Emitter-Dotierungsschichten 9. Dies vergrößert den Kontaktwiderstand und daher die Anschaltspannung.
Bei der Halbleitervorrichtung mit isoliertem Gate der vierten Ausführungsform sind auf der anderen Seite dritte Emitter-Dotierungsschichten 9b auf beiden Seiten jedes Dummy-Grabens 4a vorgesehen, wie oben beschrieben. Diese Konfiguration erlaubt die Ausbildung von hinreichenden Kontaktflächen zwischen der Emitterelektrode und den Emitter-Dotierungsschichten, sogar wenn die Breite der ersten Emitter-Dotierungsschichten 9 in der Längsrichtung der Gräben 4 verringert ist.
Zusätzlich dazu, dass die vierte Ausführungsform die gleiche Wirkung wie die zweite Ausführungsform aufweist, gestattet sie deshalb eine Verringerung der Anschaltspannung, während die Kennlinie erniedrigt wird.
Eine erste Abwandlung der vierten Ausführungsform wird unter Bezugnahme auf 51 bis 54 beschrieben. 51 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 52 bis 54 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 51.
Bei dieser Abwandlung sind Abschnitte der dritten Emitter-Dotierungsschichten 9b unter den Kontaktregionen 8 verbreitert zum Vergrößern der Kontaktflächen zwischen der Emitterelektrode und den Emitter-Dotierungsschichten, wie in 51 gezeigt. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der oben in 48 bis 50 gezeigten Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform. Diese Konfiguration kann die gleiche Wirkung hervorrufen wie die in 48 bis 50 gezeigte Konfiguration.
Eine zweite Abwandlung der vierten Ausführungsform wird unter Bezugnahme auf 55 bis 57 beschrieben. 55 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 56 und 57 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 55.
Bezug nehmend auf 55 bis 57 sind zwei Dummy-Gräben 4a zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der oben in 48 bis 50 gezeigten Halbleitervorrichtung mit isoliertem Gate gemäß der vierten Ausführungsform. Diese Konfiguration kann ebenfalls die gleiche Wirkung hervorrufen wie die in 48 bis 50 gezeigte Konfiguration.
Eine dritte Abwandlung der vierten Ausführungsform wird unter Bezugnahme auf 58 bis 60 beschrieben. 58 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 59 und 60 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 58.
Bei dem in 60 gezeigten Querschnitt entlang der Linie II-II von 58 bedecken Zwischenlagenschichten 7 die Deckflächen der Dummy-Gräben 4a. Leitungsschichtmuster 11 sind in diesen Zwischenlagenschichten 7 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten der Dummy-Gräben 4a verbinden, wie in 60 gezeigt.
Die obige Konfiguration liefert eine Vergrößerung des Abstandes, um den sich die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten der Gräben 4 zu einer Kante einer Kontaktregion 8 erstrecken, wie in 60 gezeigt. Dies gestattet eine Vergrößerung des Emitter-Ballastwiderstandes.
Eine vierte Abwandlung der vierten Ausführungsform wird beschrieben unter Bezugnahme auf 61 bis 64. 61 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 62 bis 64 sind Querschnittsansichten entlang der Linien I-I, II-II bzw. III-III von 61.
Bei dem in 63 gezeigten Querschnitt entlang der Linie II-II von 61 bedecken Zwischenlagenschichten 7 die Deckflächen der Dummy-Gräben 4a. Leitungsschichtmuster 11, die eine Streifengestalt aufweisen, sind in diesen Zwischenlagenschichten 7 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten der Dummy-Gräben 4a verbinden, wie in 63 gezeigt.
Die obige Konfiguration liefert eine Vergrößerung des Abstandes, um den die ersten Emitter-Dotierungsschichten 9 sich auf beiden Seiten der Gräben 4 zu einer Kante einer Kontaktregion 8 erstrecken, wie in 63 gezeigt. Dies gestattet eine Erhöhung des Emitter-Ballastwiderstandes.
Eine fünfte Abwandlung der vierten Ausführungsform wird beschrieben unter Bezugnahme auf 65 bis 67. 65 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 66 und 67 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 65.
Bezug nehmend auf 65 und 67 sind Leitungsschichtmuster 11 mit dem gleichen Leitungstyp wie die Emitter-Dotierungsschicht 9 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster 11 sind beispielsweise aus Polysilizium ausgebildet. Spezieller sind die Leitungsschichtmuster 11 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a verbinden.
Bei dieser Konfiguration sind die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a elektrisch miteinander verbunden, wie in 67 gezeigt, wodurch die Kontaktflächen zwischen der Emitterelektrode 6 und diesen Emitter-Dotierungsschichten 9 vergrößert werden. Dies bedeutet, die über jedem Dummy-Graben 4a ausgebildeten Leitungsschichtmuster liefern elektrische Verbindungen zwischen der Emitterelektrode 6 und den ersten Emitter-Dotierungsschichten 9 auf beiden Seiten des Dummy-Grabens 4a, wodurch ihr Kontaktwiderstand in den Kontaktregionen erniedrigt wird.
Fünfte Ausführungsform
Nun wird eine Beschreibung einer Halbleitervorrichtung mit isoliertem Gate gemäß einer fünften Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 68 bis 70 gegeben. Die folgende Beschreibung wird sich auf die Unterschiede gegenüber der zweiten Ausführungsform konzentrieren. 68 ist eine Draufsicht der Halbleitervorrichtung mit isoliertem Gate gemäß dieser Ausführungsform. 69 und 70 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 68.
Bezug nehmend auf 68 ist eine Mehrzahl von Gräben 4 in Streifen angeordnet und ein Dummy-Graben 4a ist zwischen jeweils zwei benachbarten Gräben 4 vorgesehen. Weiterhin ist eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 so ausgebildet, dass sie sich in einer Richtung erstrecken, welche die Gräben 4 und die Dummy-Gräben 4a schneidet oder kreuzt.
Spezieller erstreckt sich eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 ausgehend von jedem Graben 4 abwechselnd in entgegengesetzte Richtungen und ist entlang des Grabens 4 voneinander beabstandet, wie in 68 gezeigt. Ebenso erstreckt sich eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 von jedem Dummy-Graben 4a abwechselnd in unterschiedliche Richtungen und ist voneinander entlang des Dummy-Grabens 4a beabstandet, wie in 68 gezeigt. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen, die in Verbindung mit der zweiten Ausführungsform beschrieben wurden.
Diese Konfiguration gestattet das Ausgleichen der Stromverteilung innerhalb des Halbleitersubstrates 2. Deshalb kann die vorliegende Ausführungsform die Widerstandsfähigkeit gegenüber einem elektrische Durchbruch vergrößern sowie die gleiche Wirkung wie die zweite Ausführungsform erzielen.
Es sollte bemerkt werden, dass in der in 1 bis 3 gezeigten Konfiguration eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 so ausgebildet sein kann, dass sie sich von jedem Graben 4 abwechselnd in entgegengesetzte Richtungen erstrecken, wie bei der vorliegenden Ausführungsform. Dies erzeugt ebenfalls die Wirkung, die oben beschrieben wurde.
Deshalb kann die vorliegende Ausführungsform die Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch vergrößern sowie die gleiche Wirkung wie die erste und zweite Ausführungsform erzielen.
Eine erste Abwandlung der fünften Ausführungsform wird beschrieben unter Bezugnahme auf 71 bis 73. 71 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 72 und 73 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 71.
Bezug nehmend auf 71 bis 73 erstreckt sich eine Mehrzahl von ersten Emitter-Dotierungsschichten 9 ausgehend von jedem Graben 4 abwechselnd in entgegengesetzte Richtungen und ist voneinander entlang des Grabens 4 beabstandet wie in dem obigen Fall. Zwischen benachbarten Gräben 4 ist jedoch nicht ein Dummy-Graben vorgesehen. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der oben in 68 bis 70 gezeigten Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform. Diese Konfiguration kann die gleiche Wirkung erzeugen wie die Konfiguration, die in 68 bis 70 gezeigt ist.
Eine zweite Abwandlung der fünften Ausführungsform wird beschrieben unter Bezugnahme auf 74 bis 76. 74 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 75 und 76 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 74.
Bezug nehmend auf 74 bis 76 sind dritte Emitter-Dotierungsschichten 9b in Kontakt mit entsprechenden Seiten jedes Dummy-Grabens 4a vorgesehen. Die Mehrzahl der ersten Emitter-Dotierungsschichten 9 und der dritten Emitter-Dotierungsschichten 9b bildet zusammen eine kammförmige Emitter-Dotierungsschicht. Alle weiteren Komponenten und Strukturen sind ähnlich zu jenen der oben in 68 bis 70 gezeigten Halbleitervorrichtung mit isoliertem Gate gemäß der fünften Ausführungsform. Diese Konfiguration kann ebenfalls die gleiche Wirkung hervorrufen wie die Konfiguration, die in 68 bis 70 gezeigt ist.
Eine dritte Abwandlung der fünften Ausführungsform wird unter Bezugnahme auf 77 bis 79 beschrieben. 77 ist eine Draufsicht auf eine Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 78 und 79 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 77 Bezug nehmend auf 77 bis 79 sind Leitungsschichtmuster 11 mit dem gleichen Leitungstyp wie die Emitter-Dotierungsschichtregion 9 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster sind beispielsweise aus Polysilizium ausgebildet. Spezieller sind die Leitungsschichtmuster 11 über dem Halbleitersubstrat 2 so ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a verbinden.
Bei dieser Konfiguration sind die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a elektrisch miteinander verbunden, wodurch die Kontaktflächen zwischen der Emitterelektrode 6 und diesen Emitter-Dotierungsschichten 9 vergrößert werden. Dies bedeutet, die über jeden Dummy-Graben 4a ausgebildeten Leitungsschichtmuster 11 liefern elektrische Verbindungen zwischen der Emitterelektrode 6 und den ersten Emitter-Dotierungsschichten 9 auf beiden Seiten des Dummy-Grabens 4a, wodurch ihr Kontaktwiderstand in den Kontaktregionen 8 verringert wird.
Eine vierte Abwandlung der fünften Ausführungsform wird beschrieben unter Bezugnahme auf 80 bis 82. 80 ist eine Draufsicht einer Halbleitervorrichtung mit isoliertem Gate gemäß dieser Abwandlung. 81 und 82 sind Querschnittsansichten entlang der Linien I-I bzw. II-II von 80.
Bezug nehmend auf 80 bis 82 sind Leitungsschichtmuster 11 mit dem gleichen Leitungstyp wie die Emitter-Dotierungsschichtregion 9 so ausgebildet, dass sie die Deckflächen der Dummy-Gräben 4a bedecken. Diese Leitungsschichtmuster 11 sind beispielsweise aus Polysilizium ausgebildet. Spezieller sind die Leitungsschichtmuster 11 so über dem Halbleitersubstrat 2 ausgebildet, dass sie die ersten Emitter-Dotierungsschichten 9 auf beiden Seiten jedes Dummy-Grabens 4a verbinden. Diese Abwandlung kann die gleiche Wirkung hervorrufen wie die obige dritte Abwandlung.
Es sollte beachtet werden, dass, obwohl die erste bis fünfte Ausführungsform und Abwandlungen derselben beschrieben wurden unter Bezugnahme auf Halbleitervorrichtungen mit isoliertem Gate, welche ein n-Typ-Halbleitersubstrat verwenden, die vorliegende Erfindung nicht auf solche Halbleitervorrichtungen mit isoliertem Gate beschränkt ist. Die vorliegende Erfindung kann ebenfalls auf Halbleitervorrichtungen mit isoliertem Gate aus einem p-Typ-Halbleitersubstat und Komponenten mit entgegengesetztem Leitungstyp zu den oben beschriebenen angewendet werden.
Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefasst werden:
Die vorliegende Erfindung liefert eine Halbleitervorrichtung mit isoliertem Gate, oder einen IGBT, die einen geeignet hohen Emitter-Ballastwiderstand aufweist zum Erzielen einer Transferkennlinie bzw. Übertragungskennlinie, welche eine hohe Widerstandsfähigkeit gegenüber einem elektrischen Durchbruch erlaubt.

Claims

Halbleitervorrichtung mit isoliertem Gate, mit: einem Halbleitersubstrat (2) eines ersten Leitungstyps mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, einer Basisschicht (3) eines zweiten Leitungstyps, die benachbart zu der ersten Hauptoberfläche des Halbleitersubstrates (2) vorgesehen ist, einer Mehrzahl von Gräben (4), die so ausgebildet sind, dass sie durch die Basisschicht (3) und in die erste Hauptoberfläche des Halbleitersubstrates (2) dringen, wobei die Mehrzahl der Gräben (4) in Streifen angeordnet ist, Isolationsfilmen (5), welche die Innenflächen der Gräben (4) bedecken, Gateelektroden (5a), die auf den Isolationsfilmen (5) so ausgebildet sind, dass sie die Gräben (4) ausfüllen, einer Mehrzahl von ersten Emitter-Dotierungsschichten (9), die in einem Oberflächenschichtabschnitt der Basisschicht (3) so ausgebildet sind, dass sie sich in einer Richtung erstrecken, welche die Gräben (4) schneidet, wobei die Mehrzahl der ersten Emitter-Dotierungsschichten (9) in Streifen angeordnet ist, Kontaktregionen (8), die über der ersten Hauptoberfläche des Halbleitersubstrates (2) so vorgesehen sind, dass die Kontaktregionen (8) zwischen benachbarten Gräben (4) angeordnet sind, einer Emitterelektrode (6), die so ausgebildet ist, dass sie die Kontaktregion (8) füllt, wobei die Emitterelektrode (6) elektrisch mit den ersten Emitter-Dotierungsschichten (9) und der Basisschicht (3) verbunden ist, einer Kollektorschicht (1), die auf der zweiten Hauptoberflächenseite des Halbleitersubstrates (2) vorgesehen ist, und einer Kollektorelektrode (10), die auf der zweiten Hauptoberflächenseite des Halbleitersubstrates (2) vorgesehen ist und elektrisch mit der Kollektorschicht (1) verbunden ist, wobei die Kontaktregionen (8) über der ersten Hauptoberfläche des Halbleitersubstrates (2) so ausgebildet sind, dass sie sich in der Längsrichtung der Gräben (4) erstrecken und eine rechteckige Gestalt aufweisen, und wobei die Abschnitte der Kontaktregionen (8) auf den ersten Emitter-Dotierungsschichten (9) eine geringere Breite aufweisen als die Abschnitte der Kontaktregionen (8) zwischen den ersten Emitter-Dotierungsschichten (9), wenn die Breite sich in der Richtung erstreckt, die die Gräben (4) schneidet.
Halbleitervorrichtung mit isoliertem Gate gemäß Anspruch 1, bei der: der Schichtwiderstand der ersten Emitter-Dotierungsschichten (9) 100 Ω/☐ oder mehr beträgt, und die folgende Gleichung erfüllt ist: L₁ = 0,5 × L₂, wobei: L₁ den Abstand zwischen jedem Graben (4) und einer unteren Kante (8a) jeder Kontaktregion (8) benachbart dazu auf den ersten Emitter-Dotierungsschichten (9) bezeichnet, und L₂ die Breite der ersten Emitter-Dotierungsschichten (9) in der Längsrichtung der Gräben (4) bezeichnet.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1 oder 2, die weiterhin aufweist: zumindest einen Dummy-Graben (4a), der zwischen benachbarten Gräben (4) so ausgebildet ist, dass er sich in der Längsrichtung der Gräben (4) erstreckt, wobei der zumindest eine Dummy-Graben (4a) elektrisch mit der Emitterelektrode (6) verbunden ist.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3, die weiterhin aufweist: ein Leitungsschichtmuster (11), welches über dem Halbleitersubstrat (2) so vorgesehen ist, dass es die ersten Emitter-Dotierungsschichten (9) auf beiden Seiten des zumindest einen Dummy-Grabens (4a) verbindet.
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 3, die weiterhin aufweist: eine Mehrzahl von zweiten Emitter-Dotierungsschichten (9a), die eine Streifengestalt aufweisen und in Kontakt mit den entsprechenden Seiten der Gräben (4) angeordnet sind, wobei die ersten Emitter-Dotierungsschichten (9) und die zweiten Emitter-Dotierungsschichten (9a) zusammen eine gitterförmige Emitter-Dotierungsschicht bilden.
Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 3, die weiterhin aufweist: eine Mehrzahl von zweiten Emitter-Dotierungsschichten (9a), die eine Streifengestalt aufweisen und in Kontakt mit entsprechenden Seiten der Gräben (4) angeordnet sind, wobei die ersten Emitter-Dotierungsschichten (9) und die zweiten Emitter-Dotierungsschichten (9a) zusammen T-förmige Emitter-Dotierungsschichten bilden.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 6, bei der die Breite der T-förmigen Emitter-Dotierungsschichten in der Längsrichtung der Gräben (4) geringer ist als der Abstand zwischen jedem Graben (4) und einer unteren Kante (8a) jeder Kontaktregion (8) benachbart dazu auf den T-förmigen Emitter-Dotierungsschichten.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3, die weiterhin aufweist: eine Mehrzahl von dritten Emitter-Dotierungsschichten (9b), die eine Streifengestalt aufweisen und in Kontakt mit entsprechenden Seiten des zumindest einen Dummy-Grabens (4a) angeordnet sind, wobei die ersten Emitter-Dotierungsschichten (9) und die dritten Emitter-Dotierungsschichten (9b) zusammen eine kammförmige Emitter-Dotierungsschicht bilden.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3, die weiterhin aufweist: eine Mehrzahl der Dummy-Gräben (4a) und eine vierte Emitter-Dotierungsschicht (9c), die zwischen benachbarten Gräben der Dummy-Gräben (4a) vorgesehen ist.
Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die ersten Emitter-Dotierungsschichten (9) sich von jedem Graben (4) abwechselnd in entgegengesetzte Richtungen erstrecken und voneinander entlang des Grabens (4) beabstandet sind.
Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3, 8 oder 9, bei der die ersten Emitter-Dotierungsschichten beinhalten: eine Mehrzahl von ersten Emitter-Dotierungsschichten (9), die sich von jedem Graben (4) abwechselnd in entgegengesetzte Richtungen erstrecken und voneinander entlang des Grabens (4) beabstandet sind, und eine Mehrzahl von ersten Emitter-Dotierungsschichten (9), die sich von jedem Dummy-Graben (4a) abwechselnd in entgegengesetzte Richtungen erstrecken und voneinander entlang des Dummy-Grabens (4a) beabstandet sind.