DE10353387A1

DE10353387A1 - Leistungstransistoranordnung und Verfahren zu deren Herstellung

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Publication number: DE10353387A1
Application number: DE10353387A
Authority: DE
Inventors: Manfred Kotek; Oliver Dr. Häberlen; Martin Pölzl; Walter Dr. Rieger
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-14
Filing date: 2003-11-14
Publication date: 2005-06-30
Anticipated expiration: 2023-11-15
Also published as: DE10353387B4; US7250343B2; US20050151190A1

Abstract

Bei dem erfindungsgemäßen kostengünstigen Verfahren zur Herstellung einer Leistungstransistoranordnung wird eine Trench-Leistungstransistoranordung (1) mit vier Strukturierungsebenen, die jeweils einen Lithografieschritt enthalten, hergestellt. Die erfindungsgemäße Leistungstransistoranordnung weist ein Zellenfeld (3) mit Zellenfeldgräben (5) auf, die jeweils eine Feld- (11) und eine Gate-Elektrodenstruktur (10) enthalten. Die Feld-Elektrodenstruktur (11) wird durch einen Anschlussgraben (6) im Zellenfeld (3) mit der Source-Metallisierung (15) elektrisch leitend verbunden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Leistungstransistoranordnung und eine Maske zur Durchführung des Verfahrens. Außerdem betrifft die Erfindung eine Leistungstransistoranordnung.
Als MOS(Metal Oxide Semiconductor)-Leistungstransistoren ausgeprägte Transistoranordnungen werden zur Steuerung von Schaltströmen mit hohen Stromstärken (bis zu mehreren 10 Ampere) mittels niedriger Steuerspannungen vorgesehen. Die Spannungsfestigkeit solcher Leistungstransistoren kann bis zu mehreren 100 V betragen. Die Schaltzeiten liegen üblicherweise im Bereich weniger Mikrosekunden.

MOS-Leistungstransistoren liegen beispielsweise als Trench-MOS-Leistungstransistoren vor. Ein Trench-MOS-Leistungstransistor ist in einem Halbleitersubstrat ausgebildet, das in mindestens einem aktiven Zellenfeld jeweils eine Mehrzahl von nebeneinander angeordneten Trench-Transistorzellen aufweist.

Je nach Ausprägung der Trench-Transistorzellen sind zum Beispiel selbstleitende und selbstsperrende p-Kanal- bzw. n-Kanal-Trench-MOS-Leistungstransistoren realisierbar.

Die 1 zeigt eine als Trench-MOS-Leistungstransistor ausgeführte herkömmliche Leistungstransistoranordnung 1 mit schematischer Darstellung der Source-, Drain- und Gate-Anschlüsse, der als n-Kanal-MOSFET mit vertikaler, zweifach diffundierter Trench-Struktur (VDMOSFET, vertical double diffused metall oxide semiconductor field effect transistor) ausgeführt ist. Dabei ist eine mit dem Drain-Anschluss verbundene Drain-Metallisierung 231 auf einer Rückseite eines Halbleitersubstrats 16 angeordnet. An die Drain-Metallisierung 231 schließt im Halbleitersubstrat 16 eine n⁺⁺-dotierte Drain-Schicht 23 an. Der Drain-Metallisierung 231 gegenüber schließt an der Drain-Schicht 23 eine Driftzone 232 an. Die Driftzone 232 wird im Allgemeinen aus einem schwach n-dotierten Halbleitersubstrat 16 gebildet, das in der Regel aus epitaktisch aufgebrachtem Silizium besteht. In der Driftzone 232 bildet sich im Sperrbetrieb des Trench-MOS-Leistungstransistors eine Raumladungszone aus, deren Ausdehnung im Wesentlichen die maximale Sperrspannung bestimmt.

In einem Zellenfeld 3 sind im Halbleitersubstrat 16 Zellenfeldgräben 5 angeordnet. Die Zellenfeldgräben 5, die im Querschnitt dargestellt sind, erstrecken sich in diesem Beispiel parallel in einer Richtung senkrecht zur Querschnittsfläche. In den Zellenfeldgräben 5 sind Gate-Elektrodenstrukturen 10 und Feld-Elektrodenstrukturen 11 angeordnet. Die Feld-Elektrodenstruktur 11 ist durch eine Isolationsschicht 18, die beispielsweise aus einem Feldoxid bestehen kann, gegen das Halbleitersubstrat 16 isoliert. Die Gate-Elektrodenstruktur 10 ist durch eine Gate-Isolationsschicht 20, die beispielsweise ein Siliziumoxid sein kann, gegen die Feldelektrodenstruktur 11 und das Halbleitersubstrat 16 isoliert. An die Driftzone 232 des Halbleitersubstrats 16 schließen in Bereichen zwischen den Zellenfeldgräben 5 p-dotierte Bodyzonen an, die etwa den Gate-Elektrodenstrukturen 10 gegenüberliegen. Zwischen den Bodyzonen und einer Substratoberfläche 17 sind n++ dotierte Sourcegebiete 8a vorgesehen. Die Feld-Elektrodenstrukturen 11 verringern eine parasitäre Kapazität zwischen den Gate-Elektrodenstrukturen 10 und der Driftzone 232. Mittels Source-Kontaktgräben 8 ist eine Source- Metallisierung 15 mit den Sourcegebieten 8a elektrisch leitend verbunden. Gegenüber den Gate-Elektrodenstrukturen 10 ist die Source-Metallisierung 15 durch eine Zwischenoxidschicht 22 elektrisch isoliert. Das Material sowohl der Gate-Elektrodenstrukturen 10 als auch der Feld-Elektrodenstrukturen 11 ist zum Beispiel stark dotiertes Polysilizium. Die Leitfähigkeit der Gate-Elektrodenstruktur 10 kann beispielsweise durch eine Zusatzschicht in der Gate-Elektrodenstruktur 10, etwa einer Silizidschicht, verbessert sein. Der Zellenfeldgraben 5 mit der Gate-Elektrodenstruktur 10 und der Feld-Elektrodenstruktur 11 bildet zusammen mit den angrenzenden, dotierten Bereichen des Halbleitersubstrats 16 eine Trench-Transistorzelle 2, die sich bis zur Drainschicht 23 erstreckt.

Wird in einer solchen aktiven Trench-Transistorzelle 2 die Gate-Elektrodenstruktur 10 mit einem positiven Potential beaufschlagt, so bildet sich in der p-dotierten Bodyzone ein n-leitender Inversionskanal aus den dort angereicherten Minoritätsträgern (Elektronen) der p-dotierten Bodyzone.

In einem Randbereich 4 der als Trench-MOS Leistungstransistor ausgebildeten Leistungstransistoranordnung 1 erfolgt zum Einen die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Feld-Elektrodenstrukturen 11 mit der Source-Metallisierung 15, zum Anderen erfolgt die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Gate-Elektrodenstrukturen 10 mit einer Gate-Metallisierung 14. Ferner ist im Randbereich 4 ein Beispiel für eine Schirmelektrode 12 dargestellt.

Beispielsweise erfolgt die Kontaktierung der in den Zellenfeldgräben 5 angeordneten Feld-Elektrodenstrukturen 11 in einer zur Querschnittsebene VI parallelen Querschnittsebene VII. In den Zellenfeldgräben 5, die senkrecht zur Querschnittsebene VI verlaufen, erstrecken sich die Gate-Elektrodenstrukturen 10 nicht über die gesamte Länge der Zellenfeldgräben 5, so dass in einem Anschlussbereich der Zellenfeldgräben 5 die Kontaktierung der jeweiligen Feld-Elektrodenstruktur 11 erfolgt, wie in der Ebene VII gezeigt. Jede über die Substratoberfläche 17 gezogene Feld-Elektrodenstruktur 11 ist mit der Source-Metallisierung 15 elektrisch leitend verbunden. Zudem wird eine Schirmelektrode 12 ausgebildet, die sich oberhalb der Substratoberfläche 17 erstreckt.

In einer weiteren Querschnittsebene VIII, die sich zwischen der ersten Querschnittsebene VI und der zweiten Querschnittsebene VII parallel zu dieser erstreckt, erfolgt die elektrische Verbindung der Gate-Elektrodenstrukturen 10 mit einer Rand-Gatestruktur 13. Die Rand-Gatestruktur 13 ist elektrisch leitend mit der Gate-Metallisierung 14 verbunden. Die Rand-Gatestrukturen 13 und die Schirmelektroden 12 werden im Allgemeinen aus dotiertem Polysilizium gebildet. Die Source-Metallisierung 15, die Gate-Metallisierung 14, die Rand-Gatestruktur 13, die Schirmelektrode 12, sowie das Halbleitersubstrat 16 sind gegeneinander jeweils durch eine Isolationsschicht 18, eine Zwischenoxidschicht 22 sowie einer weiteren Isolationsschicht 18 voneinander isoliert.

Zur Herstellung einer komplexen Struktur, wie der in der 1 beschriebenen Leistungstransistoranordnung, bei der sowohl die Gate-Elektrodenstruktur als auch die Feld-Elektrodenstruktur in den Randbereich herausgeführt und dort jeweils mit einer Gate-Metallisierung, bzw. einer Source-Metallisierung verbunden werden, werden bei den derzeitigen Herstellungsverfahren mindestens fünf bis sieben Strukturierungsebenen angewendet.

Eine Strukturierungsebene umfasst im Allgemeinen eine lithografische Abbildung von auf einer Belichtungsmaske vorgegebenen Strukturen auf das zu strukturierende Halbleitersubstrat und sich daran anschließende Ätz-, Abscheide- bzw. Aufwachs- und Planarisierungsschritte.

Die mindestens sieben Strukturierungsebenen zur Herstellung einer Leistungstransistoranordnung, wie sie in der 1 beispielsweise beschrieben wurde, enthalten eine Grabenstrukturierung, bei der Zellenfeld- und Randgräben in das Halbleitersubstrat eingebracht werden, eine Strukturierung von abgeschiedenem Poly-Silizium zur Ausbildung der Feldelektrodenstruktur, eine Strukturierung einer Gate-Isolationsschicht (Gateoxid), eine Strukturierung einer zweiten abgeschiedenen Polysiliziumschicht zur Ausbildung der Gate-Elektrodenstruktur, eine Strukturierung von Body- und Source-Gebieten, eine Strukturierung von Kontaktlöchern und eine Strukturierung einer Metallebene.

Ein großer Kostenfaktor in jeder Strukturierungsebene ist die lithografische Abbildung, da die hierfür benötigten Geräte technisch sehr aufwändig und kostenintensiv sind. Außerdem erfordert der gesamte Abbildungsprozess eine hohe Präzision und ist damit sehr fehleranfällig. Aus den genannten Gründen geht das Bestreben dahin, die Anzahl der lithografischen Abbildungen und damit auch die Anzahl der Strukturierungsebenen zu reduzieren.

Vorgeschlagen wurde bereits ein Herstellungsverfahren mit nur fünf Strukturierungsebenen. Bei dem Verfahren werden die Ebenen Body- und Source-Strukturierung, sowie Gate-Elektrodenstrukturierung eliminiert. Sowohl zur Body-, Source-Strukturierung als auch zur Gate-Elektrodenstrukturierung werden dann keine lithografischen Abbildungen mehr einge setzt. Die verbleibenden fünf Strukturierungsebenen umfassen die Grabenstrukturierung, die Feld-Elektrodenstrukturierung, die Strukturierung der Gate-Isolationsschicht, die Kontaktlochstrukturierung und die Strukturierung der Metallebene.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein kostengünstiges Verfahren mit einer weiter reduzierten Anzahl von Strukturierungsebenen zur Herstellung einer Leistungstransistoranordnung zur Verfügung zu stellen. Außerdem ist es Aufgabe der Erfindung, eine Maske zur Durchführung des Verfahrens zur Verfügung zu stellen. Von der Aufgabe wird ferner eine mit dem Verfahren hergestellte Leistungstransistoranordnung umfasst.

Diese Aufgabe wird mit einem Verfahren mit den Merkmalen des Patentanspruchs 1 und mit einer Maske zur Durchführung des Verfahrens gemäß Patentanspruch 14 gelöst. Ferner wird die Aufgabe durch eine Leistungstransistoranordnung gemäß Patentanspruch 23 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.

Es wird ein Verfahren zur Herstellung einer Leistungstransistoranordnung zur Verfügung gestellt, bei dem in einem Halbleitersubstrat ein Zellenfeld und ein an das Zellenfeld anschließender Randbereich vorgesehen werden. Innerhalb des Zellenfeldes werden Zellenfeldgräben, sowie mindestens ein die Zellenfeldgräben kreuzender Anschlussgraben und im Randbereich mindestens ein an die Zellenfeldgräben anschließender Randgraben eingebracht. Dabei wird der Randgraben breiter vorgesehen als die Zellenfeldgräben und der Anschlussgraben. Es wird eine Isolationsschicht und auf die Isolationsschicht eine erste leitende Schicht aufgebracht, wobei die Zellenfeldgräben und der Anschlussgraben mindestens gefüllt und der breitere Randgraben nicht vollständig gefüllt werden. Die erste leitende Schicht wird aus den Randgräben vollständig entfernt und im Zellenfeld bis im Wesentlichen zur Substratoberfläche zurückgebildet. Es wird eine den Randbereich und den Anschlussgraben abdeckende Maske aufgebracht. In nicht von der Maske abgedeckten Abschnitten wird die erste leitende Schicht in den Zellenfeldgräben zurückgebildet. In nicht von der Maske abgedeckten Abschnitten wird in den Zellenfeldgräben oberhalb der zurückgebildeten und eine Feld-Elektrodenstruktur ausbildenden ersten leitenden Schicht eine Gate-Isolationsschicht ausgebildet. Eine Kontaktierung der Feld-Elektrodenstruktur wird im Bereich des Anschlussgrabens ausgeführt.

Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Leistungstransistoranordnung sind in vorteilhafter Weise lediglich vier Strukturierungsebenen mit jeweils einer lithografischen Abbildung notwendig. In der ersten Strukturierungsebene werden mittels einer lithografischen Abbildung und sich daran anschließenden Ätzprozessen die Zellenfeldgräben, die Anschlussgräben und die Randgräben in das Halbleitersubstrat eingebracht. Die Breite der Gräben ist dabei so vorzusehen, dass die Randgräben breiter sind, als die Zellenfeldgräben und der Anschlussgraben. Beispielsweise können die Randgräben mit der 1,5 bis 2-fachen Breite der Zellenfeld- und Anschlussgräben vorgesehen werden. Auf die nun strukturierte Substratoberfläche wird eine Isolationsschicht, beispielsweise ein Feldoxid, aufgebracht. Weiterhin wird in der ersten Strukturierungsebene auf die Isolationsschicht eine erste leitende Schicht aufgebracht. Dies kann durch eine konforme Abscheidung von dotiertem Polysilizium geschehen, wobei die Zellenfeldgräben und der Anschlussgraben mindestens gefüllt werden und der breitere Randgraben mit dem dotierten Polysilizium ausgekleidet, aber nicht vollständig gefüllt wird. Das Breitenverhältnis der Randgräben zu den Zellenfeld gräben und den Anschlussgräben ist so ausgelegt, dass die erste leitende Schicht mittels eines Ätzprozesses aus den Randgräben vollständig entfernt und im Zellenfeld bis im Wesentlichen zur Substratoberfläche zurückgebildet wird. In der sich anschließenden zweiten Strukturierungsebene wird mittels einer lithografischen Abbildung eine den Randbereich und den Anschlussgraben abdeckende Maske strukturiert. In den nicht von der Maske abgedeckten Abschnitten wird die erste leitende Schicht in den Zellenfeldgräben zurückgebildet und eine Feld-Elektrodenstruktur ausgebildet. Weiterhin wird in dieser Strukturierungsebene durch ein nasschemisches Ätzen des Feldoxids ein Gebiet definiert, auf dem später eine Gate-Isolationsschicht, beispielsweise durch ein Aufwachsen eines Gate-Oxids, ausgebildet wird. In einer dritten Strukturierungsebene erfolgt eine Kontaktierung der Feld-Elektrodenstruktur im Bereich des Anschlussgrabens, sowie die Kontaktierung von Source-Bereichen im Zellenfeld und die Kontaktierung einer Gate-Elektrode im Randbereich der Leistungstransistoranordnung. In einer vierten Strukturierungsebene erfolgt das Vorsehen einer Metallebene.

Bei dem erfindungsgemäßen Verfahren werden in vorteilhafter Weise zwei Strukturierungsebenen, nämlich die Strukturierung der Feld-Elektrodenstruktur und die Strukturierung der Gate-Isolationsschicht zu einer Strukturierungsebene zusammengefasst. Eine Information, die herkömmlich durch eine lithografische Abbildung übertragen wurde, wird in der Grabenbreite übermittelt. Die Randgräben und die Zellenfeldgräben werden unterschiedlich breit strukturiert, wodurch erreicht wird, dass bei vollständiger Auffüllung der Zellenfeldgräben und des Anschlussgrabens, der beispielsweise mit derselben Breite wie die Zellenfeldgräben vorgesehen ist, mit der ersten leitenden Schicht die Randgräben offen bleiben. Nach der Rückätzung der ersten leitenden Schicht sind die Randgräben voll ständig geleert. Mittels der in dem Verfahren angewendeten und lithografisch strukturierten erfindungsgemäßen Maske werden in einer Strukturierungsebene sowohl die Feld-Elektrodenstruktur als auch die Gate-Isolationsschicht strukturiert.

Das Verfahren sieht außerdem einen erfindungsgemäßen, die Zellenfeldgräben kreuzenden Anschlussgraben vor, der die Feld-Elektrodenstruktur direkt im Zellenfeld mit der über dem Zellenfeld angeordneten Source-Metallisierung verbindet.

Damit wird das Herausführen der Feld-Elektrodenstruktur in den Randgraben vermieden, wodurch sich eine Komplexität in der Strukturierung und damit auch die Anforderungen an die Lithografieprozesse der folgenden Strukturierungsebenen reduzieren lässt.

Ein wesentlicher Vorteil des erfindungsgemäßen Verfahren besteht darin, dass die Anzahl der Strukturierungsebenen von fünf auf vier reduziert wird, wodurch eine lithografische Abbildung eingespart wird. Dadurch wird die Anzahl von Fehlerquellen reduziert und sowohl Kosten als auch Zeit eingespart.

In vorteilhafter Weise werden zur Strukturierung der Gate-Isolationsschicht weder von der Maske noch von der ersten leitenden Schicht abgedeckte Abschnitte der Isolationsschicht entfernt. Dann wird die Maske entfernt und die Gate-Isolationsschicht mittels einer Oxidierung von Halbleitermaterial vorgesehen. Sowohl die Maske als auch die erste leitende Schicht maskieren die Isolationsschicht. Es werden die nicht maskierten Abschnitte der Isolationsschicht entfernt. Nach dem Entfernen der Maske wird die Gate-Isolationsschicht mit einem sich quasi selbst justierenden Prozess aufgebracht, da eine durch die Oxidierung ausgebildete Gate-Oxidschicht nur in Verbindung mit dem Halbleitermaterial gebildet wird. Die Gate-Oxidschicht wird auf dem Halbleitersubstrat und auf beispielsweise einem Polysilizium der die Feld-Elektrodenstruktur ausbildenden ersten leitenden Schicht ausgebildet.

Vorzugsweise wird nach dem Aufbringen der Gate-Isolationsschicht eine zweite leitende Schicht zur Ausbildung einer Gate-Elektrodenstruktur aufgebracht. Die zweite leitende Schicht wird bis zur Substratoberfläche zurückgeätzt, so dass die Zellenfeldgräben vollständig gefüllt sind. Eine Zwischenoxidschicht wird zur Isolierung aufgebracht. In der Zwischenoxidschicht im Zellenfeld werden Source-Kontaktgräben zur Kontaktierung der Sourcegebiete und des Anschlussgrabens sowie im Randbereich Gate-Kontaktlöcher zur Kontaktierung der Gate-Elektrodenstruktur vorgesehen. Dann wird über dem Randbereich eine Gate- und über dem Zellenfeld eine Source-Metallisierung vorgesehen. Sowohl Source-Kontaktgräben als auch Gate-Kontaktlöcher können mit einem Metall oder mit einem dotierten Polysilizium aufgefüllt werden.

In vorteilhafter Weise werden an die Randgräben anschließende Gate-Anschlussgräben vorgesehen, wobei die Gate-Anschlussgräben mit der Breite der Randgräben vorgesehen werden. Die Gate-Anschlussgräben und die Randgräben können dadurch in der gleichen Weise behandelt werden. Auch die Gate-Anschlussgräben werden von der ersten leitenden Schicht vollständig befreit und mit der die Gate-Elektrodenstruktur ausbildenden zweiten leitenden Schicht vollständig aufgefüllt.

Vorzugsweise wird zum Aufbringen der Isolationsschicht ein Feldoxid abgeschieden oder aufgewachsen.

Vorzugsweise wird zum Aufbringen der ersten leitenden Schicht dotiertes Polysilizium konform abgeschieden. Bei einem kon formen Abscheideprozess werden die Zellenfeldgräben und der Anschlussgraben in vorteilhafter Weise schneller aufgefüllt, als die breiteren Randgräben. Bei einem geeigneten Breitenverhältnis zwischen Randgräben und Zellenfeldgräben lässt sich der Prozess so einstellen, dass nach einer bestimmten Zeit, während der das Polysilizium konform abgeschieden wird, die Zellenfeldgräben und der Anschlussgraben vollständig gefüllt sind, während die breiteren Randgräben mit einer definierten Schichtdicke mit dem Polysilizium ausgekleidet sind und eine Öffnung verbleibt.

Vorzugsweise wird zur ersten Rückbildung der ersten leitenden Schicht vor dem Aufbringen der Maske ein isotroper Ätzprozess angewendet.

Vorzugsweise wird zur Ausbildung der Feld-Elektrodenstruktur bei der zweiten Rückbildung der ersten leitenden Schicht unter Verwendung der Maske ein isotroper Trockenätzprozess eingesetzt. Mit einem isotropen Ätzprozess lässt sich in vorteilhafter Weise eine Unterätzung der Maske erreichen. In Teilbereichen des Anschlussgrabens ist dies günstig, da das Polysilizium der ersten leitenden Schicht an den Kreuzungsstellen zwischen den Zellenfeldgräben und den Anschlussgräben zurückgebildet werden soll, damit das Polysilizium der die Gate-Elektrodenstruktur ausbildenden zweiten leitenden Schicht im Zellenfeldgraben an den Kreuzungsstellen über dem Polysilizium der ersten leitenden Schicht zu liegen kommt und die Gate-Elektrodenstrukturen im Bereich der Kreuzungsstellen links und rechts des Anschlussgrabens durchverbunden sind.

Vorzugsweise wird die freiliegende Isolationsschicht mit einem nasschemischen Ätzprozess entfernt.

Vorzugsweise wird als Material für die zweite leitende Schicht dotiertes Polysilizium vorgesehen.

In vorteilhafter Weise wird die zweite leitende Schicht mittels eines konformen Abscheideprozesses aufgebracht. Eine Dicke der zweiten leitenden Schicht wird in der Weise vorgesehen, dass die Randgräben und die Gate-Anschlussgräben im Wesentlichen aufgefüllt sind. Dies ist notwendig, da die Gate-Elektrodenstrukturen durch die Randgräben und die Gate-Anschlussgräben mit der Gate-Metallisierung mittels Gate-Kontaktlöchern, die mit leitendem Material gefüllt sind, elektrisch leitend verbunden werden.

Vorzugsweise werden durch eine Implantation von Atomen und einem anschließenden Temperaturschritt Body- und Sourcegebiete in das Halbleitersubstrat eingebracht.

Vorzugsweise wird zum Aufbringen der Maske auf eine zu prozessierende Oberfläche eine fotoempfindliche Lackschicht aufgebracht. Eine für die Maske vorgesehene Struktur wird auf die Lackschicht mittels einer die Struktur aufweisenden Belichtungsmaske und eines Lithografieverfahrens abgebildet und anschließend wird die Lackschicht mittels eines Ätzprozesses strukturiert.

Die erfindungsgemäße Maske zur Durchführung des erfindungsgemäßen Verfahrens deckt im Wesentlichen den Randbereich und mindestens abschnittsweise den Anschlussgraben ab. Bei zur Zeit üblichen Ätzprozessen ist es sinnvoll, den Anschlussgraben mindestens im Bereich von Kreuzungsstellen zwischen dem Anschlussgraben und später prozessierten Source-Kontaktgräben abzudecken. Da an diesen Kreuzungsstellen eine Kontaktierung des Anschlussgrabens durch den Source-Kontaktgraben mit der Source-Metallisierung erfolgt, wird das Polysilizium der ers ten leitenden Schicht im Anschlussgraben mindestens im Bereich dieser Kreuzungsstelle bis an die Substratoberfläche geführt und sollte nicht beim Ätzprozess zur Ausbildung der Feld-Elektrodenstruktur entfernt werden.

Vorzugsweise ist die Maske mit einem den Anschlussgraben abdeckenden Steg mit einer Breite von im Wesentlichen der Breite des Anschlussgrabens vorgesehen. Bei der Durchführung des erfindungsgemäßen Verfahrens mit dieser Maske kann es, wenn der Steg zu schmal vorgesehen wird, zu einer Unterätzung unter den den Anschlussgraben abdeckenden Steg kommen. Dadurch kann sowohl die Isolationsschicht als auch das Material der ersten leitenden Schicht im Anschlussgraben soweit entfernt werden, dass es keine Verbindung mehr zu dem die Source-Gebiete kontaktierenden Source-Kontaktgraben gibt. Andererseits kann der Steg aber auch nicht beliebig breit gemacht werden, da ansonsten die Isolationsschicht auf dem Halbleitersubstrat neben dem Anschlussgraben nicht entfernt wird. Dies hätte zur Folge, dass im Bereich der remanenten Abschnitte der Isolationsschicht nicht die volle Bodyladung implantiert würde, was wiederum eine erniedrigte Durchbruchspannung zur Folge hätte. Des Weiteren gibt es bei Verwendung dieser Maske ein Prozessfenster zwischen der isotropen Unterätzung des Polysiliziums der ersten leitenden Schicht unter den Steg und dem Abstand der Zellenfeldgräben, da ein Ätzangriff auch vom Zellenfeldgraben her erfolgt. Dies ist einerseits erwünscht, da im Bereich von Kreuzungsstellen zwischen den Zellenfeldgräben und den Anschlussgräben das Polysilizium der ersten leitenden Schicht entfernt werden soll, so dass dann das Polysilizium der zweiten leitenden Schicht, aus dem die Gate-Elektrodenstruktur gebildet wird, an der Kreuzungsstelle zwischen Zellenfeldgraben und Anschlussgraben über dem Polysilizium der ersten leitenden Schicht zu liegen kommt. Dies ist sinnvoll, damit beliebig viele Anschlussgräben im Zellenfeld integriert werden können. Ansonsten hätte die Gate-Elektrodenstruktur in den Zellenfeldgräben zwischen den Anschlussgräben keine Verbindung zur Gate-Metallisierung. Andererseits darf die Unterätzung aber auch nicht so groß sein, dass im Bereich des späteren Source-Kontaktgrabens das Material der ersten leitenden Schicht im Anschlussgraben nicht mehr bis an die Substratoberfläche reicht.

Vorzugsweise ist der den Anschlussgraben abdeckende Steg im Bereich einer Kreuzungsstelle zwischen Anschlussgraben und Zellenfeldgraben verbreitert, so dass der Zellenfeldgraben im Bereich der Kreuzungsstelle abgedeckt ist. Mit dieser Maske kann der Ätzangriff aus einer Richtung der Zellenfeldgräben begrenzt werden. Durch eine Variation einer Verbreiterung des Steges im Bereich der Kreuzungsstelle kann in vorteilhafter Weise ein isotropes Unterätzen unter den Steg kontrolliert eingestellt werden.

Vorzugsweise ist die Maske mit einem den Anschlussgraben abdeckenden Steg mit einer Breite in einem Bereich zwischen der einfachen bis der dreifachen Breite des Anschlussgrabens vorgesehen.

In vorteilhafter Weise ist die Maske mit Flecken vorgesehen, durch die Kreuzungsstellen zwischen dem Anschlussgraben und den Source-Kontaktgräben abgedeckt sind. Bei dieser Maske wird das Polysilizium der ersten leitenden Schicht im Anschlussgraben nicht mehr durchgängig bis an die Substratoberfläche heranreichend vorgesehen. Das Problem der Rückbildung der ersten leitenden Schicht an Kreuzungsstellen zwischen den Zellenfeldgräben und dem Anschlussgraben ist in einfacher Weise gelöst.

In vorteilhafter Weise wird bei dem Verfahren zur Herstellung einer Leistungstransistoranordnung eine Maske vorgesehen, die einen den Anschlussgraben abdeckenden Steg, der im Bereich von Kreuzungsstellen zwischen dem Anschlussgraben und den Zellenfeldgräben verbreitert ist, aufweist. Mit Hilfe dieser Maske lässt sich die Unterätzung des Stegs kontrolliert einstellen.

In vorteilhafter Weise wird die Maske mit einem den Anschlussgraben abdeckenden Steg mit einer Breite in einem Bereich zwischen der einfachen und der dreifachen Breite des Anschlussgrabens vorgesehen. Die Body- und Sourcegebiete werden vor dem Aufbringen der Maske und nach der ersten Rückbildung der ersten leitenden Schicht implantiert. Die Breite des Steges wird so gewählt, dass das Polysilizium der ersten leitenden Schicht im Anschlussgraben bis an den Source-Kontaktgraben heranreicht und die Unterätzung im Bereich der Kreuzungsstelle zwischen dem Anschlussgraben und dem Zellenfeldgraben günstig für die Verbindung der Gate-Elektrodenstruktur ist. Da die Isolationsschicht auf dem Halbleitersubstrat nun in einem Bereich des Steges nicht entfernt werden kann und dies schädlich für die Implantation von Body- und Sourcegebieten ist, werden in dieser Verfahrensvariante die Body- und Sourcegebiete vor dem Aufbringen der Maske, nach der ersten Rückbildung der ersten leitenden Schicht implantiert.

In vorteilhafter Weise wird die Maske mit Flecken vorgesehen, die Kreuzungsstellen zwischen dem Anschlussgraben und den Source-Kontaktgräben abdecken. Zur Ausbildung der Feld-Elektrodenstruktur bei der zweiten Rückbildung der ersten leitenden Schicht wird ein anisotroper Trockenätzprozess durchgeführt und dabei die erste leitende Schicht solange zurückgeätzt, bis die Zellenfeldgräben bis zu einer vorgegebenen Höhe ausgefüllt sind. In dieser Verfahrensvariante wird das Material der ersten leitenden Schicht anisotrop zurückgeätzt. Die Ätzung wird dabei nur in den Bereichen, in denen die später prozessierten Source-Kontaktgräben den Anschlussgraben kreuzen, mit beispielsweise einem Lackfleck maskiert. Auch bei dieser Maske ist der Randbereich mit einer Lackschicht abgedeckt. Der Vorteil bei dieser Variante besteht darin, dass der Anschlussgraben nicht durchgängig ausgebildet sein muss. Es können sogar beliebig viele kurze Anschlussgräben zwischen den Zellenfeldgräben mit beliebiger Dichte im Zellenfeld integriert werden.

Vorzugsweise wird eine der beschriebenen Masken vorgesehen und zur Rückbildung der ersten leitenden Schicht zur Ausbildung der Feld-Elektrodenstruktur ein Ätzprozess mit anisotroper und isotroper Komponente angewendet. Mit einer Kombination aus isotroper und anisotroper Komponente bei einem Ätzprozess lässt sich eine Unterätzung unter die Maskierung des Anschlussgrabens und des Randbereiches gezielt einstellen.

Die erfindungsgemäße Leistungstransistoranordnung weist mindestens ein in einem Halbleitersubstrat ausgebildetes Zellenfeld und einen sich an das Zellenfeld anschließenden Randbereich auf. Innerhalb des Zellenfeldes sind Zellenfeldgräben und entlang der Zellenfeldgräben Trench-Transistorzellen ausgebildet. Innerhalb jeweils eines Zellenfeldgrabens sind zwei voneinander und gegen das Halbleitersubstrat isolierte Elektrodenstrukturen angeordnet, wobei die eine Elektrodenstruktur als Feld-Elektrodenstruktur und die andere Elektrodenstruktur als Gate-Elektrodenstruktur ausgebildet ist. Über dem Randbereich ist mindestens abschnittsweise eine Gate-Metallisierung angeordnet. Die Zellenfeldgräben sind dabei in den Randbereich herausgeführt und die Gate-Elektrodenstruktur ist elektrisch leitend mit der Gate-Metallisierung verbunden. Erfindungsgemäß ist im Zellenfeld mindestens ein die Zellen feldgräben kreuzender Anschlussgraben vorgesehen. Im Bereich des Anschlussgrabens ist die Feld-Elektrodenstruktur mit einer über dem aktiven Zellenfeld angeordneten Source-Metallisierung elektrisch leitend verbunden.

Der Vorteil bei dieser Leistungstransistoranordnung besteht darin, dass durch den im Zellenfeld vorgesehenen Anschlussgraben die Feld-Elektrodenstruktur nicht mehr aus dem Graben herausgeführt und am Rand beispielsweise mit einer Schirmelektrode verbunden wird, sondern dass die Feld-Elektrodenstruktur direkt durch den Anschlussgraben mit der über dem Zellenfeld angeordneten Source-Metallisierung kurzgeschlossen wird. Eine Komplexität einer Struktur der Leistungstransistoranordnung ist damit reduziert. Folglich vereinfachen sich auch die Anforderungen an Lithografieprozesse. Das führt zu einer Verringerung der Fehleranfälligkeit des Gesamtprozesses und damit zu einer Kosten- und Zeitersparnis bei der Herstellung der Leistungstransistoranordnung. Da die Feld-Elektrodenstruktur direkt im Zellenfeld mit einer Source-Metallisierung kurzgeschlossen wird, kann der Randbereich schmaler als bei herkömmlichen Leistungstransistoranordnungen ausgeführt werden. Dies führt zu einer weiteren Einsparung, da die Leistungstransistoranordnungen um diese Fläche kleiner vorgesehen werden können.

Vorzugsweise umschließt der Randbereich das Zellenfeld.

In vorteilhafter Weise wird das Zellenfeld mindestens abschnittsweise von im Randbereich vorgesehenen Randgräben umgeben, wobei die Zellenfeldgräben in die Randgräben einmünden oder durch die Randgräben verlängert werden. Im Randbereich sind an die Randgräben anschließende Gate-Anschlussgräben vorgesehen. Die Randgräben und die Gate-Anschlussgräben sind breiter als die Zellenfeldgräben und die Anschlussgräben vor gesehen. Durch das direkte Einmünden der Zellenfeldgräben in die Randgräben wird die Gate-Elektrodenstruktur in einfacher Weise direkt mit den Randgräben und den sich daran anschließenden Gate-Anschlussgräben verbunden.

Im Vorhergehenden ist die Erfindung jeweils am Beispiel einer Graben-Leistungstransistoranordnung erläutert. Darüber hinaus ist die Erfindung in naheliegender Weise auf IGBTs, Transistoranordnungen mit planarer Struktur und solche mit Drain-up-Struktur erweiterbar.

Weiterhin ist die Erfindung auf Leistungstransistoranordnungen mit jeweils selbstleitenden und selbstsperrenden p-Kanal- und n-Kanal-Transistorzellen anwendbar.

Nachfolgend wird die Erfindung anhand der 1 bis 7 näher erläutert. Es zeigen:
1 einen vereinfachten schematischen Querschnitt durch eine herkömmliche Transistoranordnung im Übergangsbereich zwischen Zellenfeld und Randbereich,
2 eine Draufsicht auf eine Leistungstransistoranordnung gemäß einem Ausführungsbeispiel der Erfindung,
3 schematische Querschnitte durch Gräben einer erfindungsgemäßen Leistungstransistoranordnung in unterschiedlichen Stadien eines Ausführungsbeispiels des erfindungsgemäßen Verfahren,
4 bis 7 Ausführungsbeispiele von erfindungsgemäßen Masken.
Die 1 ist bereits in der Beschreibungseinleitung näher erläutert worden.
Bezugszeichen, die nicht in den jeweiligen Figuren abgebildet sind, finden sich in der 1.
Die in der 2 als Ausführungsbeispiel dargestellte Leistungstransistoranordnung 1 weist ein in einem Halbleitersubstrat 16 ausgebildetes Zellenfeld 3 auf, das von einem Randbereich 4 umgeben ist. Innerhalb des Zellenfeldes 3 im Halbleitersubstrat 16 sind Zellenfeldgräben 5 und entlang der Zellenfeldgräben 5 Trench-Transistorzellen 2 ausgebildet. Die Zellenfeldgräben 5 sind mit einer Breite von 0.75 Mikrometern vorgesehen. In den Zellenfeldgräben 5 sind zwei voneinander und gegen das Halbleitersubstrat 16 isolierte Elektrodenstrukturen angeordnet. Dabei ist die eine Elektrodenstruktur als Feld-Elektrodenstruktur 11 und die andere Elektrodenstruktur als Gate-Elektrodenstruktur 10 ausgebildet. Im Randbereich 4 sind das Zellenfeld 3 umgebende Randgräben 7 und sich an die Randgräben 7 anschließende Gate-Anschlussgräben 7a ausgebildet. Die Randgräben 7 und die Gate-Anschlussgräben 7a sind mit einer Breite im Bereich zwischen dem 1.5 bis 2 fachen der Breite der Zellenfeldgräben 5 vorgesehen. Die Gate-Elektrodenstruktur 10 ist durch die mit leitendem Material gefüllten Gate-Anschlussgräben 7a und im Bereich der Gate-Anschlussgräben 7a eingebrachten Gate-Kontaktlöcher 9 elektrisch leitend mit einer Gate-Metallisierung 14 verbunden. Die Zellenfeldgräben 5 münden in die Randgräben 7 ein und werden im Zellenfeld 3 von einem Anschlussgraben 6, der dieselbe Breite wie die Zellenfeldgräben 5 aufweist, gekreuzt. Mit dem Anschlussgraben 6 ist die Feld-Elektrodenstruktur 11 im Zellenfeld 3 elektrisch leitend verbunden. Oberhalb des Anschlussgrabens 6 verläuft parallel zu den Zellenfeldgräben 5 ein Source-Kontaktgraben 8, der Source-Gebiete 8a und den An schlussgraben 6 kontaktiert. Der Anschlussgraben 6 ist beispielsweise mit dotiertem Polysilizium gefüllt, so dass er von dem darüber liegenden Source-Kontaktgraben 8 kontaktiert und mit der Source-Metallisierung 15 kurzgeschlossen werden kann.
In dem in der 2 dargestellten Layout sind das Zellenfeld 3 und der Randbereich 4 jeweils durch eine gestrichelte Linie eingegrenzt. Die Randgräben 7, die Gate-Anschlussgräben 7a, die Zellenfeldgräben 5 und der Anschlussgraben 6 sind in das Halbleitersubstrat 16 eingebacht. Parallel zu den Zellenfeldgräben 5 verlaufen die Source-Kontaktgräben 8. Oberhalb der Gate-Anschlussgräben 7a befinden sich mit leitendem Material gefüllte Gate-Kontaktlöcher 9, die die Gate-Elektrodenstruktur 10 mit der Gate-Metallisierung 14 verbinden. Der mit leitendem Material gefüllte Source-Kontaktgraben 8 stellt die Verbindung der Source-Gebiete 8a und des Anschlussgrabens 6 zur Source-Metallisierung 15 her.
Zur Herstellung einer Leisturigstransistoranordnung 1 gemäß dem Layout in der 2 werden in einer ersten Strukturierungsebene mittels einer lithografischen Abbildung und Ätzprozessen Randgräben 7, Gate-Anschlussgräben 7a, und mindestens ein Anschlussgraben 6 in das Halbleitersubstrat 16 eingebracht. Auf eine nun strukturierte Substratoberfläche 17 wird eine Isolationsschicht 18, die beispielsweise aus einem Feldoxid bestehen kann, abgeschieden oder aufgewachsen. Anschließend wird eine erste leitende Schicht 19 aus einem hoch dotierten Polysilizium mittels eines konformen Abscheideprozesses aufgebracht. Da die Randgräben 7 und der Gate-Anschlussgräben 7a breiter vorgesehen werden, als die Zellenfeldgräben 5 und der Anschlussgraben 6 sind bei einer vollständigen Auffüllung der Zellenfeldgräben 5 und des Anschlussgrabens 6 die breiteren Randgräben 7 nicht vollständig gefüllt. Im Allgemeinen weisen die Zellenfeldgräben 5 und die Anschlussgräben 6 dieselbe Breite auf.
Die 3a bis 3g zeigen die vier Gräben jeweils im Querschnitt: I Randgraben 7, II Gate-Anschlussgraben 7a, III Anschlussgraben 6, V Zellenfeldgraben 5. In der Zeichnung IV ist ein Längsschnitt durch den Anschlussgraben 6 dargestellt. In der 3a ist das Halbleitersubstrat 16 nach Strukturierung der Randgräben 7, der Gate-Anschlussgräben 7a, des Anschlussgrabens 6 und der Zellenfeldgräben 5 dargestellt. Auf der strukturierten Substratoberfläche 17 ist die Isolationsschicht 18 aufgebracht. Auf der Isolationsschicht 18 ist die erste leitende Schicht 19 vorgesehen. In dem abgebildeten Stadium der Prozessierung sind der Anschlussgraben 6 und der Zellenfeldgraben 5 vollständig mit der leitenden Schicht 19 aufgefüllt, während die Randgräben 7 und der Gate-Anschlussgraben 7a eine Öffnung aufweisen.
Nachdem das dotierte Polysilizium für die erste leitende Schicht 19 konform abgeschieden worden ist, wird das Polysilizium aus den Randgräben 7 und den Gate-Anschlussgräben 7a mittels eines isotropen Ätzprozesses wieder vollständig entfernt und in den Zellenfeldgräben 5 und im Anschlussgraben 6 bis an die Substratoberfläche 17 zurückgebildet.
Dann folgt die zweite Strukturierungsebene. Zur Strukturierung einer Maske 24 wird eine fotoempfindliche Lackschicht aufgebracht und mittels einer lithografischen Abbildung und nachfolgenden Ätzschritten strukturiert. Die Lackschicht wird in der Weise strukturiert, dass eine den Randbereich 4 und den Anschlussgraben 6 abdeckende Maske 24 ausgebildet wird.
In der 3b sind der Randgraben 7 und der Gate-Anschlussgraben 6 nach der vollständigen Entfernung der ersten leiten den Schicht 19 und nach Aufbringung der Maske 24 dargestellt. Im Anschlussgraben 6 befindet sich das Polysilizium der ersten leitenden Schicht 19, das bis knapp an die Substratoberfläche 17 heranreicht. Das Polysilizium ist durch die Isolationsschicht 18 vom Halbleitersubstrat 16 getrennt. Auf dem Polysilizium der ersten leitenden Schicht 19 im Anschlussgraben 6 ist der Lacksteg 241 zu sehen. Der Zellenfeldgraben 5 unterscheidet sich von der Darstellung in der 3a durch das zurückgeätzte Polysilizium der ersten leitenden Schicht 19.
Nach dem Aufbringen der Maske 24 wird zur Ausbildung der Feld-Elektrodenstruktur 11 das Polysilizium der ersten leitenden Schicht 19 mittels eines isotropen Ätzprozesses bis zu einer vorgegebenen Höhe in den Zellenfeldgräben 5 zurückgebildet. Dann erfolgt eine nasschemische Entfernung des Feldoxids der Isolationsschicht 18 an den Stellen, an denen die Isolationsschicht 18 nicht von der Maske 24 oder von dem Polysilizium abgedeckt wird.
In der 3c sind die Gräben nach der Entfernung der nicht maskierten Isolationsschicht 18 und nach Rückbildung des Polysiliziums der ersten leitenden Schicht 19 im Zellenfeldgraben abgebildet.
Nach Entfernen der Maske 24 erfolgt das Aufbringen einer Gate-Isolationsschicht 20, die durch eine Oxidation von Halbleitersubstrat 16, beispielsweise Silizium gebildet wird. Dies ist ein quasi selbstjustierender Prozess, da sich das Oxid nur auf Silizium ausbildet.
3d veranschaulicht die Gräben nach diesem Prozessschritt. Auf dem Halbleitersubstrat 16 im Zellenfeld 3 ist die Gate-Isolationsschicht 20 ausgebildet, wie es in der 3d I, III, IV und V zu sehen ist. Auf dem Polysilizium der ersten leitenden Schicht 19 hat sich die Gate-Isolationsschicht 20 ausgebildet, wie dies der 3d III, IV und V zu entnehmen ist.
Nach dem Ausbilden der Gate-Isolationsschicht 20 wird ein dotiertes Polysilizium für die zweite leitende Schicht 21 zur Ausbildung einer Gate-Elektrodenstruktur 10 konform abgeschieden.
3e zeigt die Gräben nach der konformen Abscheidung des Polysiliziums der zweiten leitenden Schicht 21. Der Randgraben 7 und der Gate-Anschlussgraben 7a sind vollständig mit Polysilizium ausgefüllt. Im Zellenfeld 3 ist der Zellenfeldgraben 5 mit dem Polysilizium der zweiten leitenden Schicht 21 aufgefüllt. Oberhalb des Anschlussgrabens 6 hat sich das Polysilizium der zweiten leitenden Schicht 21 abgelagert.
Zur Ausbildung der Gate-Elektrodenstruktur 10 wird das Polysilizium der zweiten leitenden Schicht 19 mittels eines isotropen Ätzprozesses in den Randgräben 7 und Gate-Anschlussgräben 7a bis zur Substratoberfläche 17 zurückgebildet. Die Gate-Isolationsschicht 20 auf dem Polysilizium der ersten leitenden Schicht 19 in den Anschlussgräben 6 wirkt dabei als eine Ätzstoppschicht. In den Zellenfeldgräben 5 wird das dotierte Polysilizium der zweiten leitenden Schicht 21 bis knapp unter die Substratoberfläche 17 zurückgebildet.
Die Darstellung der Gräben in der 3f unterscheidet sich von der Darstellung in der 3e dadurch, dass die zweite leitende Schicht 21 zurückgebildet ist.
Es erfolgt ein Abscheiden einer Zwischenoxidschicht 22, die Bereiche, die nicht mit noch zu prozessierenden Metallebenen leitend verbunden werden sollen, isoliert. Eine dritte Strukturierungsebene mit einer lithografischen Abbildung ist notwendig, um Gate-Kontaktlöcher 9 und Source-Kontaktgraben 8 in die Zwischenoxidschicht 22 einzubringen. Nach einer Strukturierung der Gate-Kontaktlöcher 9 und des Source-Kontaktgrabens 8 werden sie mit einem dotierten Polysilizium oder mit einem gesputterten Metall aufgefüllt. Anschließend erfolgt eine vierte Strukturierungsebene zum Vorsehen einer Gate-Metallisierung 14 und einer Source-Metallisierung 15.
In der 3g sind die Gräben nach einer Durchführung der genannten Prozessschritte dargestellt. Zu sehen sind die Zwischenoxidschicht 22, Gate- und Source-Metallisierung 14, 15, die Gate-Kontaktlöcher 9 und der Source-Kontaktgraben 8. Im Zellenfeldgraben 5 ist die als Feldelektrode 11 ausgebildete erste leitende Schicht 19 dargestellt, die durch die Gate-Isolationsschicht 20 von der als Gate-Elektrode 10 ausgebildeten zweiten leitenden Schicht 21 getrennt ist. In das Halbleitersubstrat 16 sind ferner die Sourcegebiete 8a und das p-dotierte Body-Gebiet eingebracht.
Für die im beschriebenen Verfahren angewendete Maske 24, mit der sich zwei Strukturierungsebenen zu einer Strukturierungsebene zusammenfassen lassen, nämlich die Strukturierung der die Feld-Elektrodenstruktur 11 ausbildenden ersten leitenden Schicht 19 und die Strukturierung der Gate-Isolationsschicht 20, lassen sich verschiedene Ausführungsformen angeben.
Ein erstes Ausführungsbeispiel der Maske 24 ist in der 4 gezeigt. Die Maske deckt im Wesentlichen den Randbereich 4 und den Anschlussgraben 6 mit einem Steg 241 ab.
Bei dieser Ausführungsform ist es schwierig, die Unterätzung unter den Steg 241 bei der zweiten Rückbildung der ersten leitenden Schicht 19 kontrolliert einzustellen. Die Unterätzung muss so gesteuert werden, dass das Polysilizium der ersten leitenden Schicht 19 im Bereich von Kreuzungsstellen 25 zwischen dem Anschlussgraben 6 und den Zellenfeldgräben 5 entfernt wird, damit das Polysilizium im Zellenfeldgraben 5 der die Gate-Elektrodenstruktur 10 ausbildenden zweiten leitenden Schicht 21, sich über die erste leitende Schicht 19 legen kann. Andererseits darf die Unterätzung nicht so stark sein, dass das Polysilizium der ersten leitenden Schicht 21 im Anschlussgraben 6 nicht mehr bis an den Source-Kontaktgraben 8 heranreicht.
Ein zweites Ausführungsbeispiel einer Maske 24 ist in der 5 dargestellt. Diese Maske unterscheidet sich von der in der 4 beschriebenen Maske durch die Verbreiterung des Steges 241.
Durch die Verbreiterung des Steges 241 wird gewährleistet, dass nach dem zweiten Zurückätzen mit einem isotropen Ätzprozess des Polysiliziums der ersten leitenden Schicht 19 das Polysilizium im Anschlussgraben 6 bis an den Source-Kontaktgraben 8 heranreicht. Die Breite des Steges 241 variiert in einem Bereich zwischen der einfachen und der dreifachen Breite des Anschlussgrabens 6 und wird so gewählt, dass die Unterätzung im Bereich der Kreuzungsstelle 25 zwischen Anschlussgraben 6 und Zellenfeldgraben 5 günstig für die Verbindung der Gate-Elektrodenstruktur 10 ist. Da die Isolationsschicht 18 auf dem Halbleitersubstrat 16 aber im Bereich des Steges 241 nicht entfernt werden kann und dies schädlich für die Implantation von Body- und Sourcegebieten ist, werden bei Verwendung dieser Maske 24 die Body- und Sourcegebiete vor dem Aufbringen der Maske 24, nach der ersten Rückbildung der ersten leitenden Schicht 19 implantiert.
Ein drittes Ausführungsbeispiel einer Maske 24 ist in der 6 dargestellt. Der den Anschlussgraben 6 abdeckende Steg 241 ist mit etwa der Breite des Anschlussgrabens 6 vorgesehen und nur an den Kreuzungsstellen 25 zwischen den Zellenfeldgräben 5 und dem Anschlussgraben 6 verbreitert. Durch eine Variation der Breite des Steges 241 an den Kreuzungsstellen 25 lässt sich der Ätzprozess kontrolliert einstellen. Der Randbereich 4 im Bereich der Gate-Anschlussgräben 7a ist bis in das Zellenfeld 3 hineinreichend von der Maske 24 abgedeckt. In dem Bereich sind Variationen möglich.
Ein viertes Ausführungsbeispiel einer Maske 24 ist in der 7 dargestellt. In diesem Ausführungsbeispiel ist der Randbereich 4 von der Maske 24 abgedeckt und der Anschlussgraben 6 im Bereich von Kreuzungsstellen 25 zwischen Anschlussgraben 6 und Source-Kontaktgraben 8 durch Flecken 242 abgedeckt.
In der Verfahrensvariante bei der diese Maske 24 angewendet wird, kann beim zweiten Zurückätzen des Polysiliziums der ersten leitenden Schicht 19 ein anisotroper Ätzprozess angewendet werden. Bei dem anisotropen Ätzprozess kommt es zu keinem Unterätzen unter die Maske 24 und deren Flecken 242. Es ist ausreichend nur den Bereich der Kreuzungsstelle 25, an der der später prozessierte Source-Kontaktgraben 8 den Anschlussgraben 6 kontaktiert, mit einem Fleck 242 beispielsweise aus Lack zu maskieren. Im Randbereich 4 ist der Lack auch vorhanden. Indem bei dieser Verfahrensvariante die Ecken, in denen der Zellenfeldgraben 5 und der Anschlussgraben 6 zusammentreffen, nicht maskiert sind, steigen die Anforderungen an die Qualität der Gate-Isolationsschicht 20.

1: Leistungstransistoranordnung
2: Trench-Transistorzelle
3: Zellenfeld
4: Randbereich
5: Zellenfeldgraben
6: Anschlussgraben
7: Randgraben
7a: Gate-Anschlussgraben
8: Source-Kontaktgraben
8a: Source-Gebiet
9: Gate-Kontaktloch
10: Gate-Elektrodenstruktur
11: Feld-Elektrodenstruktur
12: Schirmelektrode
13: Rand-Gatestruktur
14: Gate-Metallisierung
15: Source-Metallisierung
16: Halbleitersubstrat
17: Substratoberfläche
18: Isolationsschicht
19: erste leitende Schicht
20: Gate-Isolationsschicht
21: zweite leitende Schicht
22: Zwischenoxidschicht
23: Drain-Schicht
231: Drain-Metallisierung
232: Driftzone
24: Maske
241: Steg
242: Fleck
25: Kreuzungsstelle

Claims

Verfahren zur Herstellung einer Leistungstransistoranordnung bei dem: – in einem Halbleitersubstrat (16) ein Zellenfeld (3) und ein an das Zellenfeld (3) anschließender Randbereich (4) vorgesehen werden, – innerhalb des Zellenfeldes (3) Zellenfeldgräben (5), sowie mindestens ein die Zellenfeldgräben (5) kreuzender Anschlussgraben (6) und im Randbereich (4) mindestens ein an die Zellenfeldgräben (5) anschließender Randgraben (7) eingebracht werden, wobei der Randgraben (7) breiter vorgesehen wird als die Zellenfeldgräben (5) und der Anschlussgraben (6), – eine Isolationsschicht (18) aufgebracht wird, – auf die Isolationsschicht (18) eine erste leitende Schicht (19) aufgebracht wird, wobei die Zellenfeldgräben (5) und der Anschlussgraben (6) mindestens gefüllt und der breitere Randgraben (7) nicht vollständig gefüllt werden, – die erste leitende Schicht (19) aus den Randgräben (7) vollständig entfernt und im Zellenfeld (3) bis im Wesentlichen zur Substratoberfläche (17) zurückgebildet wird, – eine den Randbereich (4) und den Anschlussgraben (6) abdeckende Maske (24) aufgebracht wird, – in nicht von der Maske (24) abgedeckten Abschnitten die erste leitende Schicht (19) in den Zellenfeldgräben (5) zurückgebildet wird, – in nicht von der Maske (24) abgedeckten Abschnitten in den Zellenfeldgräben (5) oberhalb der zurückgebildeten und eine Feld-Elektrodenstruktur (11) ausbildenden, ersten leitenden Schicht (19) eine Gate-Isolationsschicht (20) vorgesehen wird und – eine Kontaktierung der Feld-Elektrodenstruktur (11) im Bereich des Anschlussgrabens (6) ausgeführt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zur Strukturierung der Gate-Isolationsschicht (20) – weder von der Maske (24) noch von der ersten leitenden Schicht (19) abgedeckte Abschnitte der Isolationsschicht (18) entfernt werden, – die Maske (24) entfernt wird und – die Gate-Isolationsschicht (20) mittels einer Oxidierung von Halbleitermaterial vorgesehen wird.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass – nach dem Aufbringen der Gate-Isolationsschicht (20) eine zweite leitende Schicht (21) zur Ausbildung einer Gate-Elektrodenstruktur (10) aufgebracht wird, – die zweite leitende Schicht (21) bis zur Substratoberfläche (17) zurückgeätzt wird, so dass die Zellenfeldgräben (5) vollständig gefüllt werden, – eine Zwischenoxidschicht (22) aufgebracht wird, – in der Zwischenoxidschicht (22) im Zellenfeld (3) Source-Kontaktgräben (8) zur Kontaktierung von Source-Gebieten (8a) und des Anschlussgrabens (6), sowie im Randbereich (4) Gate-Kontaktlöcher (9) zur Kontaktierung der Gate-Elektrodenstruktur (10) vorgesehen werden und – über dem Randbereich (4) eine Gate- (14) und über dem Zellenfeld (3) eine Source-Metallisierung (15) vorgesehen werden.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass an die Randgräben (7) anschließende Gate-Anschlussgräben (7a) mit der Breite der Randgräben (7) vorgesehen werden.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass zur Aufbringung der Isolationsschicht (18) ein Feldoxid abgeschieden oder aufgewachsen wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zum Aufbringen der ersten leitenden Schicht (19) dotiertes Poly-Silizium konform abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass zur ersten Rückbildung der ersten leitenden Schicht (19) vor dem Aufbringen der Maske (24) ein isotroper Ätzprozess angewendet wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass zur zweiten Rückbildung der ersten leitenden Schicht (19) unter Verwendung der Maske (24) zur Ausbildung der Feld-Elektrodenstruktur (11), ein isotroper Trockenätzprozess angewendet wird.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die freiliegende Isolationsschicht (18) mit einem nasschemischen Ätzprozess entfernt wird.
Verfahren nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, dass als Material für die zweite leitende Schicht (21) dotiertes Poly-Silizium vorgesehen wird.
Verfahren nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, dass – die zweite leitende Schicht (21) mittels eines konformen Abscheideprozesses aufgebracht wird und – eine Dicke der zweiten leitenden Schicht (21) so bestimmt wird, dass die Randgräben (7) und die Gate-Anschlussgräben (7a) im Wesentlichen vollständig gefüllt sind.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass durch eine Implantation von Atomen und einem anschließenden Temperaturschritt Body- und Source-Gebiete (8a) in das Halbleitersubstrat (16) eingebracht werden.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass zum Aufbringen der Maske (24), – eine fotoempfindliche Lackschicht aufgebracht wird, – eine für die Maske (24) vorgesehene Struktur mittels einer die Struktur aufweisenden Belichtungsmaske und eines Lithografieverfahrens auf die Lackschicht abgebildet wird und – anschließend die Lackschicht mittels eines Ätzprozesses strukturiert wird.
Maske zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Maske (24) im Wesentlichen den Randbereich (4) und mindestens abschnittsweise den Anschlussgraben (6) abdeckt.
Maske nach Anspruch 14, dadurch gekennzeichnet, dass die Maske (24) mit einem den Anschlussgraben (6) abdeckenden Steg (241) mit einer Breite von im Wesentlichen der Breite des Anschlussgrabens (6) vorgesehen ist.
Maske nach Anspruch 15, dadurch gekennzeichnet, dass der den Anschlussgraben (6) abdeckende Steg (241) im Bereich einer Kreuzungsstelle (25) zwischen Anschlussgraben (6) und Zellenfeldgraben (5) verbreitert ist, so dass eine Unterätzung im Bereich der Kreuzungsstelle (25) günstig für eine durchgängige Verbindung der zweiten leitenden Schicht (21) ist.
Maske nach Anspruch 14, dadurch gekennzeichnet, dass die Maske (24) mit einem den Anschlussgraben (6) abdeckenden Steg (241) mit einer Breite in einem Bereich von einfacher bis dreifacher Breite des Anschlussgrabens (6) vorgesehen ist.
Maske nach Anspruch 14, dadurch gekennzeichnet, dass die Maske (24) mit Kreuzungsstellen (25) zwischen Anschlussgraben (6) und Source-Kontaktgraben (8) abdeckenden Flecken (242) vorgesehen ist.
Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass als Maske (24) eine Maske nach Anspruch 16 aufgebracht wird.
Verfahren nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, dass – als Maske (24) eine Maske nach Anspruch 17 aufgebracht wird und – die Body- und Source-Gebiete (8a) vor dem Aufbringen der Maske (24) und nach dem teilweisen Entfernen der ersten leitenden Schicht (19) implantiert werden.
Verfahren nach einem der Ansprüche 1 bis 6 und 8 bis 13, dadurch gekennzeichnet, dass – als Maske (24) eine Maske nach Anspruch 18 aufgebracht wird, – zur teilweisen Entfernung der ersten leitenden Schicht (19) zur Ausbildung der Feld-Elektrodenstruktur (11) ein anisotroper Trockenätzprozess angewendet wird und – die erste leitende Schicht (19) solange zurückgeätzt wird bis die Zellenfeldgräben (5) bis zu einer vorgegebenen Höhe ausgefüllt sind.
Verfahren nach einem Ansprüche 1 bis 6 und 8 bis 13, dadurch gekennzeichnet, dass – eine der in den Ansprüchen 15 bis 18 beschriebenen Masken angewendet wird und – zur teilweisen Entfernung der ersten leitenden Schicht (19) zur Ausbildung der Feld-Elektrodenstruktur (11) ein aus anisotroper und isotroper Komponente kombinierter Ätzprozess angewendet wird.
Leistungstransistoranordnung mit – mindestens einem in einem Halbleitersubstrat (16) ausgebildeten Zellenfeld (3), – einem sich an das Zellenfeld (3) anschließenden Randbereich (4), – innerhalb des Zellenfeldes (3) im Halbleitersubstrat (16) ausgebildeten Zellenfeldgräben (5), – entlang der Zellenfeldgräben (5) ausgebildeten Trench-Transistorzellen (2), – zwei innerhalb jeweils eines Zellenfeldgrabens (5) angeordneten voneinander und gegen das Halbleitersubstrat (16) isolierten Elektrodenstrukturen, wobei die eine Elektrodenstruktur eine Feld-Elektrodenstruktur (11) und die andere Elektrodenstruktur eine Gate-Elektrodenstruktur (10) ausbildet, – einer mindestens abschnittsweise über dem Randbereich (4) angeordneten Gate-Metallisierung (14), wobei die Zellenfeldgräben (5) in den Randbereich (4) herausgeführt sind und die Gate-Elektrodenstruktur (10) elektrisch leitend mit der Gate-Metallisierung (14) verbunden ist, dadurch gekennzeichnet, dass – im Zellenfeld (3) mindestens ein die Zellenfeldgräben (5) kreuzender Anschlussgraben (6) vorgesehen ist und – im Bereich des Anschlussgrabens (6) die Feld-Elektrodenstruktur (11) mit einer über dem Zellenfeld (3) angeordneten Source-Metallisierung (15) elektrisch leitend verbunden ist.
Leistungstransistoranordnung nach Anspruch 23, dadurch gekennzeichnet, dass der Randbereich (4) das Zellenfeld (3) umschließt.
Leistungstransistoranordnung nach einem der Ansprüche 23 oder 24, dadurch gekennzeichnet, dass – das Zellenfeld (3) mindestens abschnittsweise von im Randbereich (4) vorgesehenen Randgräben (7) umgeben ist, wobei die Zellenfeldgräben (5) in die Randgräben (7) einmünden, – im Randbereich (4) sich an die Randgräben (7) anschließende Gate-Anschlussgräben (5) vorgesehen sind und – die Randgräben (7) und die Gate-Anschlussgräben (5) breiter als die Zellenfeldgräben (5) und die Anschlussgräben (6) vorgesehen sind.