DE10239815A1

DE10239815A1 - Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem

Info

Publication number: DE10239815A1
Application number: DE10239815A
Authority: DE
Inventors: Youichi Ishimura; Yoshifumi Tomomatsu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-31
Filing date: 2002-08-29
Publication date: 2003-08-21
Anticipated expiration: 2022-08-30
Also published as: JP2003224278A; JP4090747B2; US6781200B2; US20030141542A1; DE10239815B4

Abstract

In einer Insulated-Gate-Halbleitervorrichtung, welche erste, zweite und dritte Gate-Elektroden (10) aufweist, die in ersten, zweiten und dritten Vertiefungen (7) eingebettet sind, ist eine Emitterelektrode (11) gemeinsam mit einem Basisbereich (4), einem Emitterbereich (5) und der zweiten Gate-Elektrode (10b) verbunden, und die dritte Gate-Elektrode (10c) ist lediglich mit der ersten Gate-Elektrode (10a) verbunden. Eine Isolierzwischenschicht (9), welche zwischen der Emitterelektrode (11) und der Gate-Elektroden (10) dazwischengelegt ist, weist eine Musterkonfiguration auf, derart, dass die zweite Gate-Elektrode partiell mit der Emitterelektrode verbunden ist, um so eine Gate-Kapazität zu steuern und einen Kurzschlussstrom, welcher durch einen Bruch verursacht wird, zu unterdrücken.

Description

Die vorliegende Erfindung betrifft ein Insulated-Gate-Halbleiterbauelement und im einzelnen eine Verbesserung eines Insulated-Gate-Bipolartransistors und eines Leistungs-MOS-Transistors (MOSFET), welche einen Insulated-Steuerkontakt (Gate) aufweisen, der eine geringe Gate-Kapazität und einen geringen Kurzschlussstrom bei einem geringen Widerstand ermöglicht. Ferner betrifft die vorliegende Erfindung ein Verfahren zur Herstellung des Insulated-Gate-Bipolartransistors.
In einer üblichen Leistungselektronik zur Ansteuerung eines Motors und desgleichen werden als Schaltelement hauptsächlich Leistungshalbleiterelemente aus beispielsweise einem Insulated-Gate-Bipolartransistor (welcher von nun an als "IGBT" bezeichnet wird) aufgrund ihrer Charakteristika in einem Bereich, welcher eine Nennspannung von 300 V oder mehr aufweist, verwendet. Von diesen Leistungshalbleiterelementen zieht ein Insulated-Gate-Halbleiterbauelement die Aufmerksamkeit auf sich, welches ein Trench-Gate (ein vertieftes Gate) aufweist, d. h. ein Insulated-Halbleiterbauelement, welches eine Struktur aufweist, in welcher eine Gate-Elektrode in einer Vertiefung, welcher in einer Hauptoberfläche eines Halbleitersubstrates ausgebildet ist, aufgrund der folgenden Vorteile verlegt ist. Das Insulated-Gate-Halbleiterbauelement kann nämlich auf einfache Weise mit einem Mikromuster und einer hohen Bestückungsdichte versehen werden.
Fig. 6 ist eine Schnittansicht, welche ein Beispiel einer Struktur eines üblichen Trench-Gate IGBT (was von nun an als "TIGBT" bezeichnet wird) zeigt. Ein Beispiel einer typischen TIGBT-Konfiguration ist in Fig. 7A als eine obere Draufsicht gezeigt, und in den Fig. 7B und 7C als Schnittansichten, welche an den Strecken A-A' und B-B' in Fig. 7A jeweils genommen wurden. Die Struktur und Betriebsweise des herkömmlichen TIGBT wird nachfolgend unter Bezugnahme auf Fig. 6 und den Fig. 7A bis 7C kurz beschrieben.
In der dargestellten Konfiguration wird eine n⁺-leitende Pufferschicht 102 auf einem p⁺-leitenden Substrat 101 und eine Kollektor-Elektrode 112 an der unteren Oberfläche des p⁺-leitenden Substrates 101 ausgebildet. Eine n^--leitende Halbleiterschicht (von nun an als "Basisschicht" bezeichnet) 103 ist auf der n⁺-leitenden Pufferschicht 102ausgebildet. Des weiteren ist durch Diffusion einer Dotierung vom p-Typ in die obere Oberfläche der n^--leitenden Basisschicht 103 in einem Zellenbereich des TIGBT ein pleitender Basisbereich 104 selektiv ausgebildet. In einem Teil oder auf dem gesamten Gebiet der oberen Oberfläche des p-leitenden Basisbereiches 104 ist ein n⁺-leitender Emitterbereich 105 durch selektives Diffundieren einer hochkonzentrierten Dotierung vom n^--Typ ausgebildet.
Bei dieser herkömmlichen Konfiguration sind eine Vielzahl von Vertiefingen 107 derart ausgebildet, dass sie so verlaufen, um den n⁺-leitenden Emitterbereich 105 zu schneiden, und sie sind mit zuvor festgelegten Intervallen (d. h. Abständen) W parallel zueinander angeordnet. Jede Vertiefung ist derart ausgebildet, dass sie eine solche Tiefe aufweist, dass sich die Vertiefung von dem Level des n⁺-leitenden Emitterbereiches 105 zu der n^--leitenden Basisschicht 103 erstreckt. Eine Trench-Gate- Elektrode 110 (110a, 110b und 110c) des MOS-Transistors ist in jede der Vertiefungen 107 durch einen Film 108, der das Gate isolieret, verlegt. Der p-leitende Basisbereich 104, der gegenüber der Gate-Elektrode 110 und zwischen dem n⁺-leitenden Emitterbereich 105 und der n^--leitenden Basisschicht 103 gelegt ist, funktioniert als ein Kanalbereich.
Die obere Oberfläche der Trench-Gate-Elektrode 110 und ein Teil der oberen Oberfläche des n⁺-leitenden Emitterbereiches 105 sind mit einer isolierenden Zwischenschicht 109 bedeckt, und eine Emitterelektrode 111 ist ausgebildet, um einen Teil der oberen Oberfläche des n⁺-leitenden Emitterbereiches 105 und die gesamte obere Oberfläche der isolierenden Zwischenschicht 109 abzudecken. Wie in Fig. 6 gezeigt, ist des weiteren eine p-leitende Halbleiterschicht 113 in einem Bereich unmittelbar unterhalb einer Gate-Leitungsschicht GL ausgebildet, unn eine Spannungsfestigkeit hochzuhalten.
Die Fig. 8A, 8B und 8C zeigen eine typische Struktur eines herkömmlichen Ladungsträger speichernden Trench-Gate-Bipolartransistors (welcher von nun an als "CSTWT" bezeichnet wird), um die Charakteristika des in den Fig. 7A bis 7C gezeigten TIGBT zu verbessern, wohingegen Fig. 8A eine obere Draufsicht hiervon darstellt und die Fig. 8B und 8C Schnittansichten sind, welche an den Strecken A-A' und B-B' in der Fig. 8A genommen wurden. Diese verbesserte TIGBT-Struktur unterscheidet sich von der alten TIGBT-Struktur in den Fig. 7A, 7B und 7C darin, dass eine n^--leitende Halbleiterschicht (d. h. ein Ladungsträgerspeicherbereich) 113 zur Speicherung von Ladungsträgern zwischen dem p-leitenden Basisbereich 104 und der n^--leitenden Basisschicht 103 dazwischengelegt ist.
Die Betriebsweise des herkömmlichen IGBT wird nachfolgend unter Bezugnahme der Fig. 7A bis 7C und der Fig. 8A bis 8C beschrieben. In jeder der in den Fig. 7A bis 7C und den Fig. 8A bis 8C gezeigten Strukturen wird eine zuvor festgelegte positive Gate-Spannung V_GE zwischen der Emitterelektrode 111 und der Trench-Gate- Elektrode 110 angelegt, um das Gate einzuschalten, während eine zuvor festgelegte positive Kollektorspannung V_CE zwischen der Emitterelektrode 111 und der Kollektorelektrode 112 angelegt ist.
Bei dieser Zeit wird die Art des Kanalbereiches von einem p-leitenden zu einem n- leitenden Bereich invertiert, um einen Kanal auszubilden, und Elektronen werden von der Emitterelektrode 111 bewegt und in die n^--leitende Basisschicht 103 implantiert. Die implantierten Elektronen setzen den Bereich zwischen dem p⁺-leitenden Substrat 101 und der n^--leitenden Basisschicht 103 in einen vorwärtsgerichteten Vorspannungszustand. Eine Implantation von Ladungsträgerlöchern von dem p⁺- leitenden Substrat 101 setzen im beträchtlichen Maße den Widerstand der n^--leitenden Basisschicht 103 herab und vergrößern die Stromkapazität des IGBT. Auf diese Art und Weise setzt die Implantation von Löchern von dem p⁺-leitenden Substrat 101 in dem IGBT den Widerstand der n^--leitenden Halbleiterschicht 103 herab.
Im folgenden wird eine Betriebsweise beschrieben, die ausgeführt wird, wenn das IGBT ausgeschaltet wird. In den Strukturen von den Fig. 7A bis 7C und den Fig. 8A bis 8C wird die Gate-Spannung VGE, welche über die Emitterelektrode 111 und die Trench-Gate-Elektrode 110 in dem eingeschalteten Zustand angelegt wird, auf Null oder einen negativen Wert (invertierte Vorspannung) gesetzt. Wenn das Gate ausgeschaltet ist, wird im einzelnen der Kanalbereich, dessen Leitfähigkeitstyp in einen n-leitenden Typ invertiert wurde, auf einen p-leitenden Bereich umgekehrt, und die Implantation von Elektronen von der Emitterelektrode 111 in die n^--leitende Basisschicht 103 wird angehalten. Das Anhalten der Implantation von Elektronen verursacht, dass die Implantation von Löchern von dem p⁺-leitenden Substrat 101 angehalten wird. Danach werden die Elektronen und Löcher, welche in der n^--leitenden Basisschicht 103 (und in der n⁺-leitenden Pufferschicht 102) gespeichert sind, in der Kollektorelektrode 112 und der Emitterelektrode 111 gesammelt, oder sie werden miteinander kombiniert, um zu verschwinden.
Die Charakteristika des in den Fig. 7A bis 7C gezeigten TIGBT kann im Vergleich zu einer flachen Gate-GBT verbessert werden, da MOS-Transistoren an der oberen Oberfläche des TIGBT mit einem Mikromuster derart versehen werden können, um eine Größe aufzuweisen, welche in etwa 1/10 der Größe der MOS-Transistoren eines flachen Gate-IGBT sind. In dem flachen Gate-IGBT wird ein Strompfad in einem Bereich, welcher von einer p-leitenden Basisschicht an der oberen Oberfläche eingepfercht ist, ausgebildet, und ein Spannungsabfall in diesem Bereich ist groß. Jedoch wird in dem obig beschriebenem TIGBT das Gate 110 derart ausgebildet, um den p-leitenden Basisbereich 104 durchzudringen. Aus diesem Grund weist der Strompfad keinen Bereich auf, welcher von einer p-leitenden Basisschicht umgeben ist, so dass die Charakteristika verbessert werden können.
In dem in den Fig. 8A bis 8C gezeigten CSTBT ist die n^--leitende Halbleiterschicht (ladungsträgerspeichernder Bereich) 113 zur Speicherung von Ladungsträgern an der unteren Oberfläche des p-leitenden Basisbereiches 104 ausgebildet. Von daher werden Löcher von dem p⁺-leitenden Substrat 101 daran gehindert, durch die Emitterelektrode 111 zu passieren, und die Löcher werden in dem Ladungsträgerspeicherbereich 113, welcher an der unteren Oberfläche des p-leitenden Basisbereiches 104 angeordnet ist, gespeichert. Von daher kann eine Ein-Spannung auf eine Spannung herabgesetzt werden, welche geringer ist als die des TIGBP.
Jedoch kann in dem herkömmlichen, in den Fig. 7A bis 7C gezeigten TIGBP die Ein-Spannung in beträchtlichem Maße in vorteilhafter Weise herabgesetzt werden, jedoch eine Gate-Kapazität und ein Kurzschlussstrom steigt nachteilig an. Um das Problem zu lösen, können die Zwischenräume, welche verwendet werden, wenn die Trench-Gates ausgebildet werden, vergrößert werden, um die Zellengröße zu vergrößern. Jedoch verursacht das Anwachsen der Zellengröße ein Anwachsen der Ein- Spannung des TIGBP's.
Andererseits unterdrückt ein Anwachsen der Zellengröße in dem in den Fig. 8A bis 8C gezeigten CSTBT die Ein-Spannung daran, anzuwachsen, jedoch nachteilig nimmt eine Spannungsfestigkeit ab. Im einzelnen beeinflusst die Abnahme einer Spannungsfestigkeit ein Schaltungselement in fataler Weise. Aus diesem Grund wird das obige Problem nicht durch ein ledigliches Vergrößern der Zellengröße gelöst.
Fig. 9 und 10 zeigen Ergebnisse, welche erzielt wurden, so dass Abhängigkeiten einer Veränderung in der Spannungsfestigkeit (Fig. 9) und einer Veränderung in der Ein-Spannung (Fig. 10), wenn p-leitende Basisintervalle (Trench-Zwischenräume) W in dem TIGBT und dem CSTBT vergrößert werden, unter der Verwendung von Gerätesimulation berechnet werden. In diesem Fall sind das herkömmliche TIGBT und das herkömmliche CSTBT derart gestaltet, dass die p-leitenden Basisintervalle auf 3 µm gesetzt sind. In dieser Gerätesimulation werden die Ergebnisse erzielt, wenn die Trench-Intervalle (p-leitende Basisintervalle) auf 11 µm abgeändert werden. Wenn die Trench-Intervalle 11 µm betragen, dann ist die Zellengröße dreimal der Größe einer herkömmlichen Zellengröße, und die Gate-Kapazität beträgt 1/3 im Vergleich zu einer herkömmlichen Gate-Kapazität.
Wie anhand der in den Fig. 9 und 10 gezeigten Ergebnisse der Simulationsberechnung herauszusehen ist, verändert in dem TIGBT (angezeigt durch • ) das Anwachsen in Trench-Intervallen keine große Veränderung der Spannungsfestigkeit, wie es in Fig. 9 gezeigt wird, jedoch lässt das Anwachsen der Trench-Intervalle die Ein-Spannung, wie in Fig. 10 gezeigt, scharf anwachsen.
Andererseits lässt in dem CSTBT (angezeigt durch Δ) das Anwachsen in den Trench- Intervallen die Ein-Spannung, wie in Fig. 10 gezeigt, nicht in großem Maße ändern, und das Ansteigen der Trench-Intervalle läßt die Spannungsfestigkeit, wie in Fig. 9 gezeigt, scharf abnehmen. Wenn das Trench-Intervall 5 µm beträgt, war die Spannungsfestigkeit 200 V oder weniger, und wenn das Trench-Intervall 6 µm beträgt, liegt die Spannungsfestigkeit bei 100 V oder weniger. Wenn das Trench-Intervall 6 µm beträgt, liegt die Spannungsfestigkeit bei 100 V oder weniger. Wenn das Trench- Intervall größer als 6 µm ist, beträgt die Spannungsfestigkeit nahezu 0 V. Wie obig beschrieben, werden ein Ansteigen der Ein-Spannung (in dem TIGBT) oder eine Abnahme der Spannungsfestigkeit (in dem CSTBT) verursacht, wenn das Trench- Intervall vergrößert wird, um die Gate-Kapazität und den Kurzschlussstrom herabzusetzen (d. h., die Zellengröße ist vergrößert).
Als herkömmliche verbesserte Versionen der herkömmlichen TIGBT und CSTBT, wie in den Fig. 11A, 11B und 11C (CSTBT) gezeigt, sind verbesserte Versionen von Anordnungen entwickelt worden, in welchen Gate-Elektroden 110 in Vertiefungen (Trench) ausgebildet sind, und Emitter-Elektroden 111 miteinander ohne ein Abändern von Zwischenräumen, bei welchen die Trench-Gates ausgebildet sind, verbunden sind. Im einzelnen ist die Emitter-Elektrode 111 in jeder der in den Fig. 11A bis 11C und in den Fig. 12A bis 12C gezeigten Konfigurationen die Emitter-Elektrode 111 mit der oberen Oberfläche des zweiten Gate-Elektrodenbereiches 110b verbunden. Jede dieser Konfigurationen bedeutet, dass die Zelle des zweiten Gate-Elektrodenbereiches 110b, welcher mit der Emitter-Elektrode 111 verbunden ist, ein Atrappen-Gatebereich (dummy gate region) darstellt, welcher eine Gate-Spannung V_GE von 0 V aufweist, und welcher nicht als ein Gate funktioniert. Obwohl das TIGBT und das CSTBT dieselben Größen aufweisen, wie die des herkömmlichen TIGBT und des CSTBT, welche in den Fig. 7A bis 7C und den Fig. 8A bis 8C gezeigt sind, bewirkt das TIGBT und CSTBT in vorteilhafter Weise nicht, dass die Spannungsfestigkeit abnimmt.
Andererseits sind Leistungshalbleiterelemente, wie etwa IGBTs oder Dioden, in einer Baugruppe aufgebaut, und sie werden häufig in einer Leistungskonvertierungsvorrichtung als ein Leistungsmodul eingesetzt. Zu dieser Zeit wird die Verbindung zwischen einer Elektrode des Leistungsmoduls und des Leistungshalbleiterelements im allgemeinen unter Verwendung einer Ultraschallverbindung mit Hilfe von beispielsweise einem Aluminiumdraht oder ähnlichem durchgeführt. Jedoch wickelt das Leistungshalbleiterelement eine sehr hohe Leistung ab, und weist eine Grenze (Leistungszykluslänge) auf, bei welcher der Anschlussbereich zwischen dem Aluminiumdraht und der Emitterelektrode endgültig durch einen Temperaturzyklus abplatzt, was ein Faktor zur Bestimmung der Lebensdauer des Leistungsmoduls darstellt.
Das Anwachsen der Verbindungsstärke und des Verbindungsbereiches zwischen dem Aluminiumdraht und der Emitterelektrode ist wirksam, um die Leistungszykluslänge zu verbessern. Jedoch kann in einer Konfiguration, bei welcher das in den Fig. 11A bis 11C und in den Fig. 12A bis 12C gezeigte TIGBT und das CSTBT verwendet wird, ein Anbruch erzeugt werden, welcher sich von dem Verbindungsbereich zwischen der Emitterelektrode 111 und der zweiten Gate-Elektrode 110b erstreckt, wodurch eine Wahrscheinlichkeit in nachteilhafter Weise anwächst, dass ein Gate-Kurzschluß oder ein Spannungsfestigkeitskurzschluß auftritt. Es sollte als ein Faktor betrachtet werden, dass eine Beanspruchung, welche durch die Ultraschallverbindung auftritt, sich sehr leicht innerhalb der Silizium-Gate-Elektrode ausbreitet, da die Verbindungsstärke zwischen der Emitterelektrode und der zweiten Gate-Elektrode, welche in Kontakt mit der Emitterelektrode steht, relativ hoch ist.
Die vorliegende Erfindung wurde gemacht, um die obigen Probleme zu lösen, und hat als Ziel, eine Insulated-Gate-Halbleitervorrichtung und ein Verfahren zur Herstellung der Insulated-Gate-Halbleitervorrichtung anzugeben, welches eine Gate-Kapazität steuern und einen Kurzschlussstrom in Leitungskontaktverbindungen unterdrücken kann, und welches eine bevorzugte Leistungszykluslänge aufrecht erhalten kann.
Um die obige Aufgabe zu lösen, weist in einem Aspekt der vorliegenden Erfindung eine Insulated-Gate-Halbleitervorrichtung folgendes auf: Ein Halbleitersubstrat einer ersten Leitfähigkeitsart; einen Kollektorbereich einer zweiten Leitfähigkeitsart, welcher auf einer unteren Hauptoberfläche des Halbleitersubstrates ausgebildet ist; eine Kolletorelektrode, die mit dem Kollektorbereich verbunden ist; ein Basisbereich der zweiten Leitfähigkeitsart, welcher selektiv an einer oberen Hauptoberfläche des Halbleitersubstrates ausgebildet ist; ein Emitterbereich der ersten Leitfähigkeitsart, welcher selektiv in dem Basisbereich angeordnet ist; und eine Vielzahl von Vertiefungen (Trench), die erste, zweite und dritte Vertiefungen aufweisen, welche selektiv in dem Basisbereich angeordnet sind, wobei jede der Vertiefung eine Tiefe aufweist, die durch den Basisbereich hindurchläuft und das Halbleitersubstrat erreicht.
Erste, zweite und dritte Gate-Elektroden, welche in den ersten, zweiten und dritten Vertiefungen durch einen isolierenden Film eingebettet sind, und der Basisbereich, Emitterbereich und die zweite Gate-Elektrode sind zusammen mit einer Emitter- Elektrode verbunden, wohingegen die dritte Gate-Elektrode mit lediglich der ersten Gate-Elektrode verbunden ist, und die Emitter-Elektrode teilweise mit der zweiten Gate-Elektrode verbunden ist.
In einem anderen Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Insulated-Gate-Halbleitervorrichtung die folgender Verfahrensschritte auf: Ausbilden eines Kollektorbereiches einer zweiten Leitfähigkeitsart auf einer unteren Hauptoberfläche eines Halbleitersubstrats einer ersten Leitfähigkeitsart; Ausbildung einer Kollektorelektrode, die mit einer unteren Hauptoberfläche des Kollektorbereiches verbunden ist; selektives Ausbilden eines Basisbereiches der zweiten Leitfähigkeitsart auf einer oberen Hauptoberfläche des Halbleitersubstrats; selektives Ausbilden eines Emitterbereiches der ersten Leitfähigkeitsart in dem Basisbereich; und selektives Ausbilden einer Vielzahl von Vertiefungen (Trench), die erste, zweite und dritte Vertiefungen in dem Basisbereich aufweisen, wobei jede der Vertiefungen eine Tiefe hat, die durch den Basisbereich hindurchläuft und das Halbleitersubstrat erreicht. Die erste, zweite und dritte Gate- Elektrode sind in der ersten, zweiten und dritten Vertiefung durch einen isolierenden Film eingebettet, und es ist eine Emitterelektrode ausgebildet, mit welcher obere Oberflächenbereiche des Basisbereiches, Emitterbereiches und der zweiten Gate- Elektrode gemeinsam verbunden sind, wobei die dritte Gate-Elektrode lediglich mit der ersten Gate-Elektrode verbunden ist, und die zweite Gate-Elektrode teilweise mit der Emitterelektrode verbunden ist.
Erfindungsgemäß kann ein Effekt erzielt werden, dass, wenn ein Aluminiumdraht über eine Emitterelektrode durch Ultraschallverbindung verbunden ist, ein Bereich, wo eine Belastung direkt auf eine Polysiliziumoberfläche einer Gate-Elektrode einwirkt, reduziert werden kann. Von daher kann das herkömmliche Problem, dass ein Bruch in einem Verbindungsbereich zwischen einer Emitterelektrode und einer zweiten Gate- Elektrode auftritt, gelöst werden, und das Auftreten eines Gate-Kurzschlusses und eines Spannungsfestigkeitskurzschlusses kann auf effektive Weise unterdrückt werden.
Diese und andere Aufgaben und Merkmale der vorliegenden Erfindung werden besser anhand der folgenden detaillierten Beschreibung, welche in Verbindung mit bevorzugten Ausführungsformen hiervon unter Bezugnahme der beigefügten Zeichnungen gegeben werden, ersichtlich, in welchen gleiche Komponenten mit gleichen Referenzzeichen bezeichnet sind, und in welchen:
Fig. 1A eine obere Draufsicht ist, welche eine typische Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 1B und 1C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 1A genommen wurden;
Fig. 2A eine obere Draufsicht ist, welche eine typische Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2B und 2C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 2A genommen wurden;
Fig. 3 eine graphische Darstellung ist, um die Charakteristika zu erklären, welche sich auf einen Anschlussbereich einer zweiten Gate-Elektrode eines CSTBT gemäß einer dritten Ausführungsform der vorliegenden Erfindung beziehen;
Fig. 4A eine obere Draufsicht ist, welche eine typische Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 4B und 4C Schnittansichten sind, wobei die Schnitte an den Linien A-A' und B-B' in Fig. 4A genommen wurden;
Fig. 5 eine Schnittansicht ist, welche eine Anordnungskonfiguration einer Gate-Anschlußelektrode in einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 6 eine Schnittansicht ist, welche ein Beispiel einer Struktur eines herkömmlichen TIGBT ist;
Fig. 7A eine obere Draufsicht ist, welche ein typisches herkömmliches TIGBT zeigt;
Fig. 7B und 7C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 7A genommen wurden;
Fig. 8A eine obere Draufsicht ist, welche ein typisches, herkömmliches CSTBT zeigt;
Fig. 8B und 8C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 8A genommen wurden;
Fig. 9 eine graphische Darstellung ist, welche die Beziehung zwischen Trench-Intervallen (Vertiefungsintervallen) und Abänderungen in der Spannungsfestigkeit in den herkömmlichen TIGBT und CSTBT zeigt;
Fig. 10 eine graphische Darstellung ist, welche die Beziehung zwischen Vertiefungsintervallen und Ein-Spannungen in dem herkömmlichen TIGBT und CSTBT zeigt;
Fig. 11A eine obere Draufsicht ist, welche ein typisches, herkömmliches, verbessertes TIGBT zeigt;
Fig. 11B und 11C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 11A genommen wurden;
Fig. 12A eine obere Draufsicht ist, welche ein typisches, herkömmliches, verbessertes CSTBT zeigt, und
Fig. 12B und 12C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 12 genommen wurden.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf Fig. 1 bis 5 mit Verwendung eines CSTBT als ein typisches Beispiel beschrieben. Jedoch ist die vorliegende Erfindung nicht auf das CSTBT begrenzt und kann auch bei anderen IGBTs- und MOS-Transistoren angewandt werden. Es muß darauf hingewiesen werden, dass gleiche Teile über die gleichen Referenzzeichen in diesen Zeichnungen bezeichnet sind, da die Basisstrukturen der bevorzugten Ausführungsform gleich sind, und eine Beschreibung hiervon wird hier ausgelassen werden.

Erste Ausführungsform

Die Fig. 1A, 1B und 1C zeigen ein typisches Beispiel einer CSTBT-Konfiguration gemäß der ersten Ausführungsform, wobei Fig. 1A eine obere Draufsicht hiervon ist und Fig. 1B und 1C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 1A genommen wurden. Das CSTBT gemäß dieser Ausführungsform unterscheidet sich von einer in den Fig. 12A bis 12C gezeigten herkömmlichen Konfiguration dadurch, dass eine Isolier-Zwischenschicht 9 ebenso als ein Verbindungsbereich an einer zweiten Gate-Elektrode ausgebildet ist, welche mit einer Emitterelektrode verbunden ist, so dass die Isolierzwischenschicht 9 teilweise die zweite Gate-Elektrode orthogonal schneidet.
Im einzelnen ist ein seitlicher Verbindungsbereich 9b einer Isolierzwischenschicht, welcher sich in einer seitlichen Richtung erstreckt, als eine Brückenform integral mit einem longitudinalen Isolierzwischenschichtbereich 9a ausgebildet, welcher sich in einer longitudinalen Richtung an einer Gate-Elektrode (10a, 10c) erstreckt, um eine Vielzahl von rechteckigen Fenstern 14 zu definieren, in welchen die Isolierzwischenschicht nicht ausgebildet ist. Die rechteckigen Fenster 14 sind in geordneten Intervallen oberhalb der zweiten Elektrode 10b angeordnet. Diese Struktur des CSTBT wird nachfolgend unter Bezugnahme der Fig. 1 beschrieben.
In der dargestellten Konfiguration ist eine n⁺-leitende Pufferschicht 2 an der oberen Oberfläche eines p⁺-leitenden Substrates 1 ausgebildet, eine Kollektorelektrode 12 ist an der unteren Oberfläche des p⁺-leitenden Substrates 1 ausgebildet, und von daher funktioniert das p⁺-leitende Substrat 1 als ein Kollektorbereich. Eine n^--leitende Halbleiterschicht (von nun als "Basisschicht" bezeichnet) 3 ist an der oberen Oberfläche der n⁺-leitenden Pufferschicht 2 ausgebildet. Des weiteren ist in einem Zellenbereich eine n^--leitende Schicht ausgebildet (von nun an als "Ladungsträgerspeicherbereich" bezeichnet) 13 an der oberen Oberfläche der n^-- leitenden Basisschicht 3 zur Speicherung von Ladungsträgern ausgebildet. Der Ladungsträgerspeicherbereich 13 weist eine Störstellenkonzentration auf, die höher als die der n^--leitenden Basisschicht 3 ist. Ein p-leitender Basisbereich 4 ist selektiv an der oberen Oberfläche des Ladungsträgerspeicherbereiches 13 durch Diffusion einer Dotierung vom p-Typ ausgebildet. An einem Teil der oberen Oberfläche des p- leitenden Basisbereiches 4 sind n⁺-leitende Emitterbereiche 5 durch selektive Diffusion einer Dotierung vom n-Typ ausgebildet.
In dieser Konfiguration ist der n^--leitende Ladungsträgerspeicherbereich 13 zur Speicherung von Ladungsträgern zwischen dem p-leitenden Basisbereich 4 und der n^--leitenden Basisschicht 3 dazwischen gestellt, und eine Vielzahl von Vertiefungen 7 (welche durch die Bezugszeichen 7a, 7b und 7c bezeichnet sind) sind in Streifen derart ausgebildet, dass die Vertiefungen sich in einer Richtung orthogonal erstrecken, wobei sie die longitudinale Richtung des n⁺-leitenden Emitterbereiches 5 kreuzen, und die Vertiefungen sind mit zuvor festgelegten Intervallen von Zwischenräumen W (siehe Fig. 6) zueinander parallel angeordnet. Die Vertiefungen 7 sind derart ausgebildet, um solch eine Tiefe aufzuweisen, dass sich die Vertiefungen 7 von dem Level des n⁺- leitenden Emitterbereiches 5 in die n^--leitende Basisschicht 3 erstrecken, und Trench- Gate-Elektroden 10 (welche mittels Bezugsziffern 10a, 10b und 10c bezeichnet sind) der MOS-Transistoren sind in den jeweiligen Vertiefungen 7 eingebettet.
Im einzelnen sind die Trench-Gate-Elektroden 10, welche aus Polysilizium oder ähnlichem Material hergestellt sind, in den Vertiefungen 7 durch ein Gate-Isolierfilm 8 eingebettet. Der p-leitende Basisbereich 4, welcher durch den das Gate isolierenden Film 8 gegenüber den Gate-Elektroden 10 liegt, sind zwischen dem n⁺-leitenden Emitterbereich 5 und dem Ladungsträgerspeicherbereich 13 dazwischengestellt, so dass der p-leitende Basisbereich 4 als ein Kanalbereich funktioniert.
Die isolierende Zwischenschicht 10 ist durch ein Maskenmuster (mask patern) genau ausgebildet, um die gesamte obere Oberfläche der ersten und zweiten Gate-Elektroden 10a und 10c abzudecken, und einen Teil eines Bereiches der oberen, Oberfläche des n⁺-leitenden Emitterbereiches 5 zu bedecken. Eine Emitterelektrode 11 ist ausgebildet, um einen Teil der oberen Oberfläche des p-leitenden Basisbereiches 4, der zweiten Gate-Elektrode 10b und einen Bereich, welcher nicht mit der isolierenden Zwischenschicht 9 bedeckt ist, der oberen Oberfläche des n⁺-leitenden Emitterbereiches 5 abzudecken, und den gesamten oberen Oberflächenbereich der isolierenden Zwischenschicht 9. Auf diese Art und Weise sind die Emitterelektrode 11 gemeinsam mit dem Basisbereich 4, dem Emitterbereich 5 und der zweiten Gate- Elektrode 10b verbunden, so dass die Emitterelektrode 11 und die Kollektorelektrode 12 als ein Paar der Hauptelektroden funktioniert.
In der ersten Ausführungsform ist die obige Konfiguration dadurch gekennzeichnet, dass, wie in Fig. 1A gezeigt, der seitliche Isolierzwischenschicht-Verbindungsbereich 9b auch an einem Teil der zweiten Gate-Elektrode 10b, die mit der Emitterelektrode 11 verbunden ist, ausgebildet ist, so dass der Isolierzwischenschicht-Verbindungsbereich 9b orthogonal die zweite Gate-Elektrode 10b schneidet. Im einzelnen ist der Isolierzwischenschicht-Verbindungsbereich 9b, welcher sich in die seitliche Richtung erstreckt, ausgebildet, um mit dem longitudinalen Isolierzwischenschichtbereich 9a, welcher sich in longitudinaler Richtung an den Gate-Elektroden 10a und 10c erstreckt, integral zu überbrücken, und die Vielzahl der rechteckigen Fenster 14 sind in dem Isolierzwischenschichtbereich 9 ausgebildet, welcher ein Muster derart aufweist, dass die rechteckigen Fenster 14 auf der zweiten Gate-Elektrode 10b angeordnet sind. Der zweite Gate-Elektroden-Oberflächenbereich, der in den Fenstern 14 angeordnet ist, ist direkt mit der Emitterelektrode 11 durch die Fenster 14 verbunden, so dass die zweite Gate-Elektrode 10b und die Emitterelektrode 11 teilweise miteinander verbunden sind. An dem oberen Oberflächenbereich des p-leitenden Basisbereiches 4 sind die n⁺- leitenden Emitterbereiche 5 selektiv ausgebildet, um nah angrenzend an obere Bereiche der äußeren Seitenwänden der ersten und dritten Vertiefungen 7a und 7c zu sein.
Der seitliche Isolierzwischenschicht-Verbindungsbereich 9b, welcher an der zweiten Gate-Elektrode 10b ausgebildet ist, kann auf einfache Weise in der folgenden Art und Weise ausgebildet werden. Das bedeutet, dass beispielsweise, wenn ein Isolieroxidfilm auf der ersten oder dritter Gate-Elektrode 10a oder 10c ausgebildet ist, ein Maskenmuster abgeändert wird, um derart gesetzt zu werden, dass der Isolieroxidfilm sich links an der zweiten Gate-Elektrode 10b befindet, um die zweite Gate-Elektrode zu schneiden.
In dem in den Fig. 1A bis 1C gezeigten IGBT können die Charakteristika verbessert werden, da die MOS-Transistoren an der oberen Oberfläche mit einem Mikromuster versehen werden können, welches eine Größe aufweist, die etwa 1/10 der Größe der MOS-Transistoren eines flachen Gate-IGBT ist. In dem herkömmlichen flachen Gate- IGBT fließt ein Strom in einem Strompfad, welcher in einem Bereich, der von einer p- leitenden Basisschicht an der oberen Oberfläche umgeben wird, ausgebildet ist, und ein Spannungsabfall ist in diesem Bereich groß. Dagegen ist in dem IGBT der vorliegenden Erfindung ein Strompfad nicht von einer p-leitenden Basisschicht umgeben, da die Gate-Elektrode 10 ausgebildet ist, um durch den p-leitenden Basisbereich 4 und den Ladungsträgerspeicherbereich 13 zu passieren, und die Charakteristika können verbessert werden.
Der n^--leitende Ladungsträgerspeicherbereich 13 zur Speicherung von Ladungsträgern ist an der unteren Oberfläche des p-leitenden Basisbereiches 4 ausgebildet. Aus diesem Grund können Ladungsträgerlöcher von dem p⁺-leitenden Substrat 1 daran gehindert werden, zu der Emitterelektrode 11 zu laufen, und die Ladungsträgerlöcher werden in dem Ladungsträgerspeicherbereich 13, welcher unter dem p-leitenden Basisbereich 4 angeordnet ist, gespeichert. Von daher kann bei dieser Ausführungsform eine geringere Ein-Spannung erzielt werden, als die bei einem TIGBT, welcher keinen Ladungsträgerspeicherbereich aufweist.
In der in den Fig. 1A bis 1C gezeigten CSTBT-Konfiguration weist die Zelle der zweiten Gate-Elektrode 10b, welche mit der Emitterelektrode 11 verbunden ist, eine Gate-Spannung V_GE von 0 V auf, und funktioniert nicht als ein Gate, sondern funktioniert als ein Atrappen-Gatebereich (dummy gate region). Von daher bewirkt das CSTBT nicht, dass eine Spannungsfestigkeit abnimmt, selbst dann nicht, wenn das CSTBT eine Zeilengröße einsetzt, die gleich der eines herkömmliches TIGBT und des herkömmlichen CSTBT, welche in den Fig. 7A bis 7C und in den Fig. 8A bis 8C gezeigt sind, ist. Wenn beispielsweise zwei der drei Trench-Gates in einem Trench- Gate-Bereich, welcher in der Form von Streifen angeordnet ist, mit der Emitterelektrode 11 verbunden sind, dann kann eine Gate-Kapazität und ein Kurzschlussstrom auf ein Drittel heruntergedrückt werden. Anders ausgedrückt bedeutet dies, dass die Gate-Kapazität und der Kurzschlussstrom relativ frei ausgewählt werden kann.
Aus den Ergebnissen der in den bei der Beschreibung des Standes der Technik verwendeten Fig. 9 und 10 gezeigten Vorrichtungssimulationen ist offensichtlich, dass eine Ein-Spannung in dem TIGBT anwächst, aber da ein Anwachsen der Ein- Spannung in den CSTBT gering ist, ist das CSTBT eher als das TIGET in bevorzugter Weise ein Leistungshalbleiterelement.
Wie obig beschrieben, ist in der ersten Ausführungsform der seitliche Isolierzwischenschicht-Verbindungsbereich 9b derart ausgebildet, um orthogonal die zweite Gate-Elektrode 10b zu schneiden, und der seitliche Isolierzwischenschicht- Verbindungsbereich 9b ist derart ausgebildet, um mit den longitudinalen Isolierzwischenschichtbereichen 9a, welche sich in der longitudinalen Richtung an der ersten und dritten Gate-Elektrode erstrecken, integral zu überbrücken, so dass die zweite Gate-Elektrode 10b mit der Emitterelektrode 11 durch die Fenster 14, welche in der Isolierzwischenschicht 9 festgelegt sind, verbunden ist.
Aus diesem Grund kann ein Bereich, wo eine Belastung auf die Polysiliziumoberfläche der Trench-Gate-Elektroden 10 einwirkt, reduziert werden, wenn ein Aluminiumdraht (nicht gezeigt) und die Emitterelektrode 11 miteinander mittels Ultraschallverbindung verbunden sind. Von daher kann das herkömmliche Problem eines Auftreten eines Bruches von einem Verbindungsbereich zwischen der Emitterelektrode 11 und der zweiten Gate-Elektrode 10b gelöst werden, und das Auftreten eines Gate- Kurzschlusses und eines Spannungsfestigkeitskurzschlusses kann auf effektiver Weise unterdrückt werden.

Zweite Ausführungsform

Die Fig. 2A, 2B und 2C zeigen ein CSTBT gemäß der zweiten Ausführungsform der vorliegenden Erfindung, wobei Fig. 2A eine obere Draufsicht hiervon ist, und die Fig. 2B und 2C Schnittansichten sind, welche jeweils an den Linien A-A' und B-B' in Fig. 2A genommen wurden. Die Basiskonfiguration der zweiten Ausführungsform ist ähnlich der der zuvor beschriebenen ersten Ausführungsform.
Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass der seitliche Isolierzwischenschichtbereich 9b in eine Vielzahl von quadratischen Isolierzwischenschichtbereichen 9b eingeteilt ist, welche individuell von dem longitudinalen Isolierzwischenschichtbereich 9a separiert sind. Von daher sind die individuellen quadratischen Isolierzwischenschichtbereiche 9b an der zweiten Gate- Elektrode angeordnet, um die Teilverbindung zwischen der Emitterelektrode und der zweiten Gate-Elektrode zu realisieren.
Im einzelnen ist in der Konfiguration des in der ersten Ausführungsform beschriebenen CSTB ein Teil des p-leitenden Basisbereiches 4, welcher nicht teilweise mit der Emitterelektrode 11 aufgrund der Zwischenposition der Isolierzwischenschicht 9 verbunden werden kann, vorhanden, da der seitliche Isolierzwischenschicht- Verbindungsbereich 9b integral zwischen den longitudinalen Isolierzwischenschicht- Bereichen 9a verbunden ist, welche sich in der longitudinalen Richtung an der ersten und dritten Gate-Elektrode, wie in Fig. 1c gezeigt, erstrecken.
Das bedeutet, dass, wie in der Betriebsweise des Standes der Technik beschrieben, in einem Ausschaltzustand eines CSTBT der Pfad (Löcherpfad) abnimmt, wenn Ladungsträgerlöcher, die in der n^--leitenden Basisschicht gespeichert sind, durch den p-leitenden Basisbereich zu der Emitterelektrode 11 gehen.
Auf diese Art und Weise kann ein Löcherstrom auf einfache Weise konzentriert werden, wenn der Löcherstrompfad übermäßig abnimmt. Als ein Ergebnis davon tritt sehr leicht ein CSTBT-Einklinkphänomen (legde-up Effekt; unerwünschtes Klemmen von Halbleiterbausteinen) auf, wenn ein großer Strom fließt, so dass ein Ladungskurzschluss oder dergleichen auftritt. Von daher ist es bevorzugt, dass ein Löcherstrompfad größtmöglich abgesichert wird.
Aus diesem Grund sind, wie in Fig. 2A in der zweiten Ausführungsform gezeigt, eine Vielzahl von quadratischen Isolierzwischenschichtbereiche 9b separat an der zweiten Gate-Elektrode 10b angeordnet, so dass die zweite Gate-Elektrode 10b teilweise mit der Emitterelektrode 11 verbunden ist.
Auf diese Art und Weise kann in einem Ausschaltzustand des CSTBT ein Ladungsträgerlochpfad abgesichert werden, in welchem die in der n^--leitenden Basisschicht 3 gespeicherten Löcher sich durch den p-leitenden Basisbereich 4 zu der Emitterelektrode 11 bewegen. Mit dieser Konfiguration kann das Auftreten eines Bruches in einem Verbindungsbereich zwischen der Emitterelektrode und der zweiten Gate-Elektrode effektiv unterdrückt werden.

Dritte Ausführungsform

Die Basiskonfiguration eines CSTBT gemäß der dritten Ausführungsform der vorliegenden Erfindung ist ähnlich der beiden Konfigurationen der obig beschriebenen ersten und zweiten Ausführungsform. Die Konfiguration der dritten Ausführungsform unterscheidet sich von der Konfiguration der ersten oder zweiten Ausführungsform in den folgenden Punkten.
Das bedeutet, dass in der dritten Ausführungsform ein Verhältnis eines Verbindungsbereiches S2 zwischen dem zweiten Gate-Elektrodenbereich, welcher nicht mit einer Isolierzwischenschicht 9b bedeckt ist, und der Emitterelektrode zu dem gesamten Bereich S1, welcher auf der Halbleiteroberfläche der zweiten Gate-Elektrode, die in der zweiten Vertiefung ausgebildet ist, darlegt, gegeben durch S2/S1 < 70%.
Fig. 3 ist eine graphische Darstellung zur Beschreibung der Charakteristika des CSTBT gemäß der dritten Ausführungsform. Fig. 3 zeigt eine Auftretungsrate eines Gate-Kurzschlusses, welcher aufgrund des Erzeugens eines Bruches verursacht wird, wenn ein Aluminiumdraht mit der Emitterelektrode verbunden ist, durch Abändern einer Rate eines Verbindungsbereiches S2 zwischen der Emitterelektrode und der zweiten Gate-Elektrode zu dem gesamten Oberflächenbereich S1 der zweiten Gate- Elektrode. Die vertikale Achse von Fig. 3 stellt den Auftretungswert als einen relativen Wert im Verhältnis zu einem Basiswert 1 hiervon dar, wobei der Basiswert 1 den Fall darstellt, wo kein Verbindungsbereich (S2 = 0) zwischen der Emitterelektrode und der zweiten Gate-Elektrode vorhanden ist, und die horizontale Achse von Fig. 3 drückt das Verhältnis von S2/S1 aus.
Wie anhand der Ergebnisse, die in Fig. 3 gezeigt sind, ersichtlich wird, wächst die Auftretungswahrscheinlichkeit eines Gate-Kurzschlusses ab einem Punkt scharf an, bei welchem das Verhältnis der Verbindungsbereiche S2 zwischen der zweiten Gate- Elektrode und der Emitterelektrode zu dem gesamten Oberflächenbereich S1 hiervon über 70% überschreitet. Das bedeutet, dass die Isolierzwischenschicht, welche zwischen der Emitterelektrode und der zweiten Elektrode ausgebildet ist, eine Beanspruchung zügelt, welche durch Ultraschall auf der Innenseite der Silizium-Gate- Elektrode erzeugt wurde.
Aus den obigen Ergebnissen wird der Verbindungsbereich S2 zwischen der Emitterelektrode und der zweiten Gate-Elektrode in bevorzugter Weise derart gesetzt, dass der geringer als 70% des Oberflächenbereiches S1 der Emitterelektrode ist, welche zu der ungeschützten Halbleiteroberfläche der zweiten Gate-Elektrode gehört. Mit dieser Konfiguration kann das Auftreten eines Gate-Kurzschlusses, welcher aufgrund eines Bruches entsteht, effektiv verhindert werden.

Vierte Ausführungsform

Die Fig. 4A und 4C zeigen ein CSTBT gemäß der vierten Ausführungsform der vorliegenden Erfindung, wobei Fig. 4A eine obere Draufsicht ist und die Fig. 4B und 4C Schnittansichten sind, welche an den Linien A-A' und B-B' in Fig. 4A genommen wurden. Die Basiskonfiguration des CSTBT gemäß der vierten Ausführungsform ist ähnlich einer jeden Konfiguration der ersten und dritten Ausführungsformen.
Die Konfiguration in der vierten Ausführungsform unterscheidet sich von der Konfiguration der ersten bis dritten Ausführungsformen darin, dass, wenn eine Emitterelektrode mit einem Aluminiumdraht durch Ultraschallverbindung verbunden wird, die Emitterelektrode und die zweite Gate-Elektrode miteinander verbunden sind in einem Bereich mit Ausnahme für einen Bereich unmittelbar unterhalb eines Verbindungsabschnittes der Emitterelektrode, die mit dem Aluminiumdraht verbunden ist.
Wie in der dritten Ausführungsform beschrieben, ist ein Verhältnis des Verbindungsbereiches zwischen der Emitterelektrode und der zweiten Gate-Elektrode zu dem Oberflächenbereich der Emitterelektrode in bevorzugter Weise so klein wie möglich. Aus diesem Grund ist, wie in den Fig. 4A, 4B und 4C gezeigt, die Struktur der Terminalbereiche der ersten bis dritten Gate-Elektroden verbessert, so dass der Verbindungsbereich zwischen der Emitterelektrode und der zweiten Gate-Elektrode auf ein Minimum reduziert werden kann.
Im einzelnen sind alle Terminalabschnitte der ersten bis dritten Gate-Elektroden mit einer Aluminiumelektrode (nicht gezeigt) an dem gleichen Abschnitt verbunden, und die longitudinalen Isolierzwischenschichten 9a und 9c, welche die erste und dritte Gate-Elektrode bedecken, sind integral mit einem Terminalverbindungsisolierfilmbereich 9d ausgebildet, welcher sich in einer seitlichen Richtung wie eine Brücke erstreckt.
Andererseits ist bei dem Terminalabschnitt der zweiten Gate-Elektrode ein darauf ausgebildeter Bereich mit keiner Isolierzwischenschicht 9b festgelegt, um mit der Emitterelektrode verbunden zu sein. Der andere Bereich als der Terminalbereich der zweiten Gate-Elektrode weist eine obere Oberfläche auf, welche mit einer anderen longitudinalen Isolierzwischenschicht 9b' bedeckt ist.
Mit dieser Anordnungskonfiguration weist der zweite Gate-Elektrodenbereich, welcher unmittelbar unterhalb eines Emitterelektrodenbereiches angeordnet ist, der mit dem Aluminiumdraht durch Ultraschallverbindung verbunden ist, eine obere Oberfläche auf, welche mit der Isolierzwischenschicht 9b' bedeckt ist. Aus diesem Grund wird die Wahrscheinlichkeit des Auftretens eines Gate-Kurzschlusses, welcher aufgrund eines Bruches verursacht wird, auf ein Minimum reduziert.
Auch ist in Fig. 5 eine bevorzugte Ausführungsform in der obigen Konfiguration gezeigt, unter Berücksichtigung der Anordnungskonfiguration einer Gateanschlußelektrode GL, die in Fig. 6 gezeigt ist, wo eine Gateanschlußelektrode GL orthogonal die Terminals der ersten (oder dritten) Vertiefung und der zweiten Vertiefung schneidet. Die Gateanschlußelektrode kann mit lediglich der ersten (und dritten) Gate-Elektrode verbunden sein, während die zweite Gate-Elektrode mit der Emitterelektrode nur in einem Bereich in der Nähe der Gateanschlußelektrode verbunden sein kann.
In der ersten bis vierten Ausführungsform der vorliegenden Erfindung wurden die Beschreibungen unter Verwendung eines CSTBT als ein typisches Beispiel gemacht. Jedoch ist die vorliegende Erfindung nicht auf das CSTBT beschränkt, und kann auf einfache Weise auf ein TLGBT angewandt werden, welches Trench-Gates aufweist, ein MOSSFET und ähnlichem durch Abändern von lediglich Maskierungsdesigns.
Wenn in der vorliegenden Erfindung eine Isolierzwischenschicht, welche lediglich auf einer ersten Gate-Elektrode in dem Stand der Technik ausgebildet ist, auch teilweise auf einer zweiten Gate-Elektrode angeordnet ist, dann kann eine Belastung, die durch Ultraschall zum Verbinden eines Aluminiumdrahtes erzeugt wird, gezügelt werden, und die Entstehung eines Gate-Kurzschlusses und eines Spannungsfestigkeitskurzschlusses, welche durch einen Bruch hervorgerufen werden, kann unterdrückt werden. Von daher können Feldeffekthalbleitervorrichtungen mit einer stabilen Ausbeute hergestellt werden.
Wie bereits obig beschrieben wurde, ist gemäß eines ersten Aspekts der vorliegenden Erfindung eine Insulated-Gate-Halbleitervorrichtung angegeben, welche folgendes aufweist: Ein Halbleitersubstrat einer ersten Leitfähigkeitsart; ein Kollektorbereich einer zweiten Leitfähigkeitsart, welcher an einer unteren Hauptoberfläche des Halbleitersubstrats ausgebildet ist; eine Kollektorelektrode, welche mit dem Kollektorbereich verbunden ist; ein Basisbereich der zweiten Leitfähigkeitsart, welcher selektiv an einer oberen Hauptoberfläche des Halbleitersubstrats ausgebildet ist; ein Emitterbereich der ersten Leitfähigkeitsart, welcher in dem Basisbereich selektiv ausgebildet ist; und eine Vielzahl von Vertiefungen (Trench), welche erste, zweite und dritte Vertiefungen aufweist, die selektiv in dem Basisbereich ausgebildet sind, wobei jede der Vertiefungen eine Tiefe aufweist, die durch den Basisbereich passiert und das Halbleitersubstrat erreicht. Die Halbleitervorrichtung weist ferner folgendes auf: erste, zweite und dritte Gate-Elektroden, die in den ersten, zweiten und dritten Vertiefungen durch einen Isolierfilm eingebettet sind; und eine Emitterelektrode, zu welcher der Basisbereich, Emitterbereich und die zweite Gate-Elektrode gemeinsam verbunden sind, wobei die dritte Gate-Elektrode lediglich mit der ersten Gate-Elektrode, und die Emitterelektrode partiell mit der zweiten Gate-Elektrode verbunden ist.
Mit der obigen Konfiguration kann ein Bereich reduziert werden, wo eine Belastung direkt auf eine Polysiliziumoberfläche einer Gate-Elektrode wirkt, wenn ein Aluminiumdraht durch eine Emitterelektrode mittels Ultraschallverbindung verbunden wird. Von daher kann das herkömmliche Problem, das ein Bruch von einem Verbindungsbereich zwischen einer Emitterelektrode und einer zweiten Gate-Elektrode auftritt, gelöst werden, und die Entstehung eines Gate-Kurzschlusses und eines Spannungsfestigkeitskurzschlusses kann auf effektiver Weise unterdrückt werden.
In diesem ersten Aspekt der vorliegenden Erfindung kann die Halbleitervorrichtung ferner einen Ladungsträgerspeicherbereich der ersten Leitfähigkeitsart aufweisen, welcher zwischen dem Basisbereich und dem Halbleitersubstrat ausgebildet ist, wobei der Ladungsträgerspeicherbereich eine Störstellenkonzentration aufweist, die größer ist als die des Halbleitersubstrats.
Des weiteren können in diesem ersten Aspekt die Vertiefungen in Streifen parallel zueinander ausgebildet sein. In dieser Konfiguration kann die Halbleitervorrichtung eine Gate-Anschlußelektrode aufweisen, welche orthogonal Terminalbereiche der ersten Vertiefung und der zweiten Vertiefung schneidet, wobei die Gate- Anschlußelektrode mit lediglich der ersten Gate-Elektrode verbunden ist, und die zweite Gate-Elektrode partiell mit der Emitterelektrode lediglich in einem Bereich in der Nähe der Gate-Anschlußelektrode verbunden ist.
Des weiteren kann in diesem ersten Aspekt eine Isolierzwischenschicht zwischen der Emitterelektrode und den Gate-Elektroden ausgebildet sein, wobei die Isolierzwischenschicht eine gemusterte Konfiguration derart aufweist, dass die zweite Gate-Elektrode partiell mit der Emitterelektrode verbunden ist.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung können die Bereiche der Isolierzwischenschicht, welche auf der zweiten Gate-Elektrode aufgelegt ist, separiert voneinander in rechteckiger Form ausgeführt sein.
Mit dieser Anordnung des zweiten Aspekts kann ein Effekt erzielt werden, dass, wenn in einem Ausschaltzustand eines CSTBT, ein Lochpfad gesichert werden kann, so dass sich die Löcher, die in der n^--leitenden Halbleiterschicht gespeichert sind, zu der Emitterelektrode durch den p-leitenden Basisbereich bewegen.
Gemäß einem dritten Aspekt der vorliegenden Erfindung ist ein Verhältnis eines Verbindungsbereiches S2 zwischen der zweiten Gate-Elektrode und der Emitterelektrode zu einer gesamten ausgesetzten Oberflächenbereich S1 der zweiten Gate-Elektrode, die in der zweiten Vertiefung eingebettet ist, gegeben durch S2/S1 < 70%.
Mit dieser Anordnung des dritten Aspekts kann die Isolierzwischenschicht, welche zwischen der Emitterelektrode und der zweiten Gate-Elektrode angeordnet ist, eine Belastung zügeln, welche durch Ultraschallverbindung verursacht wird, und welche auf die Silizium-Gate-Elektrode wirkt, und kann effizient einen Bruch verhindern und die Entstehung eines Gate-Kurzschlusses.
Gemäß einem vierten Aspekt der vorliegenden Erfindung kann ein Aluminiumdraht mit der Emitterelektrode durch Ultraschallverbindung verbunden werden, und die Emitterelektrode und die zweite Gate-Elektrode sind miteinander in einem Bereich ausgenommen eines Bereiches unmittelbar unterhalb der Verbindung zwischen der Emitterelektrode und dem Aluminiumdraht verbunden.
Mit dieser Anordnung des vierten Aspekts weist der zweite Gate-Verbindungsbereich, der unmittelbar unterhalb eines Emitterelektrodenbereiches angeordnet ist, der mit dem Aluminiumdraht durch Ultraschallverbindung verbunden ist, eine obere Oberfläche auf, die mit einer Isolierzwischenschicht 9b bedeckt ist. Aus diesem Grund kann die Wahrscheinlichkeit der Erzeugung eines Bruches und eines Gate-Kurzschlusses auf ein Minimum heruntergedrückt werden.
Obwohl die vorliegende Erfindung in Verbindung mit den bevorzugten Ausführungsformen dieser unter Bezugnahme der beigefügten Zeichnungen beschrieben worden ist, ist es nötig darauf hinzuweisen, dass verschiedene Abänderungen und Modifikationen für einen Fachmann offensichtlich sein werden. Solche Abänderungen und Modifikationen sind zu verstehen als eingeschlossen zu sein innerhalb der Lehre der vorliegenden Erfindung wie anhand der beigefügten Ansprüche definiert, es sei denn, dass sie hiervon abrücken.

Claims

1. Eine Insulated-Gate-Halbleitervorrichtung (TIGBT), folgendes aufweisend:
ein Halbleitersubstrat (3) einer ersten Leitfähigkeitsart (n); .
einen Kollektorbereich (1) einer zweiten Leitfähigkeitsart (p), welcher an einer unteren Hauptoberfläche des Halbleitersubstrats (3) ausgebildet ist;
eine Kollektorelektrode (12), welche mit dem Kollektorbereich (1) verbunden ist;
einen Basisbereich (4) der zweiten Leitfähigkeitsart, welcher selektiv an einer oberen Hauptoberfläche des Halbleitersubstrats (3) angeordnet ist;
einen Emitterbereich (5) der ersten Leitfähigkeitsart, welcher selektiv in dem Basisbereich (4) ausgebildet ist;
eine Vielzahl von Vertiefungen (Trench) (7), welche erste, zweite und dritte Vertiefungen (7a, 7b, 7c) einschließt, die selektiv in dem Basisbereich (4) eingebracht sind, wobei jede der Vertiefungen eine Tiefe aufweist, die durch den Basisbereich (4) hindurchreicht und das Halbleitersubstrat (3) erreicht;
erste, zweite und dritte Gate-Elektroden, (10a, 10b, 10c), welche jeweils durch einen Isolierfilm (8) in der ersten, zweiten und dritten Vertiefung eingebettet sind; und
eine Emitterelektrode (11) mit welcher der Basisbereich (4), der Emitterbereich (5) und die zweite Gate-Elektrode (10b) gemeinsam verbunden sind,
dadurch gekennzeichnet, dass
die dritte Gate-Elektrode (10c) mit lediglich der ersten Gate-Elektrode (10a) verbunden ist und dass die Emitterelektrode (11) partiell mit der zweiten Gate- Elektrode (10b) verbunden ist.

2. Halbleitervorrichtung (CSTBT) gemäß Anspruch 1, ferner einen Ladungsträgerspeicherbereich (13) der ersten Leitfähigkeitsart aufweisend, welcher zwischen dem Basisbereich (4) und dem Halbleitersubstrat (3) ausgebildet ist, wobei der Ladungsträgerspeicherbereich (13) eine Störstellenkonzentration aufweist, die größer ist als die des Halbleitersubstrats.

3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die Vielzahl der Vertiefungen (7) parallel zueinander in Streifen ausgebildet sind.

4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, ferner eine Isolierzwischenschicht (9) aufweisend, welche zwischen der Emitterelektrode (11) und den Gate-Elektroden (10) ausgebildet ist, wobei die Isolierzwischenschicht (9) eine Musterkonfiguration aufweist, derart, dass die zweite Gate-Elektrode (10b) partiell mit der Emitterelektrode (11) verbunden ist.

5. Halbleitervorrichtung gemäß Anspruch 4, wobei Bereiche (9b) der Isolierzwischenschicht (9), die auf der zweiten Gate-Elektrode (10b) aufgelegt ist, voneinander in einer rechteckigen Form separiert sind.

6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 5, wobei ein Verhältnis eines Verbindungsbereiches S2 zwischen der zweiten Gate-Elektrode (10b) und der Emitterelektrode (11) zu einem gesamten freigelegten Oberflächenbereich S1 der zweiten Gate-Elektrode 10b, die in der zweiten Vertiefung (7b) ausgebildet ist, gegeben ist durch S2/S1 < 70%.

7. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei ein Aluminiumdraht mit der Emitterelektrode (11) durch Ultraschallverbindung verbunden ist, und wobei die Emitterelektrode und die zweite Gate-Elektrode (10b) miteinander in einem Bereich verbunden sind, ausgenommen von einem Bereich, der unmittelbar unterhalb der Verbindung zwischen der Emitterelektrode und dem Aluminiumdraht liegt.

8. Halbleitervorrichtung gemäß Anspruch 3, eine Gateanschlußelektrode (GL) aufweisend, welche Endbereiche der ersten Vertiefung (7a) uni der zweiten Vertiefung (7b) senkrecht schneidet, wobei die Gateanschlußelektrode mit lediglich der ersten Gate-Elektrode (10a) verbunden ist, und wobei die zweite Gate-Elektrode (10b) partiell mit der Emitterelektrode (11) lediglich in einem Bereich in der Nähe der Gateanschlußelektrode verbunden ist.

9. Ein Verfahren zur Herstellung einer Insulated-Gate-Halbleitervorrichtung (TIGBT) folgende Schritte aufweisend:
Ausbildung eines Kollektorbereiches (1) einer zweiten Leitfähigkeitsart (p) auf einer unteren Hauptoberfläche eines Halbleitersubstrates (3) einer ersten Leitfähigkeitsart (n);
Ausbildung einer Kollektorelektrode (12), welche mit der unteren Hauptoberfläche des Kollektorbereiches (1) verbunden ist;
selektives Ausbilden eines Basisbereiches (4) einer zweiten Leitfähigkeitsart an einer oberen Hauptoberfläche des Halbleitersubstrates (3);
selektives Ausbilden eines Emitterbereiches (5) einer ersten Leitfähigkeitsart in dem Basisbereich (4);
selektives Ausformen einer Vielzahl von Vertiefungen, welche erste, zweite und dritte Vertiefungen (7a, 7b, 7c) einschließen in dem Basisbereich (4), wobei jede Vertiefung eine Tiefe aufweist, die durch den Basisbereich (4) hindurchreicht und das Halbleitersubstrat (3) erreicht;
Einbettung der ersten, zweiten und dritten Gate-Elektroden (10a, 10b, 10c) in die erste, zweite und dritte Vertiefung (7a, 7b, 7c) mit einem Isolierfilm (8) dazwischen; und
Ausbildung einer Emitterelektrode (11), mit welcher obere Oberflächenbereiche des Basisbereiches (4), der Emitterbereich (5) und die Zweite Gate-Elektrode (10b) gemeinschaftlich verbunden sind, dadurch gekennzeichnet, dass
die dritte Gate-Elektrode (10c) mit lediglich der ersten Gate-Elektrode (10a) verbunden wird und dass die zweite Gate-Elektrode (10b) partiell mit der Emitterelektrode (11) verbunden wird.

10. Verfahren zur Herstellung einer Halbleitervorrichtung (CSTBT) gemäß Anspruch 9 folgenden Verfahrensschritt aufweisend: Ausbildung eines Ladungsträgerspeicherbereiches (13) der ersten Leitfähigkeitsart zwischen dem Basisbereich (4) und dem Halbleitersubstrat (3), wobei der Ladungsträgerspeicherbereich (13) eine Störstellenkonzentration aufweist, die höher als die des Halbleitersubstrates ist.

11. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Anspruch 9 oder 10, wobei die Vielzahl der Vertiefungen parallel zueinander in Streifen ausgebildet werden.

12. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem der Ansprüche 9 bis 11, folgenden Verfahrensschritt aufweisend: Ausbildung einer Isolierzwischenschicht (9) zwischen der Emitterelektrode (11) und den Gate- Elektroden (10), wobei die Isolierzwischenschicht (9) eine Musterkonfiguration aufweist, derart, dass die zweite Gate-Elektrode (10b) partiell mit der Emitterelektrode (11) verbunden ist.

13. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Anspruch 12, wobei Bereiche (9b) der Isolierzwischenschicht (9), die auf der zweiten Gate-Elektrode (10b) angeordnet ist, voneinander in einer rechteckigen Form separiert sind.

14. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem der Ansprüche 9 bis 13, wobei ein Verhältnis eines Verbindungsbereiches S2 zwischen der zweiten Gate-Elektrode (10b) und der Emitterelektrode (11) zu dem gesamten ausgesetzten Oberflächenbereich S1 der zweiten Gate-Elektrode (10b), die in der zweiten Vertiefung (7b) eingebettet ist, gegeben ist durch S2/S1 < 70%.

15. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einem der Ansprüche 9 bis 14, wobei ein Aluminiumdraht mit der Emitterelektrode (11) durch Ultraschallverbindung verbunden wird, und wobei die Emitterelektrode und die zweite Gate-Elektrode (10b) miteinander in einem Bereich verbunden sind, ausgenommen einem Bereich, der unmittelbar unterhalb der Verbindung zwischen der Emitterelektrode und dem Aluminiumdraht liegt (Fig. 4a).

16. Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Anspruch 11, folgenden Verfahrensschritt aufweisend: Ausbildung einer Gateanschlußelektrode (GL), welche Endbereiche der ersten Vertiefung (7a) und der zweiten Vertiefung (7b) senkrecht schneidet, wobei die Gateanschlußelektrode mit lediglich der ersten Gate-Elektrode (10b) verbunden ist und wobei die zweite Gate-Elektrode (10b) partiell mit der Emitterelektrode (11) lediglich in einem Bereich in der Nähe der Gateanschlußelektrode verbunden ist.