DE69434562T2

DE69434562T2 - Spannungsgesteuerter Thyristor und Verfahren zu seiner Herstellung

Info

Publication number: DE69434562T2
Application number: DE69434562T
Authority: DE
Inventors: Masana Itami-shi Harada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-15
Filing date: 1994-09-02
Publication date: 2006-08-10
Anticipated expiration: 2014-09-03
Also published as: DE69434562D1; EP0658939A2; EP0658939B1; KR950021736A; KR0146640B1; EP0658939A3; US5457329A; TW327244B; JPH07169941A; JP3260944B2; DK0658939T3

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen spannungsgesteuerten Thyristor und insbesondere einen spannungsgesteuerten Thyristor mit überlegenen Durchlass- und Sperreigenschaften sowie hoher Zuverlässigkeit.
Beschreibung des Standes der Technik
Wie bekannt ist, sind spannungsgesteuerte Thyristoren eine Art von Schaltelementen. Ein Beispiel des spannungsgesteuerten Thyristors ist in IEEE TRANSACTIONS ON ELECTRON DEVICES, Band ED33, Nr. 10, Oktober 1986 offenbart.
24 zeigt einen Abschnitt des in der obigen Bezugsquelle offenbarten spannungsgesteuerten Thyristors. Mit Bezug auf 24 ist eine n-Pufferschicht 102 auf einer p⁺-Anodenschicht 101 ausgebildet. Eine Anodenelektrode 112 ist auf der unteren Oberfläche der p⁺-Anodenschicht 101 ausgebildet. Eine n^–-Basisschicht 103 ist auf der n-Pufferschicht 102 ausgebildet.
P-Basisschichten 104 sind selektiv auf der Oberfläche der n^–-Basisschicht 103 ausgebildet. Eine n⁺-Katodenschicht 106 und n-Katodenschichten 105 sind auf jeder p-Basisschicht 104 ausgebildet. n-Katodenschichten 105 befinden sich auf entgegengesetzten Seiten der n⁺-Katodenschicht 106. Auf den n-Katodenschichten 105 sind p⁺-Dotierungsschichten 107 ausgebildet, die sich auch auf entgegengesetzten Seiten der n⁺-Katodenschicht 106 befinden.
Oberflächenschichten der p-Basisschicht 104 bilden erste Kanalbildungsbereiche 113 eines n-Kanal-MOS-Transistors, der später beschrieben wird. Eine Oberflächenschicht der n-Katodenschicht 105 benachbart zum ersten Kanalbildungsbereich 113 bildet einen zweiten Kanalbildungsbereich 114 eines p-Kanal-MOS-Transistors, der später beschrieben wird.
Eine Gateelektrode 109 ist auf dem ersten und dem zweiten Kanalbildungsbereich 113 und 114 mit einer Gateoxidschicht 108 dazwischen ausgebildet. Folglich bilden die Gateelektrode 109, die p-Basisschicht 104 und die p⁺-Dotierungsschicht 107 einen p-Kanal-MOS-Transistor, dessen Kanalbildungsbereich der zweite Kanalbildungsbereich 114 ist. Die Gateelektrode 109, die n^–-Basisschicht 103 und die n-Katodenschicht 105 bilden den n-Kanal-MOS-Transistor, dessen Kanalbildungsbereich der erste Kanalbildungsbereich 113 ist.
Die Gateelektrode 109 ist mit einer Kappenoxidschicht 110 bedeckt. Die Kappenoxidschicht 110 ist mit einer Katodenelektrode 111 bedeckt, die mit der n⁺-Katodenschicht 106 und den p⁺-Dotierungsschichten 107 in Kontakt steht.
Dann wird eine Operation des herkömmlichen spannungsgesteuerten Thyristors mit der obigen Struktur nachstehend mit Bezug auf 25 beschrieben, die ein Operationsprinzip des in 24 gezeigten spannungsgesteuerten Thyristors zeigt. Mit Bezug auf 25 ist ein pnp-Transistor Tr1 aus einer p⁺-Anodenschicht 101, einer n^–-Basisschicht 103, einer n-Pufferschicht 102 und einer p-Basisschicht 104 ausgebildet. Ein npn-Transistor Tr2 ist aus einer n^–-Basisschicht 103, einer p-Basisschicht 104 und einer n⁺-Katodenschicht 106 ausgebildet.
Ein Thyristor ist aus der p⁺-Anodenschicht 101, der n-Pufferschicht 102, der n^–-Basisschicht 103, der p-Basisschicht 104 und der n⁺-Katodenschicht 106 ausgebildet. Ein p-Kanal-MOS-Transistor M2 ist aus der Gateelektrode 109, der p⁺- Dotierungsschicht 107 und der p-Basisschicht 104 ausgebildet. Ein n-Kanal-MOS-Transistor M1 ist aus der n-Katodenschicht 105, der Gateelektrode 109 und der n^–-Basisschicht 103 ausgebildet.
Wenn sich der spannungsgesteuerte Thyristor mit der obigen Struktur im Durchlasszustand befindet, fließt ein Hauptstrom von der Anodenelektrode 112 zur Katodenelektrode 111. Wenn er sich im Sperrzustand befindet, fließt der Hauptstrom nicht von der Anodenelektrode 112 zur Katodenelektrode 111. Der Durchlasszustand und der Sperrzustand des spannungsgesteuerten Thyristors werden nachstehend beschrieben.
Zuerst wird der Durchlasszustand nachstehend beschrieben. Der Durchlasszustand wird erreicht, wenn eine positive Spannung an die Anodenelektrode 112 gegen die Katodenelektrode 111 angelegt wird und eine positive Spannung an die Gateelektrode 109 angelegt wird. Durch Anlegen der positiven Spannung, die nicht niedriger ist als eine Schwellenspannung des Transistors M1, an die Gateelektrode 109 wird der n-Kanal-MOS-Transistor M1 durchgesteuert. Dadurch fließen Elektronen durch den Kanal des Transistors M1 in die n^–-Basisschicht 103 und folglich wird der pnp-Transistor Tr1 durchgesteuert. Dadurch fließen Löcher von der p⁺-Anodenschicht 101 in die p-Basisschicht 104, so dass der npn-Transistor Tr2 auch durchgesteuert wird. Folglich wird der aus den Transistoren Tr1 und Tr2 gebildete Thyristor durchgesteuert. Somit fließt der Hauptstrom zwischen der Anodenelektrode 112 und der Katodenelektrode 111.
Dann wird der Sperrzustand nachstehend beschrieben. Der Sperrzustand des Thyristors wird durch Anlegen einer negativen Spannung an die Gateelektrode 109 erreicht. Der MOS-Transistor M1 wird gesperrt und der p-Kanal-MOS-Transistor M2 wird durch Anlegen einer negativen Spannung (nicht höher als die Schwellenspannung des p-Kanal-MOS-Transistors M2) an die Gateelektrode 109 durchgesteuert. Dadurch werden Löcher aus der p-Basisschicht 104 gesaugt. Folglich breitet sich eine Verarmungsschicht am Übergangsabschnitt zwischen der p-Basisschicht 104 und der n^–-Basisschicht 103 aus, so dass die Löcher nicht von der p⁺-Anodenschicht 101 in die p-Basisschicht 104 fließen, wodurch der Sperrzustand des Thyristors erreicht wird.
Der in 24 und 25 gezeigte herkömmliche spannungsgesteuerte Thyristor leidet jedoch unter dem folgenden Problem, das nachstehend unter Verwendung von 26 beschrieben wird. 26 ist ein schematisches Diagramm, das das Problem des herkömmlichen spannungsgesteuerten Thyristors zeigt.
Mit Bezug auf 26 wird eine invertierte Schicht am zweiten Kanalbildungsbereich 114 gebildet, wenn sich der Thyristor im Sperrzustand befindet. Diese invertierte Schicht wird nur in der Position direkt unter der Gateelektrode 109 gebildet. Daher müssen sich alle aus der p-Basisschicht 104 zu saugenden Löcher bis zum zweiten Kanalbildungsbereich 114 bewegen.
Selbst die Löcher, die an dem Abschnitt existieren, der vom zweiten Kanalbildungsbereich 114 entfernt ist, fließen folglich durch den zweiten Kanalbildungsbereich 114 in die p⁺-Dotierungsschicht 107. Daher bewegen sich die Löcher, die in der vom zweiten Kanalbildungsbereich 114 entfernten Position existierten, eine lange Strecke, bevor sie den Kanalbildungsbereich 114 erreichen. Dies erhöht einen Widerstand gegen die gesaugten Löcher, was zu einem solchen Problem führt, dass eine lange Zeit zum Setzen des Thyristors in den Sperrzustand erforderlich ist. Der erhöhte Widerstand gegen die gesaugten Löcher verringert auch nachteilig einen Betrag des Hauptstroms, der unterbrochen werden kann.
Als Verbesserung zum Beseitigen des Problems, dass eine lange Zeit zum Setzen des Thyristors in den Sperrzustand erforderlich ist, gibt es einen spannungsgesteuerten Thyristor, der im offenliegenden japanischen Patent Nr. 60-253275 offenbart ist. 27 ist ein Querschnitt, der den spannungsgesteuerten Thyristor zeigt, der im offenliegenden japanischen Patent Nr. 60-253275 offenbart ist.
Mit Bezug auf 27 ist der spannungsgesteuerte Thyristor mit tiefen ersten V-Nuten 115a (nur eine ist in der Fig. gezeigt) zum Durchsteuern des Thyristors und flachen zweiten V-Nuten 115b zum Sperren des Thyristors versehen. Eine erste Gateelektrode 109a ist auf der inneren Oberfläche jeder ersten V-Nut 115a mit der Gateoxidschicht 108 dazwischen ausgebildet. Eine zweite Gateelektrode 109b ist auf der inneren Oberfläche jeder zweiter V-Nut 115b mit der Gateoxidschicht 108 dazwischen ausgebildet.
Der spannungsgesteuerte Thyristor, der im offenliegenden japanischen Patent Nr. 60-253275 offenbart ist, weist solche Merkmale auf, dass zwei Arten von Nuten vorgesehen sind, d. h. tiefe erste V-Nuten 115a und flache zweite V-Nuten 115b, und dass die tiefen ersten V-Nuten 115a in kleinerer Zahl vorliegen als die flachen zweiten V-Nuten 115b.
Eine Operation des verbesserten spannungsgesteuerten Thyristors wird nachstehend mit Bezug auf 27 und 28 beschrieben. 28 ist ein schematisches Diagramm zum Zeigen eines Vorteils des verbesserten spannungsgesteuerten Thyristors. Mit Bezug auf 27 wird der Thyristor durch Anlegen eines positiven Potentials an die erste Gateelektrode 109a durchgesteuert. Dadurch fließen Elektronen durch die ersten Kanalbildungsbereiche 113 in die n^–-Basisschicht 103. Dadurch wird der Thyristor in einer Weise ähnlich zum span nungsgesteuerten Thyristor, der bereits mit Bezug auf 24 und 25 beschrieben wurde, durchgesteuert.
Der Thyristor wird durch Anlegen einer negativen Spannung an die erste und die zweite Gateelektrode 109a und 109b gesperrt. Wenn die negative Spannung an die erste und die zweite Gateelektrcde 109a und 109b angelegt wird, werden invertierte Schichten in den zweiten Kanalbildungsbereichen 114 gebildet. Dadurch wird der Thyristor in einer Weise ähnlich dem herkömmlichen spannungsgesteuerten Thyristor, der bereits mit Bezug auf 24 und 25 beschrieben wurde, gesperrt.
In der in 27 gezeigten Verbesserung werden die zweiten Kanalbildungsbereiche 114 in einer Längsrichtung ausgebildet und liegen nahe der p-Basisschicht 104. Dies verringert einen Widerstand gegen Löcher, die aus der p-Basisschicht 104 gesaugt werden. Dies führt zu einem Vorteil, dass eine Zeit zum Setzen des Thyristors in den Sperrzustand kurz ist. Ein Betrag des unterbrechbaren Hauptstroms kann auch infolge des kleinen Widerstandes gegen die aus der p-Basisschicht 104 gesaugten Löcher erhöht werden.
Die obige Verbesserung leidet jedoch unter den folgenden zwei Problemen, die nachstehend mit Bezug auf 29 und 30 beschrieben werden. Ein erstes Problem wird nun nachstehend mit Bezug auf 29 beschrieben, die ein schematischer Querschnitt zum Zeigen des ersten Problems der obigen Verbesserung ist.
Bei der Operation zum Setzen des in 29 gezeigten verbesserten Thyristors in den Durchlasszustand, wird eine invertierte Schicht im ersten Kanalbildungsbereich 113 an jeder Seitenwand der ersten V-Nut 115a gebildet und Elektronen fließen von der n-Katodenschicht 105 in die n^–-Basisschicht 103. Diese Elektronen fließen in die p⁺-Anodenschicht 101.
Löcher werden durch denselben Weg wie die in die p⁺-Anodenschicht 101 fließenden Elektronen in die n^–-Basisschicht 103 zugeführt. Diese Verbesserung ist so ausgelegt, dass sie eine relativ kleine Anzahl von ersten V-Nuten 115a umfasst. Daher werden weniger Löcher von der p⁺-Anodenschicht 101 in den Abschnitt der n^–-Basisschicht 103, der von der ersten V-Nut 115a entfernt ist, geliefert. Dies führt zu einem Problem, dass eine lange Zeit für das Setzen des Thyristors in den Durchlasszustand erforderlich ist.
Dann wird das zweite Problem der Verbesserung nachstehend mit Bezug auf 30 beschrieben, die ein vergrößerter Querschnitt der ersten V-Nut 115a zum Zeigen des zweiten Problems ist.
Mit Bezug auf 30 weist die erste V-Nut 115a einen Boden auf, der die n^–-Basisschicht 103 erreicht. Folglich befindet sich ein unterer Endbereich 116 der ersten V-Nut 115a in der n^–-Basisschicht 103. Daher konzentriert sich wahrscheinlich ein elektrisches Feld in der Nähe des Endbereichs 116a. Dies führt wahrscheinlich zu einem Durchbruch des pn-Übergangs nahe dem Endbereich 116 und folglich einem Fluss eines Kriechstroms nahe dem Endbereich 116. Folglich kann sich der Thyristor aufgrund des Kriechstroms in den Sperrzustand verschieben, selbst wenn der Thyristor im Sperrzustand gehalten werden soll. Folglich kann die Zuverlässigkeit abnehmen.
EP 0 159 663 A2 offenbart einen Thyristor mit einer ersten bis fünften Halbleiterschicht, die übereinander gestapelt sind. Gräben sind auf der Seite der fünften Schicht ausgebildet, eine Vielzahl von ersten Gräben, die die zweite Schicht erreichen, und eine Vielzahl von zweiten Gräben, die in der dritten Schicht enden. Eine erste und eine zweite Gateelektrode sind im ersten bzw. im zweiten Graben ausgebildet. Eine Katodenelektrode ist auf der Seite der fünften Schicht ausgebildet und eine Anodenelektrode ist auf der Seite der ersten Schicht ausgebildet.
EP 0 480 356 A2 offenbart einen Thyristor mit gestapelten Halbleiterschichten. Die Gräben, in denen die Gateelektroden ausgebildet sind, weisen alle dieselbe Tiefe auf und enden in derselben Schicht.
ZUSAMMENFASSUNG DER ERFINDUNG
Folglich ist es eine Aufgabe der Erfindung, die obigen Probleme zu beseitigen und insbesondere einen spannungsgesteuerten Thyristor und ein Verfahren zur Herstellung desselben zu schaffen, die sowohl die Durchlass- als auch Sperreigenschaften des Thyristors verbessern können.
Eine weitere Aufgabe der Erfindung ist das Schaffen eines spannungsgesteuerten Thyristors mit einer hohen Durchbruchspannung sowie eines Verfahrens zur Herstellung desselben.
Die Aufgabe wird durch einen spannungsgesteuerten Thyristor gemäß Anspruch 1 erreicht. Weiterentwicklungen der Erfindung sind jeweils in den abhängigen Ansprüchen angegeben.
Im spannungsgesteuerten Thyristor sind die ersten und zweiten Gräben abwechselnd angeordnet. Daher können die ersten Gräben in der Anzahl im Wesentlichen gleich den zweiten Gräben sein. Die vorher beschriebene Verbesserung im Stand der Technik hat das Problem bezüglich des Setzens des spannungsgesteuerten Thyristors in den Durchlasszustand aufgrund der Tatsache, dass V-Nuten 115a zum Durchsteuern des spannungsgesteuerten Thyristors in kleiner Anzahl vorliegen. Gemäß der Erfindung wird unterdessen eine Rate der ersten Gräben, die zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand beitragen, erhöht, so dass Ladungsträger effizient in die zweite Halbleiterschicht geliefert werden können. Daher kann eine Zeit, die zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderlich ist, verringert werden. Die ersten Gateelektroden können auch mit hoher Dichte regelmäßig angeordnet sein. Folglich können Ladungsträger effizient und gleichmäßig von der ersten Halbleiterschicht in die zweite Halbleiterschicht geliefert werden. Dies trägt auch zur Verringerung der zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderlichen Zeit bei.
Im spannungsgesteuerten Thyristor gemäß Anspruch 3 ist eine Dichte eines Bereichs in der vierten Halbleiterschicht, der an die Seitenwand des ersten Grabens angrenzt, hoch. Folglich ist die Dichte von Dotierungen in dem Bereich, durch den ein Hauptstrom während des Durchlasszustandes des spannungsgesteuerten Thyristors fließt, hoch. Dadurch ist es möglich, einen Widerstand eines Weges des Hauptstroms zu verringern, und folglich kann ein großer Strom während des Durchlasszustandes leicht erhalten werden.
Im spannungsgesteuerten Thyristor gemäß Anspruch 4 weist die fünfte Halbleiterschicht den lokalen Abschnitt auf, der die Seitenwand des ersten Grabens erreicht. Folglich ist es möglich, eine Kanalbreite eines Transistors, der als Hauptkomponente arbeitet, wenn der spannungsgesteuerte Thyristor gesperrt wird, zu vergrößern. Dadurch kann sich der spannungsgesteuerte Thyristor sanft in den Sperrzustand verschieben.
Im spannungsgesteuerten Thyristor gemäß Anspruch 5 weist die vierte Halbleiterschicht den lokalen Abschnitt auf, der die Seitenwand des zweiten Grabens erreicht. Dadurch kann sich der spannungsgesteuerte Thyristor im Gegensatz zum sechsten Aspekt sanft in den Durchlasszustand verschieben. Ein Kontaktbereich zwischen der vierten Halbleiterschicht und der Katodenelektrode kann auch vergrößert werden. Daher ist es möglich, einen Strom, der durch den spannungsgesteuerten Thyristor fließt, zu erhöhen.
Im spannungsgesteuerten Thyristor gemäß Anspruch 6 ist die Dichte des zweiten Bereichs der dritten Halbleiterschicht, der an die Seitenwand des zweiten Grabens angrenzt, höher als jene des ersten Bereichs der dritten Halbleiterschicht, der an die Seitenwand des ersten Grabens angrenzt. Ein Kanal eines MOS-Transistors, der als Hauptkomponente zum Setzen des spannungsgesteuerten Thyristors in den Sperrzustand wirkt, ist in diesem zweiten Bereich ausgebildet. Daher können Ladungsträger effizient zum obigen Kanal geliefert werden, wenn sich der spannungsgesteuerte Thyristor in den Sperrzustand verschiebt. Daher kann sich der spannungsgesteuerte Thyristor schnell in den Sperrzustand verschieben.
Im spannungsgesteuerten Thyristor ist der zweite Übergangsabschnitt in einer tiefen Position ausgebildet. Daher kann sich eine Verarmungsschicht so ausbreiten, dass sie einen Boden des ersten Grabens bedeckt, welcher in die zweite Halbleiterschicht hineinragt, wenn sich der spannungsgesteuerte Thyristor im Sperrzustand befindet. Daher befindet sich eine untere Kante des ersten Grabens in der Verarmungsschicht. Unterdessen wird in der Verarmungsschicht ein gleichmäßiges elektrisches Feld angelegt. Infolge der Tatsache, dass die untere Kante des ersten Grabens in der Verarmungsschicht liegt, ist es möglich, die Konzentration des elektrischen Feldes an der Kante des ersten Grabens wirksam zu verhindern. Folglich kann die Zuverlässigkeit des spannungsgesteuerten Thyristors verbessert werden.
Im spannungsgesteuerten Thyristor ist die Konzentration von Dotierungen des ersten Leitungstyps, die im zweiten Bereich enthalten sind, vorzugsweise höher als jene von Dotierungen des ersten Leitungstyps, die im ersten Bereich enthalten sind. Der zweite Bereich befindet sich unter dem zweiten Graben. Wenn der spannungsgesteuerte Thyristor gesperrt wird, wird eine invertierte Schicht in der vierten Halbleiterschicht gebildet, die an eine Seitenwand des zweiten Grabens angegrenzt. Folglich befindet sich ein Bereich, in dem die invertierte Schicht gebildet wird, über dem zweiten Bereich. Wenn die invertierte Schicht in der vierten Halbleiterschicht gebildet wird, die sich nahe der Seitenwand des zweiten Grabens befindet, können Ladungsträger effizient zur invertierten Schicht geliefert werden, da die Konzentration von Dotierungen des ersten Leitungstyps, die im zweiten Bereich enthalten sind, hoch ist. Daher kann der spannungsgesteuerte Thyristor verbesserte Sperreigenschaften aufweisen, wie z. B. eine zum Durchsteuern erforderliche Zeit.
Vorzugsweise sind ein Paar der zweiten Bereiche auf entgegengesetzten Seiten des ersten Bereichs ausgebildet. Der erste Graben ist durch den ersten Bereich ausgebildet und ein Paar der zweiten Gräben weisen Grundflächen auf, die in einem Paar der zweiten Bereiche liegen.
Da die zweiten Bereiche auf entgegengesetzten Seiten des ersten Bereichs ausgebildet sind, kann eine Verarmungsschicht leicht eine untere Kante des ersten Grabens bedecken. Daher kann der spannungsgesteuerte Thyristor eine verbesserte Zuverlässigkeit aufweisen.
Vorzugsweise sind eine Vielzahl von ersten Gräben zwischen einem Paar von zweiten Bereichen ausgebildet.
Eine Vielzahl der ersten Gräben sind zwischen den zweiten Bereichen ausgebildet, in welchem Fall die unteren Kanten der ersten Gräben mit einer Verarmungsschicht bedeckt werden können, indem eine Tiefe, in der die zweiten Bereiche ausgebildet werden, geeignet eingestellt wird. Daher kann der span nungsgesteuerte Thyristor ähnlich dem obigen Fall eine verbesserte Zuverlässigkeit aufweisen.
Vorzugsweise umfasst ein spannungsgesteuerter Thyristor eine Anodenschicht eines ersten Leitungstyps, eine erste Basisschicht eines zweiten Leitungstyps, eine zweite Basisschicht des ersten Leitungstyps, eine Katodenschicht des zweiten Leitungstyps, eine Dotierungsschicht des ersten Leitungstyps, eine Vielzahl von ersten und zweiten Gräben, eine Vielzahl von Durchlassgates, eine Vielzahl von Sperrgates, eine Katodenelektrode und eine Anodenelektrode. Die erste Basisschicht ist auf der Anodenschicht ausgebildet. Die zweite Basisschicht ist auf der ersten Basisschicht ausgebildet. Die Katodenschicht ist auf der zweiten Basisschicht ausgebildet. Die Dotierungsschicht ist selektiv in einer Oberfläche der Katodenschicht ausgebildet. Die ersten Gräben sind durch die Katodenschicht und die zweite Basisschicht ausgebildet und erreichen die erste Basisschicht. Die zweiten Gräben sind abwechselnd zu den ersten Gräben angeordnet und sind durch die Dotierungsschicht und die Katodenschicht ausgebildet, wobei ihre Grundflächen in der zweiten Basisschicht liegen. Die Durchlassgates sind in den ersten Gräben ausgebildet. Die Sperrgates sind in den zweiten Gräben ausgebildet. Die Katodenelektrode ist auf der Katodenschicht und einer Oberfläche der Dotierungsschicht ausgebildet. Die Anodenelektrode ist auf einer unteren Oberfläche der Anodenschicht ausgebildet.
Die Durchlassgates und die Sperrgates sind abwechselnd angeordnet. Daher kann eine Rate der Durchlassgates größer sein als jene in der bereits beschriebenen Verbesserung des Standes der Technik. Dies ermöglicht eine gleichmäßigere und effizientere Zufuhr von Ladungsträgern von der Kollektorschicht in die erste Basisschicht. Dies ermöglicht die Verringerung einer Zeit, die zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderlich ist.
Die Aufgabe wird auch durch ein Verfahren zur Herstellung des spannungsgesteuerten Thyristors gemäß Anspruch 10 erreicht.
Gemäß dem Verfahren zur Herstellung des spannungsgesteuerten Thyristors werden die Dotierungsschicht (ein erster Bereich) und die dritte Schicht (ein zweiter Bereich) in verschiedenen Schritten ausgebildet. Dadurch kann eine Konzentration von Dotierungen ungeachtet einer Konzentration der dritten Halbleiterschicht hoch sein. Daher kann ein Bereich mit hoher Dotierungskonzentration unter dem ersten Graben ausgebildet werden. Dies kann eine Effizienz verbessern, mit der Ladungsträger zu einem Kanal eines MOS-Transistors geliefert werden, der als Hauptkomponente zum Setzen des spannungsgesteuerten Thyristors in den Sperrzustand arbeitet. Dadurch ist es möglich, eine Zeit zu verkürzen, die zum Setzen des spannungsgesteuerten Thyristors in den Sperrzustand erforderlich ist.
Die vorangehenden und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen besser ersichtlich.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine perspektivische Ansicht, die einen spannungsgesteuerten Thyristor einer ersten Ausführungsform zeigt, die eine erfindungsgemäße Ausführungsform ist;
2 zeigt schematisch ein Operationsprinzip des spannungsgesteuerten Thyristors der ersten Ausführungsform;
3 zeigt schematisch ein erstes Merkmal des spannungsgesteuerten Thyristors der ersten Ausführungsform;
4 zeigt schematisch ein zweites Merkmal des spannungsgesteuerten Thyristors der ersten Ausführungsform;
5 ist ein vergrößerter Querschnitt von einem und um einen zweiten Graben im spannungsgesteuerten Thyristor der ersten Ausführungsform;
6–10 sind perspektivische Ansichten, die jeweils 1. bis 5. Schritte in einem Prozess zur Herstellung des spannungsgesteuerten Thyristors der ersten Ausführungsform zeigen;
11A und 11B sind perspektivische Ansichten, die Modifikationen der in 10 gezeigten 5. Schritte zeigen;
12–17 sind perspektivische Ansichten, die jeweils 6. bis 11. Schritte in einem Prozess zur Herstellung des spannungsgesteuerten Thyristors der ersten Ausführungsform zeigen;
18 ist eine perspektivische Ansicht, die einen spannungsgesteuerten Thyristor einer zweiten Ausführungsform zeigt, die eine Vergleichsausführungsform ist;
19 zeigt schematisch ein Merkmal des spannungsgesteuerten Thyristors der zweiten Ausführungsform;
20–23 sind perspektivische Ansichten, die erste bis vierte Modifikationen einer Musteranordnung von p⁺-Dotierungsschichten bzw. n⁺-Katodenschichten zeigen;
24 ist ein Querschnitt, der ein Beispiel eines herkömmlichen spannungsgesteuerten Thyristors zeigt;
25 zeigt ein Operationsprinzip des in 24 gezeigten herkömmlichen spannungsgesteuerten Thyristors;
26 ist ein schematisches Diagramm zum Zeigen von Problemen des in 24 gezeigten herkömmlichen spannungsgesteuerten Thyristors;
27 ist ein Querschnitt, der ein Beispiel eines verbesserten spannungsgesteuerten Thyristors im Stand der Technik zeigt;
28 zeigt eine kennzeichnende Operation des in 27 gezeigten verbesserten spannungsgesteuerten Thyristors;
29 ist ein Querschnitt zum Zeigen eines ersten Problems des verbesserten spannungsgesteuerten Thyristors; und
30 ist ein Querschnitt zum Zeigen eines zweiten Problems des verbesserten spannungsgesteuerten Thyristors.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
(Erste Ausführungsform)
Eine erste Ausführungsform, die eine erfindungsgemäße Ausführungsform ist, wird nun nachstehend mit Bezug auf 1–17 beschrieben. 1 ist eine perspektivische Ansicht, teilweise im Schnitt, die einen spannungsgesteuerten Thyristor der ersten Ausführungsform der Erfindung zeigt. Mit Bezug auf 1 ist eine n-Pufferschicht 2 auf einer p⁺-Anodenschicht 1 ausgebildet. Eine Anodenelektrode 12 ist auf der unteren Oberfläche der p⁺-Anodenschicht 1 ausgebildet. Die Anodenelektrode 12 kann aus Metall wie z. B. Aluminium bestehen.
Eine n^–-Basisschicht 3 ist auf der n-Pufferschicht 2 ausgebildet. Auf der n^–-Basisschicht 3 sind eine p-Basisschicht 4 und eine Dotierungsschicht 4a vom p-Typ ausgebildet. Eine n-Katodenschicht 5 ist auf der p-Basisschicht 4 ausgebildet. Auf einer Oberfläche der n-Katodenschicht 5 sind selektiv n⁺-Katodenschichten 6 sowie p⁺-Dotierungsschichten 7 ausgebildet.
Erste Gräben 16a mit einer Tiefe D, die sich durch die p⁺-Dotierungsschicht 7, die n-Katodenschicht 5, die n⁺-Katodenschicht 6 und die p-Basisschicht 4 in die Basisschicht 3 erstrecken, sind ausgebildet. Eine erste Gateelektrode (Durchlassgate) 9a ist auf einer inneren Oberfläche von jedem ersten Graben 16a mit einer Gateoxidschicht 8 dazwischen ausgebildet.
Es sind auch zweite Gräben 16b mit einer Tiefe D ausgebildet, die sich durch die p⁺-Dotierungsschicht 7, die n-Katodenschicht 5 und die n⁺-Katodenschicht 6 erstrecken und Grundflächen aufweisen, die in der Dotierungsschicht 4a vom p-Typ liegen. Eine zweite Gateelektrode 9b ist auf einer inneren Oberfläche jedes zweiten Grabens 16b mit der Gateoxidschicht 8 dazwischen ausgebildet. Die zweite und die erste Gateelektrode 9b und 9a können aus Polysilicium bestehen, das eine in dieses eingebrachte Dotierung enthält. Die erste und die zweite Gateelektrode 9a und 9b sind am Ende der Gräben elektrisch verbunden.
Kappenoxidschichten 10 sind auf der ersten und der zweiten Gateelektrode 9a und 9b ausgebildet. Eine Katodenelektrode 11 ist auf den Kappenoxidschichten 10, p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 ausgebildet. Die Katodenelektrode 11 kann aus Metall wie z. B. Aluminium bestehen.
Mit Bezug nun auf 2 wird eine Operation des spannungsgesteuerten Thyristors der ersten Ausführungsform mit der obigen Struktur nachstehend beschrieben. 2 zeigt ein Operationsprinzip des spannungsgesteuerten Thyristors der vorste hend beschriebenen ersten Ausführungsform.
Der Durchlasszustand wird nachstehend zuerst mit Bezug auf 2 beschrieben. Um in den Durchlasszustand zu verschieben, wird eine positive Spannung an die erste und die zweite Gateelektrode 9a und 9b angelegt. Dadurch wird ein n-Kanal-MOS-Transistor nahe der Seitenwand des ersten Grabens 16a durchgesteuert, so dass ein Strom Ie im n-Kanal-MOS-Transistor fließt. Somit fließen Elektronen durch diesen n-Kanal-MOS-Transistor in die n^–-Basisschicht 3.
Dadurch wird ein pnp-Transistor Tr1 durchgesteuert und ein Strom I_A fließt durch den pnp-Transistor Tr1. Wenn der pnp-Transistor Tr1 durchgesteuert wird, wird ein npn-Transistor Tr2 auch durchgesteuert, so dass ein Strom I_k fließt. Infolge der Durchsteuerung des pnp-Transistors Tr1 und des npn-Transistors Tr2 in dieser Weise wird der Thyristor durchgesteuert, so dass der Hauptstrom durch den spannungsgesteuerten Thyristor fließt.
Dann wird der Sperrzustand nachstehend beschrieben. Der Sperrzustand wird durch Anlegen eines negativen Potentials an die erste und die zweite Gateelektrode 9a und 9b erreicht. Durch das Anlegen der negativen Spannung an die erste und die zweite Gateelektrode 9a und 9b wird der n-Kanal-MOS-Transistor nahe der Seitenwand des ersten Grabens 16a gesperrt und der p-Kanal-MOS-Transistor nahe der Seitenwand des zweiten Grabens 16b wird durchgesteuert. Dadurch werden Löcher aus der p-Basisschicht 4 gesaugt. Folglich breitet sich eine Verarmungsschicht im Übergangsabschnitt zwischen der p-Basisschicht 4 und der n^–-Basisschicht 3 aus, so dass der spannungsgesteuerte Thyristor in den Sperrzustand verschoben wird.
Dann wird mit Bezug auf 3 und 4 ein Merkmal des span nungsgesteuerten Thyristors der vorstehend beschriebenen ersten Ausführungsform nachstehend genauer beschrieben. 3 und 4 sind Querschnitte, die schematisch eine kennzeichnende Operation des spannungsgesteuerten Thyristors der ersten Ausführungsform zeigen.
Mit Bezug zuerst auf 3 ist eine Dotierungsschicht 4a vom p-Typ unter den zweiten Gräben 16b ausgebildet. Die Dotierungsschicht 4a vom p-Typ ragt in die n^–-Basisschicht 3 hinein. Eine Tiefe der Dotierungsschicht 4a vom p-Typ ist vorzugsweise größer als eine Tiefe des ersten Grabens 16a. 3 zeigt einen Zustand, in dem der spannungsgesteuerte Thyristor gesperrt ist und eine Verarmungsschicht 17 sich in die Übergangsgrenze zwischen der Dotierungsschicht 4a vom p-Typ und der n^–-Basisschicht 3 und zwischen der p-Basisschicht 4 und der n^–-Basisschicht 3 ausbreitet. Die Dotierungsschicht 4a vom p-Typ ist tief und ragt in die n^–-Basisschicht 3 hinein, wie in 3 gezeigt, so dass sich die Verarmungsschicht 17 in eine tiefe Position ausbreiten kann. Dadurch kann die Verarmungsschicht 17 die unteren Kanten des ersten Grabens 16a tief bedecken. Daher kann eine Konzentration eines elektrischen Feldes an den unteren Kanten des ersten Grabens 16a wirksam verhindert werden. Daher kann der spannungsgesteuerte Thyristor eine hohe Zuverlässigkeit aufweisen.
Infolge der Anordnung der Dotierungsschicht 4a vom p-Typ auf entgegengesetzten Seiten des ersten Grabens 16a sind die Verarmungsschichten 17, die sich an den Übergängen zwischen der Dotierungsschicht 4a vom p-Typ und der n^–-Basisschicht 3 ausbreiten, unter dem ersten Graben 16a verbunden, wenn sich der spannungsgesteuerte Thyristor im Sperrzustand befindet. Dadurch kann die Verarmungsschicht 17 in einer tiefen Position unter dem ersten Graben 16a gebildet werden. In Verbindung damit kann der spannungsgesteuerte Thyristor eine hohe Zuverlässigkeit ähnlich dem vorher beschriebenen Fall aufweisen.
In 3 ist ein erster Graben 16a zwischen den benachbarten Gräben 16b ausgebildet. Zwei oder mehr erste Gräben 16a können jedoch zwischen den zweiten Gräben 16b ausgebildet sein. Auch in diesem Fall sind Dotierungsschichten 4a vom p-Typ in einer geeigneten Tiefe ausgebildet, so dass die Verarmungsschicht 17 die unteren Kanten dieser ersten Gräben 16a bedecken kann. Dadurch wird der spannungsgesteuerte Thyristor mit hoher Zuverlässigkeit erhalten.
Während der Verschiebung in den Sperrzustand werden invertierte Schichten an den zweiten Kanalbildungsbereichen 14 gebildet. Löcher werden durch die zweiten Kanalbildungsbereiche 14 von der p-Basisschicht 4 und der Dotierungsschicht 4a vom p-Typ in die p⁺-Dotierungsschicht 7 gesaugt. In Verbindung damit weist die p-Basisschicht 4, die unmittelbar unter dem zweiten Kanalbildungsbereich 14 liegt, die höchste Konzentration an Dotierungen gemäß der Struktur der in 3 gezeigten ersten Ausführungsform auf.
Der Grund für das Obige besteht darin, dass der Bereich, in dem die p-Basisschicht 4 und die Dotierungsschicht 4a vom p-Typ miteinander überlappen, unmittelbar unter dem zweiten Kanalbildungsbereich 14 liegt. Folglich existiert die p-Basisschicht 4 mit einer hohen Konzentration unmittelbar unter dem zweiten Kanalbildungsbereich 14 gemäß der in 3 gezeigten Struktur. Daher kann ein Widerstand gegen Löcher, die aus der p-Basisschicht 4 gesaugt werden, wenn der spannungsgesteuerte Thyristor in den Sperrzustand gesetzt wird, klein sein. Dies ermöglicht ein schnelles Setzen des spannungsgesteuerten Thyristors in den Sperrzustand.
Mit Bezug auf 4 sind die ersten Gräben 16a und die zweiten Gräben 16b abwechselnd im spannungsgesteuerten Thyristor der in 1 gezeigten ersten Ausführungsform ausgebildet.
Diese Anordnung ermöglicht ein schnelles Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand.
Der Grund für das Obige wird nachstehend mit Bezug auf 4 beschrieben. Mit Bezug auf 4 werden Löcher von der p⁺-Anodenschicht 1 zur n^–-Basisschicht 3 durch dieselbe Position oder denselben Weg in der p⁺-Anodenschicht 1 wie jenen, durch den sich Elektronen in die p⁺-Anodenschicht 1 bewegen, geliefert. Diese Elektronen wurden durch den Kanalbereich des n-Kanal-MOS-Transistors, der an der Seitenwand des ersten Grabens 16a ausgebildet ist, in die n^–-Basisschicht 3 injiziert. Da der spannungsgesteuerte Thyristor der in 4 gezeigten ersten Ausführungsform mit den ersten und zweiten Gräben 16a und 16b versehen ist, die abwechselnd ausgebildet sind, kann ein Grad der Integration der n-Kanal-MOS-Transistoren höher sein als jener der in 29 gezeigten herkömmlichen Verbesserung. Der hohe Grad an Integration der n-Kanal-MOS-Transistoren ermöglicht eine Anzahl von Positionen, durch die Löcher von der p⁺-Anodenschicht 1 in die n^–-Basisschicht 3 geliefert werden. Dadurch können Löcher effizient von der p⁺-Anodenschicht 1 in die n^–-Basisschicht 3 geliefert werden. Daher kann eine zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderliche Zeit kürzer sein als jene der vorher beschriebenen herkömmlichen Verbesserung.
Mit Bezug auf 5 wird eine Struktur nahe dem zweiten Graben 16b nachstehend genauer beschrieben. Zahlengrenzen, die nachstehend beschrieben werden, basieren auf der Voraussetzung, dass eine Durchbruchspannung des spannungsgesteuerten Thyristors in einem Bereich von etwa 400 V bis etwa 500 V liegt. 5 ist ein vergrößerter Querschnitt, der eine Struktur von dem und um den zweiten Graben 16b zeigt.
Mit Bezug auf 5 ist eine offene Breite W1 des zweiten Grabens 16b etwa 1 μm. Eine Diffusionstiefe D1 der p⁺-Dotierungsschicht 7 ist vorzugsweise nicht mehr als etwa 1 μm. Eine Diffusionstiefe D2 der n-Katodenschicht 5 ist vorzugsweise etwa 1,5 μm. Eine Diffusionstiefe D3 der p-Basisschicht 4 liegt vorzugsweise in einem Bereich von etwa 1,5 μm bis etwa 2 μm. Eine Diffusionstiefe D4 der Dotierungsschicht 4a vom p-Typ liegt vorzugsweise in einem Bereich von etwa 2 μm bis etwa 3 μm. In diesem Fall liegt eine Diffusionstiefe der Dotierungsschicht 4a vom p-Typ von der oberen Oberfläche der Dotierungsschicht 7 in einem Bereich von etwa 6 μm bis etwa 7 μm.
Der erste und der zweite Graben 16a und 16b weisen vorzugsweise eine Tiefe in einem Bereich von etwa 5 μm bis etwa 6 μm auf. Ein Abstand W2 zwischen dem ersten und den zweiten Graben 16a und 16b liegt auch in einem Bereich von etwa 5 μm bis etwa 10 μm. Der Grund dafür ist, dass die Dotierung vom p-Typ für die Dotierungsschicht 4a vom p-Typ in eine tiefe Position diffundiert wird und sich daher die Dotierung vom p-Typ auch in einer seitlichen Richtung ausbreitet.
Eine Konzentration der p-Basisschicht 4 liegt ungefähr in einem Bereich von 10¹⁶ cm^–3 bis 10¹⁷ cm^–3. Dieser Bereich wird auf der Basis einer Schwellenspannung Vth des n-Kanal-MOS-Transistors bestimmt, der an der Seitenwand des ersten Grabens 16a ausgebildet ist. Eine Konzentration der Dotierungsschicht 4a vom p-Typ liegt ungefähr in einem Bereich von 10¹⁶ cm^–3 bis 10¹⁸ cm^–3 oder mehr. Dadurch weist der Bereich 4b, in dem die p-Basisschicht 4 und die Dotierungsschicht 4a vom p-Typ miteinander überlappen, die höchste Konzentration in einem Bereich von 2 × 10¹⁶ cm^–3 bis 10¹⁸ cm^–3 auf. Dieser Bereich 4b liegt unmittelbar unter dem Kanalbildungsbereich des p-Kanal-MOS-Transistors, der als Hauptkomponente arbeitet, wenn der spannungsgesteuerte Thyristor in den Sperrzustand gesetzt wird. Daher können Löcher effizient zum p-Kanal-MOS- Transistor geliefert werden.
Mit Bezug nun auf 6 bis 17 wird ein Verfahren zur Herstellung des spannungsgesteuerten Thyristors der ersten Ausführungsform der Erfindung nachstehend beschrieben. 6 bis 10 sind perspektivische Ansichten, die jeweils 1. bis 5. Schritte in einem Prozess zur Herstellung des spannungsgesteuerten Thyristors der ersten Ausführungsform zeigen. 11A und 11B sind perspektivische Ansichten, die Modifikationen eines Ausbildungsmusters von p⁺-Dotierungsschichten 7 zeigen. 12 bis 17 sind perspektivische Ansichten, die 6. bis 11. Schritte in einem Prozess zur Herstellung des spannungsgesteuerten Thyristors der ersten Ausführungsform zeigen. Der spannungsgesteuerte Thyristor, der durch den Herstellungsprozess fertiggestellt wird, welcher nachstehend beschrieben wird, weist beispielsweise die Struktur mit relativ großen Kappenoxidschichten 10 auf, wie in 17 gezeigt. Die Kappenoxidschichten 10 füllen die ersten und zweiten Gräben oder Nuten 16a und 16b teilweise, um den spannungsgesteuerten Thyristor der in 1 gezeigten ersten Ausführungsform fertigzustellen.
Mit Bezug auf 6 werden die n-Pufferschicht 2 und die n^–-Basisschicht 3 nacheinander auf der p⁺-Anodenschicht 1 durch ein epitaxiales Züchtungsverfahren ausgebildet. Mit Bezug auf 7 wird dann eine Oxidschicht 18 auf der Oberfläche der n^–-Basisschicht 3 ausgebildet. Durch die Oxidschicht werden Dotierungen vom p-Typ selektiv in die n^–-Basisschicht 3, beispielsweise durch die Ionenimplantation oder Diffusion von Gas, eingebracht. Ein thermischer Diffusionsprozess wird durchgeführt, um die Dotierungsschicht 4a vom p-Typ vorzugsweise mit einer Konzentration von etwa 10¹⁶/cm³ bis 10¹⁸/cm³ auszubilden.
Mit Bezug auf 8 werden Dotierungen vom p-Typ durch die Oxidschicht 18 in die ganze Oberfläche der n^–-Basisschicht 3 eingebracht. Ein thermischer Diffusionsprozess wird durchgeführt, um die p-Basisschicht 4 vorzugsweise mit einer Konzentration von etwa 10¹⁶/cm³ bis 10¹⁷/cm³ auszubilden. Die so ausgebildete p-Basisschicht 4 weist eine Diffusionstiefe auf, die kleiner ist als jene der Dotierungsschicht 4a vom p-Typ. Wie vorstehend beschrieben, werden die p-Basisschicht 4 und die Dotierungsschicht 4a vom p-Typ in verschiedenen Schritten ausgebildet, so dass es möglich ist, den Bereich mit hoher Konzentration auszubilden, in dem die p-Basisschicht 4 und die Dotierungsschicht 4a vom p-Typ miteinander überlappen. Die Seitenwand des zweiten Grabens 16b wird in diesem Bereich mit hoher Dotierungskonzentration teilweise ausgebildet. Dadurch ist es möglich, die Konzentration von Dotierungen vom p-Typ in der p-Basisschicht 4 nahe der Seitenwand des zweiten Grabens 16b zu erhöhen. Daher ist es möglich, die Sperreigenschaften des spannungsgesteuerten Thyristors zu verbessern.
Mit Bezug auf 9 werden Dotierungen vom n-Typ in die ganze Oberfläche der p-Basisschicht 4 eingebracht. Dann wird ein thermischer Diffusionsprozess durchgeführt, um die n-Katodenschicht 5 auszubilden.
Mit Bezug auf 10 werden Dotierungen vom n-Typ und Dotierungen vom p-Typ selektiv in die Oberfläche der n-Katodenschicht 5 eingebracht, um die n⁺-Katodenschichten 6 bzw. p⁺-Dotierungsschichten 7 auszubilden. Die so ausgebildeten n⁺-Katodenschichten 6 können tief genug sein, um die obere Oberfläche der p-Basisschicht 4 zu erreichen. Wie in 11A und 11B gezeigt, können verschiedene Musterstrukturen von p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 gemäß den erforderlichen Eigenschaften einer Vorrichtung ausgewählt werden.
Mit Bezug auf 12 werden Oxidschichten 19 mit einer vor bestimmten Dicke auf den p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 ausgebildet. Unter Verwendung der Oxidschichten 19 als Maske wird Ätzen durchgeführt, um die ersten und zweiten Gräben 16a und 16b auszubilden. Da in dieser Ausführungsform die ersten und zweiten Gräben 16a und 16b dieselbe Tiefe aufweisen, können sie gleichzeitig ausgebildet werden. Dadurch wird der Prozess vereinfacht.
Mit Bezug auf 13 wird ein thermisches Oxidationsverfahren oder ein CVD-Verfahren verwendet, um Gateoxidschichten 8 in den ersten und zweiten Gräben 16a und 16b auszubilden. Eine Polysiliciumschicht wird auf den Oxidschichten 19 abgeschieden. Die Polysiliciumschicht weist eine Dicke auf, die genügt, um die ersten und zweiten Gräben 16a und 16b zu füllen, und enthält darin dotierte Dotierungen. Ein Rückätzprozess wird an der Polysiliciumschicht durchgeführt, um Polysiliciumschichten 9a und 9b auszubilden, die die ersten und zweiten Gräben 16a und 16b füllen, wie in 14 gezeigt. In dieser Weise werden eine erste und eine zweite Gateelektrode 9a und 9b ausgebildet. Darüber wird die Polysiliciumschicht am Ende der ersten und zweiten Gräben 16a und 16b belassen, um die erste und die zweite Gateelektrode 9a und 9b elektrisch zu verbinden.
Mit Bezug auf 15 wird das thermische Oxidationsverfahren, CVD-Verfahren oder dergleichen verwendet, um Oxidschichten 10a auszubilden. Das CVD-Verfahren wird verwendet, um eine Kappenoxidschicht 10 auf den Oxidschichten 10a und 19 auszubilden.
Mit Bezug auf 16 werden die Kappenoxidschichten 10 und 19 strukturiert, um die Oberflächen der p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 freizulegen, während die Oxidschichten 19 und Kappenoxidschichten 10 teilweise auf der ersten und der zweiten Gateelektrode verbleiben. Mit Bezug auf 17 wird ein Sputterverfahren oder dergleichen verwendet, um die Katodenelektrode 11 auf den Oxidschichten 10, p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 auszubilden. Die Anodenelektrode 12 wird auf der unteren Oberfläche der p^–-Anodenschicht 1 ausgebildet.
(Zweite Ausführungsform)
Mit Bezug nun auf 18 und 19 wird ein spannungsgesteuerter Thyristor einer zweiten Ausführungsform als Vergleichsausführungsform nachstehend beschrieben. 18 ist eine perspektivische Ansicht des spannungsgesteuerten Thyristors der zweiten Ausführungsform.
Mit Bezug auf 18 ist die zweite Ausführungsform im Gegensatz zur bereits beschriebenen ersten Ausführungsform nicht mit der Dotierungsschicht 4a vom p-Typ versehen Daher ist der Übergangsabschnitt zwischen der p-Basisschicht 4 und der n^–-Basisschicht 3 um einen im Wesentlichen konstanten Abstand von den Oberflächen der p⁺-Dotierungsschichten 7 und n⁺-Katodenschichten 6 entfernt. Der Schritt des Ausbildens der Dotierungsschicht 4a vom p-Typ ist natürlich nicht erforderlich. Somit wird die p-Basisschicht 4 durch Einbringen von Dotierungen vom p-Typ in die ganze Oberfläche der n^–-Basisschicht 3 ausgebildet.
In dieser Ausführungsform weist der erste Graben 16a eine Tiefe D5 auf, die größer ist als eine Tiefe D6 des zweiten Grabens 16b. Daher fungiert die erste Gateelektrode 9a, die im ersten Graben 16a ausgebildet ist, als Durchlassgate und die zweite Gateelektrode 9b, die im zweiten Graben 16b ausgebildet ist, fungiert als Sperrgate. Andere Strukturen sind dieselben wie jene des spannungsgesteuerten Thyristors der in 1 gezeigten ersten Ausführungsform. Da der erste und der zweite Graben 16a und 16b verschiedene Tiefen aufweisen, wer den sie in verschiedenen Schritten ausgebildet.
Im spannungsgesteuerten Thyristor dieser Ausführungsform kann ein Raum zwischen dem ersten und dem zweiten Graben 16a und 16b kleiner sein als jener in der ersten Ausführungsform. Daher kann ein Grad der Integration des ersten und des zweiten Grabens vergrößert werden. Folglich kann eine Zeit zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand weiter auf einen Wert verringert werden, der kleiner ist als jener in der ersten Ausführungsform.
Der Grund für das Obige wird nachstehend mit Bezug auf 5 und 19 genauer beschrieben. Mit erneutem Bezug auf 5 muss die Dotierungsschicht 4a vom p-Typ in der ersten Ausführungsform in eine tiefe Position diffundiert werden. Daher breitet sich die Dotierungsschicht 4a vom p-Typ unvermeidlich in einer seitlichen Richtung aus. Folglich sind in der in 5 gezeigten Form der erste und der zweite Graben 16a und 16b um einen relativ großen Abstand W2 von etwa 5 bis 10 μm voneinander getrennt.
Unterdessen ist die zweite Ausführungsform nicht mit der Dotierungsschicht 4a vom p-Typ versehen, wie aus 19 zu sehen ist, so dass der Grad der Integration des ersten und des zweiten Grabens 16a und 16b erhöht werden kann. Insbesondere kann ein Abstand W3 zwischen dem ersten und dem zweiten Graben 16a und 16b ein kleiner Wert von etwa 2 bis 3 μm sein. Daher ist es möglich, den Grad der Integration der n-Kanal-MOS-Transistoren, die an den Seitenwänden der ersten Gräben 16a ausgebildet sind, zu erhöhen. Folglich kann die zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderliche Zeit weiter auf einen Wert verringert werden, der kleiner ist als jener in der ersten Ausführungsform.
Mit Bezug auf 20–23 werden Modifikationen des Musters der p⁺-Dotierungsschichten 7 und der n⁺-Katodenschichten 6 nachstehend beschrieben.
{Modifikation 1}
20 ist eine perspektivische Ansicht, die eine erste Modifikation des Musters der p⁺-Dotierungsschicht 7 und der n⁺-Katodenschicht 6 zeigt. In dieser Modifikation in 20 weist jede n⁺-Katodenschicht 6 eine Unterseite in einer tiefen Position auf, die die obere Oberfläche der p-Basisschicht 4 erreicht. Andere Strukturen sind dieselben wie jene des spannungsgesteuerten Thyristors der in 1 gezeigten ersten Ausführungsform.
{Modifikation 2}
Mit Bezug auf 21 wird nachstehend eine zweite Modifikation des Musters der p⁺-Dotierungsschichten 7 und der n⁺-Katodenschichten 6 beschrieben. In dieser Modifikation ist jede n⁺-Katodenschicht 6 parallel zur Längsrichtung des ersten Grabens 16a ausgedehnt. Daher wird die invertierte Schicht des n-Kanal-MOS-Transistors kontinuierlich entlang der Seitenwand des ersten Grabens 16a während des Setzens in den Durchlasszustand gebildet. Folglich kann der Durchlassstrom durch den Kanal zur Katodenelektrode effizienter fließen als in der ersten Modifikation.
Die n⁺-Katodenschicht 6 weist die Unterseite in einer tiefen Position auf, die die obere Oberfläche der p-Basisschicht 4 erreicht. Daher ist es möglich, einen Widerstand gegen einen Hauptstrom, der während des Durchlasszustandes des spannungsgesteuerten Thyristors durch die Katodenschicht 6 fließt, zu verringern. Folglich kann ein großer Strom durch den spannungsgesteuerten Thyristor fließen.
Die p⁺-Dotierungsschicht 7 ist parallel zur Seitenwand des zweiten Grabens 16b kontinuierlich ausgedehnt.
{Modifikation 3}
Eine dritte Modifikation wird nachstehend mit Bezug auf 22 beschrieben. 22 ist eine perspektivische Ansicht, die einen spannungsgesteuerten Thyristor der dritten Modifikation zeigt. Mit Bezug auf 22 wird diese Modifikation vorzugsweise in dem Fall verwendet, in dem anstelle der Durchlasseigenschaften beabsichtigte Sperreigenschaften sichergestellt werden sollen.
In dieser Modifikation, wie in 22 gezeigt, erstreckt sich die p⁺-Dotierungsschicht 7 entlang der Seitenwand des zweiten Grabens 16b. Die p⁺-Dotierungsschicht 7 weist lokale Abschnitte auf, die die Seitenwand des ersten Grabens 16a erreichen. Daher sind die n⁺-Katodenschichten 6 selektiv und unstetig entlang der Seitenwand des ersten Grabens 16a ausgebildet.
Da, wie vorstehend beschrieben, sich die p⁺-Dotierungsschicht 7 entlang des zweiten Grabens 16b erstreckt und die lokalen Abschnitte aufweist, die die Seitenwand sowohl des ersten als auch des zweiten Grabens 16a und 16b erreichen, ist es möglich, eine Kanalbreite des p-Kanal-Transistors (d. h. des Transistors, der als Hauptkomponente fungiert, wenn der spannungsgesteuerte Thyristor gesperrt wird), im Vergleich zum Fall der vorstehend beschriebenen zweiten Modifikation zu vergrößern. Daher kann der spannungsgesteuerte Thyristor schneller und sicherer in den Sperrzustand gesetzt werden als jener der zweiten Modifikation.
{Modifikation 4}
Eine vierte Modifikation wird nachstehend mit Bezug auf 23 beschrieben, die eine perspektivische Ansicht ist, die einen spannungsgesteuerten Thyristor der vierten Modifikation zeigt. Diese Modifikation wird vorzugsweise in dem Fall verwendet, in dem anstatt der Sperreigenschaften beabsichtigte Durchlasseigenschaften sichergestellt werden sollen. In dieser Modifikation, wie in 23 gezeigt, ist die n⁺-Katodenschichten 6 kontinuierlich entlang jeder Seitenwand des ersten Grabens 16a ausgebildet und weist lokale Abschnitte auf, die die Seitenwand des zweiten Grabens 16b erreichen. Dadurch ist es möglich, eine Kontaktfläche zwischen der Katodenelektrode und der n⁺-Katodenschichten 6 zu vergrößern. Daher ist es möglich, einen Widerstand gegen den Hauptstrom, der während des Durchlasszustandes des spannungsgesteuerten Thyristors durch die Katodenschicht 6 fließt, zu verringern. Dies ermöglicht die Struktur, in der ein großer Strom leicht erhalten werden kann. Die p⁺-Dotierungsschichten 7 sind selektiv und unstetig entlang jeder Seitenwand des zweiten Grabens 16b ausgebildet.
Die vorstehend beschriebene erste bis vierte Modifikation kann auf die zweite Ausführungsform angewendet werden.
Wie vorstehend beschrieben, ist die dritte Halbleiterschicht mit dem zweiten Bereich versehen, so dass die Konzentration des elektrischen Feldes an der unteren Kante des ersten Grabens wirksam verhindert werden kann. Daher kann der spannungsgesteuerte Thyristor eine hohe Zuverlässigkeit aufweisen.
Die Konzentration von Dotierungen des ersten Leitungstyps, die im zweiten Bereich der dritten Halbleiterschicht enthalten sind, ist größer als die Konzentration von Dotierungen des ersten Leitungstyps, die im ersten Bereich der dritten Halbleiterschicht enthalten sind, wodurch Ladungsträger effizient zum MOS-Transistor geliefert werden können, der arbeitet, wenn der spannungsgesteuerte Thyristor in den Sperrzustand gesetzt wird. Daher ist es möglich, die Zeit, die zum Setzen des spannungsgesteuerten Thyristors in den Sperrzustand erforderlich ist, zu verringern und den spannungsgesteuerten Thyristor selbst bei einem großen Strom zu sperren. Folglich kann der spannungsgesteuerte Thyristor überlegene Sperreigenschaften aufweisen.
Infolge der abwechselnden Anordnung des ersten und des zweiten Grabens ist es möglich, den Grad der Integration von MOS-Transistoren, die arbeiten, wenn der spannungsgesteuerte Thyristor in den Durchlasszustand gesetzt wird, im Vergleich zur herkömmlichen Verbesserung zu erhöhen. Daher können Ladungsträger im Vergleich zur herkömmlichen Verbesserung gleichmäßig und effizient von der ersten Halbleiterschicht in die zweite Halbleiterschicht geliefert werden. Folglich ist es möglich, eine Zeit zu verringern, die zum Setzen des spannungsgesteuerten Thyristors in den Durchlasszustand erforderlich ist. Somit kann der spannungsgesteuerte Thyristor überlegene Durchlasseigenschaften aufweisen.
Infolge der Anordnung der zweiten Bereiche auf den entgegengesetzten Seiten des ersten Grabens kann die untere Kante des ersten Grabens mit der Verarmungsschicht bedeckt sein, die sich am Übergang zwischen der dritten und der zweiten Halbleiterschicht ausbreitet, wenn sich der spannungsgesteuerte Thyristor im Sperrzustand befindet. Daher kann der spannungsgesteuerte Thyristor eine verbesserte Zuverlässigkeit aufweisen.
Die Dotierungskonzentration des ersten Bereichs in der dritten Halbleiterschicht, der an die Seitenwand des ersten Grabens angrenzt, ist niedriger als die Dotierungskonzentration des zweiten Bereichs in der dritten Halbleiterschicht, der an die Seitenwand des zweiten Grabens angrenzt, so dass Ladungsträger effizient zum Kanalbereich des MOS-Transistors geliefert werden können, der als Hauptkomponente arbeitet, wenn der spannungsgesteuerte Thyristor in den Sperrzustand gesetzt wird. Daher ist es möglich, die Zeit zu verringern, die zum Setzen des spannungsgesteuerten Thyristors in den Sperrzustand erforderlich ist. Somit kann der spannungsgesteuerte Thyristor überlegene Sperreigenschaften aufweisen.
Die Dotierungsschicht des ersten Leitungstyps und die dritte Halbleiterschicht werden in verschiedenen Schritten ausgebildet, so dass es möglich ist, eine Dotierungskonzentration der Dotierungsschicht ungeachtet der Dotierungskonzentration der dritten Halbleiterschicht zu erhöhen. Dadurch weist der Bereich der in der Dotierungsschicht ausgebildet ist und an die Seitenwand des ersten Grabens angrenzt, eine Dotierungskonzentration auf. Daher weist der spannungsgesteuerte Thyristor überlegene Sperreigenschaften auf.
Obwohl die vorliegende Erfindung im einzelnen beschrieben und dargestellt wurde, ist es natürlich selbstverständlich, dass dasselbe nur zur Erläuterung und als Beispiel dient und nicht als Begrenzung aufgefasst werden soll, wobei der Schutzbereich der vorliegenden Erfindung nur durch die Bestimmungen der beigefügten Ansprüche begrenzt ist.

Claims

Spannungsgesteuerter Thyristor mit einer ersten Halbleiterschicht (1) eines ersten Leitungstyps, einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, die auf der ersten Halbleiterschicht (1) ausgebildet ist, einer dritten Halbleiterschicht (4) des ersten Leitungstyps, die auf der zweiten Halbleiterschicht (3) ausgebildet ist, einer vierten Halbleiterschicht (5) des zweiten Leitungstyps, die auf der dritten Halbleiterschicht (4) ausgebildet ist, einer fünften Halbleiterschicht (7) des ersten Leitungstyps, die selektiv in der Oberfläche der vierten Halbleiterschicht (5) ausgebildet ist, einer Mehrzahl von ersten Gräben (16a), die durch die vierte und dritte Halbleiterschicht (5, 4) hindurch ausgebildet sind und die zweite Halbleiterschicht (3) erreichen, einer Mehrzahl von zweiten Gräben (16b), die durch die fünfte und vierte Halbleiterschicht (7, 5) hindurch ausgebildet sind und deren Grundflächen in der dritten Halbleiterschicht (4) liegen; wobei die ersten und zweiten Gräben (16a, 16b) abwechselnd angeordnet sind und der spannungsgesteuerte Thyristor weiter enthält: erste und zweite Gateelektroden (9a, 9b), die jeweils in den ersten und zweiten Gräben (16a, 16b) ausgebildet sind, eine Kathodenelektrode (11), die auf der vierten und fünften Halbleiterschicht (5, 7) ausgebildet ist, und eine Anodenelektrode (12), die auf einer Grundfläche der ersten Halbleiterschicht (1) ausgebildet ist; wobei die dritte Halbleiterschicht (4) einen ersten Bereich und einen zweiten Bereich (4a) aufweist, der erste Bereich einen ersten Übergangsabschnitt aufweist, der an die zweite Halbleiterschicht (3) angrenzt und in einer ersten Tiefe von einer Deckfläche der fünften Halbleiterschicht (7) angeordnet ist, der zweite Bereich (4a) einen zweiten Übergangsabschnitt aufweist, der an die zweite Halbleiterschicht (3) angrenzt und in einer zweiten Tiefe von der Deckfläche der fünften Halbleiterschicht (7) angeordnet ist, die größer ist als die erste Tiefe, die ersten Gräben (16a) durch den ersten Bereich angeordnet sind und die Grundflächen der zweiten Gräben (16b) in dem zweiten Bereich (4a) liegen.
Spannungsgesteuerter Thyristor nach Anspruch 1, bei dem die fünfte Halbleiterschicht (7) selektiv entlang einer Längsrichtung der ersten und zweiten Gräben (16a, 16b) ausgebildet ist, die vierte Halbleiterschicht (5) zwischen den fünften Halbleiterschichten (7) existiert und eine Konzentration der in der zwischen den fünften Halbleiterschichten (7) existierenden vierten Halbleiterschicht (5) enthaltenen Dotierungen des zweiten Leitungstyps größer ist als die der unter den fünften Halbleiterschichten (7) existierenden vierten Halbleiterschicht (5).
Spannungsgesteuerter Thyristor nach Anspruch 1 oder 2, bei dem die fünfte Halbleiterschicht (7) sich parallel zu dem zweiten Graben (16b) und entlang einer Seitenwand des zweiten Grabens (16b) erstreckt, und eine Oberflächenschicht der vierten Halbleiterschicht (5) sich parallel zu dem ersten Graben (16a) und entlang einer Seitenwand des ersten Grabens (16a) erstreckt,
Spannungsgesteuerter Thyristor nach einem der Ansprüche 1 bis 3, bei dem die fünfte Halbleiterschicht (7) sich parallel zu dem zweiten Graben (16b) und entlang einer Seitenwand des zweiten Grabens (16b) erstreckt, und die fünfte Halbleiterschicht (7) einen lokalen Abschnitt aufweist, der eine Seitenwand des ersten Grabens (16a) erreicht.
Spannungsgesteuerter Thyristor nach einem der Ansprüche 1 bis 4, bei dem eine Oberflächenschicht der vierten Halbleiterschicht (5) sich parallel zu dem ersten Graben (16a) und entlang einer Seitenwand des ersten Grabens (16a) erstreckt, wobei die vierten Halbleiterschicht (5) in ihrer Oberflächenschicht mit einem lokalen Abschnitt versehen ist, der eine Seitenwand des zweiten Grabens (16b) erreicht.
Spannungsgesteuerter Thyristor nach einem der Ansprüche 1 bis 5, bei dem eine Konzentration der in einem ersten Bereich der dritten Halbleiterschicht (4), der an eine Seitenwand des ersten Grabens (16a) angrenzt, enthaltenen Dotierungen des ersten Leitungstyps kleiner ist als die eines zweiten Bereichs der dritten Halbleiterschicht (4), der an eine Seitenwand des zweiten Grabens (16b) angrenzt.
Spannungsgesteuerter Thyristor nach einem der Ansprüche 1 bis 6, bei dem die dritte Halbleiterschicht (4) einen dritten Bereich des ersten Leitungstyps aufweist, die einen Abschnitt aufweist, der unter dem zweiten Graben (16b) liegt und in die zweite Halbleiterschicht (3) hineinragt.
Spannungsgesteuerter Thyristor nach Anspruch 6 oder 7, bei dem eine Konzentration der in dem zweiten Bereich (4a) enthaltenen Dotierungen des ersten Leitungstyps größer ist als die der in dem dritten Bereich enthaltenen Dotierungen des ersten Leitungstyps.
Spannungsgesteuerter Thyristor nach Anspruch 7 oder 8, bei dem ein Übergangsabschnitt zwischen dem dritten Bereich und der zweiten Halbleiterschicht (3) an einer Stelle gelegen ist, die tiefer als die einer Grundfläche des ersten Grabens (16a) ist.
Verfahren zum Herstellen eines spannungsgesteuerten Thyristors mit den Schritten: Bilden einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps auf einer ersten Halbleiterschicht (1) eines ersten Leitungstyps, Einbringen von Dotierungen des ersten Leitungstyps in eine Oberfläche der zweiten Halbleiterschicht (3) zum Bilden einer dritten Halbleiterschicht (4) des ersten Leitungstyps, Einbringen von Dotierungen des zweiten Leitungstyps in eine gesamte Oberfläche der dritten Halbleiterschicht (4) zum Bilden einer vierten Halbleiterschicht (5) des zweiten Leitungstyps, selektives Einbringen von Dotierungen des ersten Leitungstyps in eine Oberfläche der vierten Halbleiterschicht (5) zum Bilden einer fünften Halbleiterschicht (7), Bilden erster und zweiter Gräben (16a, 16b), wobei die ersten Gräben (16a) sich durch die fünfte und vierte Halbleiterschicht (7, 5) hindurch erstrecken und eine Grundfläche aufweisen, die in der dritten Halbleiterschicht (4) liegt, die zweiten Gräben (16b) sich durch die fünfte, vierte und dritte Halbleiterschicht (7, 5, 4) hindurch bis zu der zweiten Halb leiterschicht (3) erstrecken und die ersten und zweiten Gräben (16a, 16b) abwechselnd angeordnet sind, Bilden erst er und zweiter Gateelektroden (9a, 9b) jeweils auf Innenflächen der ersten und zweiten Gräben (16a, 16b) mit dazwischenliegenden Isolierschichten (8), Bilden einer Isolierschicht (10) auf den ersten und zweiten Gateelektroden (9a, 9b), Bilden einer Kathodenelektrode (11) auf einer Oberfläche der fünften Halbleiterschicht (7) und einem Abschnitt der Oberfläche der vierten Halbleiterschicht (5), und Bilden einer Anodenelektrode (12) auf einer Grundfläche der ersten Halbleiterschicht (1); wobei die dritte Halbleiterschicht (4) einen ersten Bereich mit einer ersten Diffusionstiefe von ihrer Oberfläche aus und einen zweiten Bereich (4a) mit einer zweiten Diffusionstiefe, die größer als die erste Diffusionstiefe ist, von ihrer Oberfläche aus aufweist, die ersten Gräben (16a) so gebildet werden, dass sie durch den ersten Bereich angeordnet sind, die zweiten Gräben (16b) so gebildet werden, dass ihre Grundflächen in dem zweiten Bereich (4a) liegen, und der Schritt des Bildens der dritten Halbleiterschicht (4) die Schritte enthält: selektives Einbringen von Dotierungen des ersten Leitungstyps in eine Oberfläche der zweiten Halbleiterschicht (3) und dadurch Bewirken eines Diffusionsvorgangs zum Bilden des zweiten Bereichs (4a) und Einbringen von Dotierungen des ersten Leitungstyps in die gesamte Oberfläche der zweiten Halbleiterschicht (3) zum Diffundieren der Dotierungen des ersten Leitungstyps bis zu der ersten Diffusionstiefe zum Bilden des ersten Bereichs.