KR0146640B1 - 전압구동형 사이리스터와 그 제조방법 - Google Patents

전압구동형 사이리스터와 그 제조방법

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KR0146640B1
KR0146640B1 KR1019940033747A KR19940033747A KR0146640B1 KR 0146640 B1 KR0146640 B1 KR 0146640B1 KR 1019940033747 A KR1019940033747 A KR 1019940033747A KR 19940033747 A KR19940033747 A KR 19940033747A KR 0146640 B1 KR0146640 B1 KR 0146640B1
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마사나 하라다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

N 버퍼층(2)과 n-베이스층(3)이 p+애노드층(1) 위에 형성된다.
P 베이스층(4)이 n-베이스층(3) 위에 형성된다.
P 베이스층(4)은 n-베이스층(3)으로 내밀은 p형 불순물층(4a)을 가진다.
N 캐소드층 (5), n+캐소드층(6) 및 p+불순물층(7)이 p 베이스층(4) 위에 형성된다.
제1트렌치(16a)가 p+불순물층(7), n 캐소드층(5) 및 p 베이스층(4)을 관통하여 형성된다.
온 게이트(9a)가 제1트렌치(16a) 내에 형성된다.
제2트렌치(16b)가 p형 불순물층(4a) 내에 위치한 바닥면을 가지고 p+불순물층(7)과 n캐소드층(5)을 관통하여 형성된다.
오프 게이트(9b)가 제2트렌치(16b) 내에 형성된다.
제1과 제2트렌치가 되도록 교대로 형성된다.
그것에 의해서, 전압 구동형 사이리스터는 향상된 턴온과 턴오프 특성과 높은 신뢰성을 가진다.

Description

전압구동형 사이리스터와 그 제조방법
제1도는 제1실시예의 저압 구동형 사이리스터를 보여주는 투시도.
제2도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 동작 원리를 도식적으로 보여주는 도면.
제3도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 제1특징을 도식적으로 보여주는 도면.
제4도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 제2특징을 도식적으로 보여주는 도면.
제5도는 본발명의 제1실시예의 전압 구동형 사이리스터에서 제2트렌치(trench)와 그 주변의 확대된 단면도.
제6도∼제10도는 각각 본 발명의 제1실시예의 전압 구동형 사이리스터를 제조하는 공정에서 제1공정부터 제5공정까지를 보여주는 투시도.
제11a도와 제11b도는 제10도에 보인 제5공정의 변형을 보여주는 투시도.
제12도∼제17도는 각각 본 발명의 제1실시예의 전압 구동형 사이리스터를 제조하는 공정에서 제6공정부터 제11공정까지를 보여주는 투시도.
제18도는 제2실시예의 전압 구동형 사이리스터를 보여주는 투시도.
제19도는 본 발명의 제2실시예의 전압 구동형 사이리스터의 특징을 도식적으로 보여주는 도면.
제20도∼제23도는 각각 p+불순물층과 n+캐소드층의 제1변형에서 제4변형까지를 보여주는 투시도.
제24도는 종래의 전압 구동형 사이리스터의 예를 보여주는 단면도.
제25도는 제24도에서 보인 종래의 전압 구동형 사이리스터의 동작 원리를 보여주는 도면.
제26도는 제24도에서 보인 종래의 전압 구동형 사이리스터의 문제점을 보여주기 위한 도식적 도면.
제27도는 종래의 기술에서 개량된 전압 구동형 사이리스터의 예를 보여주는 단면도.
제28도는 제27도에서 보인 개량된 전압 구동형 사이리스터의 특징적인 동작을 보여주는 도면.
제29도는 개량된 전압 구동형 사이리스터의 제1문제점을 보여주기 위한 단면도.
제30도는 개량된 전압 구동형 사이리스터의 제2문제점을 보여주기 위한 단면도.
본 발명은 전압 구동형 사이리스터에 관한 것이고, 특히 높은 신뢰성과 동시에 우수한 턴온과 턴오프 특성을 가지는 전압 구동형 사이리스터에 관한 것이다.
관련된 기술의 종류로 알려진 전압 구동형 사이리스터는 일종의 스위치 소자이다.
전압 구동형 사이리스터의 예가 IEEE TRANSACTIONS ON ELECTRON DEVICES, VoL. ED33, No. 10, October 1986에서 발표되었다.
제24도는 상기의 참고문헌에서 발표된 전압 구동형 사이리스터의 단면도를 보여준다.
제24도에서, n 버퍼층 102가 p+애노드층 101 위에 형성된다.
애노드 전극 112가 p+애노드층 101의 아랫면에 형성된다.
N-베이스층 103이 n 버퍼층 102 위에 형성된다.
P 베이스층 104가 n-베이스층 103의 표면 위에 선택적으로 형성된다.
N+ 캐소드층 106과 n 캐소드층 105가 p 베이스층 104 위에 형성된다.
N 캐소드층 105가 n+캐소드층 106의 대향측에 위치하게 된다.
N+캐소드층 106의 대향측에 또 위치한 p+불순물층 107이 n 캐소드층 105 위에 형성된다.
P 베이스층 104의 표면층은 n 채널 MOS 트랜지스터의 제1채널 형성영역 113을 형성하는데, 이것은 나중에 설명될 것이다.
제1채널 형성 영역 113에 인접한 n 캐소드층 105의 표면층은 p 채널 MOS 트랜지스터의 제2채널 형성 영역 114를 형성하는데, 이것은 나중에 설명될 것이다.
게이트 전극 109가 그 사이에 게이트 산화막 108을 가지고 제1과 제2채널 형성 영역 113과 114 위에 형성된다.
따라서, 게이트 전극 109, p 베이스층 104 및 p+불순물층 107은 그채널 형성 영역이 제2채널 형성 영역 114인 p 채널 MOS 트랜지스터를 형성한다.
게이트 전극 109, n-베이스층 103 및 n 캐소드층 105는 그 채널 형성 영역이 제1채널 형성 영역 113인 n 채널 MOS 트랜지스터를 형성한다.
게이트 전극 109가 캡 산화막 110으로 덮여 있다.
캡 산화막 110은 n+캐소드층 106과 p+불순물층 107에 접촉되어 있는 캐소드 전극 111로 덮여있다.
그리고, 상기의 구조를 가지는 종래의 전압 구동형 사이리스터의 동작은 제24도에 보인 전압 구동형 사이리스터의 동작 원리를 보여주는 제25도를 참조하여 아래에 설명될 것이다.
제25도에서, pnp 트랜지스터 Trl이 p+애노드층 101, n-베이스층 103, n 버퍼층 102 및 p 베이스층 104로 형성된다.
npn 트랜지스터 Tr2가 n-베이스층 103, p 베이스층 104 및 n+캐소드 층 106으로 형성된다.
사이리스터가 p+애노드층 101, n 버퍼층 102, n-베이스층 103, p 베이스층 104 및 n+캐소드층 106으로 형성된다.
p 채널 MOS 트랜지스터 M2가 게이트 전극 109, p+ 불순물층 107 및 p 베이스층 104로 형성된다.
n 채널 MOS 트랜지스터 M1이 n 캐소드층 105, 게이트 전극 109 및 n-베이스층 103으로 형성된다.
상기의 구조를 가지는 전압 구동형 사이리스터가 온 상태에 있을 때, 주전류는 애노드 전극 112에 캐소드 전극 111로 흐른다.
그것이 오프 상태에 있을 때, 주전류는 애노드 전극 112에서 캐소드 전극 111로 흐르지 않는다.
전압 구동형 사이리스터의 온 상태와 오프 상태가 아래에 설명될 것이다.
먼저 온 상태를 아래에 설명할 것이다.
캐소드 전극 111에 대하여 애노드 전극 112에 양전압이 인가되고 게이트 전극 109에 양전압이 인가될 때 온 상태가 얻어진다.
게이트 전극 109에 트랜지스터 M1의 문턱전압 이상의 양전압을 인가함으로서, n 채널 MOS 트랜지스터 M1이 온 상태가 된다.
그것에 의해서, 전자가 트랜지스터 M1의 채널을 통하여 n-베이스층 103으로 흘러서, pnp 트랜지스터 Tr1이 온 된다.
그것에 의해서, 홀이 p+애노드층 101으로부터 p 베이스층 104로 흘러서, pnp 트랜지스터 Tr2 또한 온 된다.
결과적으로 트랜지스터 Tr1과 Tr2로 형성된 사이리스터가 온 된다.
따라서, 애노드 전극 112와 캐소드 전극 111 사이에 주전류가 흐른다.
그리고, 오프 상태를 아래에 설명할 것이다.
게이트 전극 109에 음전압을 인가함으로서 사이리스터의 오프 상태가 얻어진다.
게이트 전극 109에 (p 채널 MOS 트랜지스터 M2의 문턱전압 보다 더 높지않은 ) 음전압을 인가함으로서 MOS 트랜지스테 M1이 오프 되고 p 채널 MOS 트랜지스터 M2가 온 된다.
그것에 의해서, 홀이 p 베이스층으로 끌린다.
결과적으로 공핍층은 p 베이스층 104와 n-베이스층 103 사이의 접합 부분에서 퍼져서, 홀은 p+애노드층 101에서 p 베이스층 104로 흘르지 않고, 그것으로 사이리스터의 오프 상태가 얻어진다.
하지만 제24도와 제25도에 보인 종래의 전압 구동형 사이리스터는 제26도를 이용하여 아래에 설명될 다음의 문제점을 격는다.
제26도는 종래의 전압 구동형 사이리스터의 문제점을 보여주는 도식적 도면이다.
제26도에서, 사이리스터가 오프 상태에 있을 때, 반전층이 제2채널 형성 영역 114에 형성된다.
이 반전층은 게이트 전극 109의 바로 아래 위치에만 형성된다.
따라서, p 베이스층 104로부터 끌린 모든 전자는 제2채널 형성 영역 114까지 올라가야 한다.
따라서, 제2채널 형성 영역 114로부터 먼 부분에 존재하는 홀 조차 제2채널 형성 영역 114를 통해서 p+불순물층 107로 흐른다.
따라서, 제2채널 형성 영역 114로부터 먼 위치에 존재하는 홀은 채널 형성 영역 114에 도달하기 전에 긴 거리를 움직인다.
이것은 끌리는 홀에대한 저항을 증가시켜서, 사이리스터를 오프 상태에 지정하기 위해서 긴 시간이 요구된다는 문제를 가져온다.
또한 끌리는 홀에대해 증가된 저항은 중단될 수 있는 주전류의 크기를 불리하게 줄인다.
사이리스터를 오프 상태에 지정하기 위해서 긴 시간이 요구된다는 문제를 극복하기 위한 개량예로서, 일본 특개소 60-253275에 발표된 전압 구동형 사이리스터가 있다.
제27도는 일본 특개소 60-253275에 발표된 전압 구동형 사이리스터를 보인 단면도이다.
제27도에서, 전압 구동형 사이리스터는 사이리스터를 온 시키기 위한 깊은 제1V홈 115a(도면에 하나만이 보였다)와 사이리스터를 오프 시키기 위한 얕은 제2V홈 115b를 가진다.
제2게이트 전극 109b가 그 사이에 게이트 산화막 108을 가지고 각각의 제2V홈의 내면 위에 형성된다.
일본 특개소 60-253275에 발표된 전압 구동형 사이리스터는 두 종류의 V홈 즉 깊은 제1V홈 115a와 얕은 제2V홈 115b를 갖는 것과, 깊은 제1V홈 115a가 얕은 제2V홈 115b보다 수에서 적다는 특징을 가진다.
개량된 전압 구동형 사이리스터의 동작이 제27도와 제28도를 참조하여 아래에 설명될 것이다.
제28도는 개량된 전압 구동형 사이리스터의 장점을 보여주기 위한 도식적 도면이다.
제27도에서, 사이리스터는 제1게이트 전극 109a에 양전압을 인가하여 온 된다.
그것에 의해서, 전자는 깊은 제 1채널 형성 영역 113을 통하여 n- 베이스층 103으로 흐른다.
그것에 의해서, 사이리스터가 제24도와 제25도를 참조하여 이미 설명한 전압 구동형 사이리스터와 비슷한 방법으로 온 된다.
사이리스터는 제1과 제2게이트 전극 109a와 109b에 음전압을 인가하여오프 된다.
음전압이 제1과 제2게이트 전극 109a와 109b에 인가될 때, 반전층이 제2채널 형성 영역 114에 형성된다.
그것에 의해서, 사이리스터는 제24도와 제25도를 참조하여 이미 설명한 종래의 전압 구동형 사이리스터와 비슷한 방법으로 오프 된다.
제27도에 보인 개량예에서, 제2채널 형성 영역 114는 길이의 방향에 형성되고 p 베이스층 104 가까이에 위치한다.
이것은 p 베이스층 104로부터 끌리는 홀에대한 저항을 증가시킨다.
이것은 사이리스터를 오프 상태로 지정하기 위한 시간이 짧은 장점을 가져온다.
또한 베이스층 104로부터 끌리는 홀에대한 작은 저항에 의해서 중단할 수 있는 주전류의 크기는 증가될 수 있다.
하지만 상기의 개량예는 제29도와 제30도를 참조하여 아래에 설명할 다음의 두 문제점을 격는다.
상기의 개량예의 제1문제를 보이기 위한 도식적 단면도인 제29도를 참조하여 제1문제가 아래에 지금 설명될 것이다.
제29도에 보인 개량된 사이리스터를 온 상태로 지정하기 위한 동작에서, 반전층이 제1V홈 115a의 각 측벽에서 제1채널 형성 영역 113내에 형성되고, 전자는 n 캐소드층 105에서 n-베이스층 103으로 흐른다.
이 전자는 p+애노드층 101로 흐른다.
전자가 p+애노드층 101로 흐르는 것과 같은 통로를 통해서 홀이 n-베이스층 103으로 공급된다.
이 개량예는 상대적으로 적은 수의 제1V홈 115a를 포함하도록 설계되었다.
따라서, p+애노드층 101에서부터 n-베이스층 103의 제1V홈 115a로부터 먼 부분으로 적은 홀이 공급된다.
이것은 사이리스터를 온 상태에 지정하기 위해서 긴 시간이 요구되다는 문제점을 가져온다.
그리고, 개량예의 제 2문제점을 보여주기 위한 제1V홈 115a의 확대된 단면도인 제30도를 참고하여 아래에 설명될 것이다.
제30도에서, 제1V홈 115a는 n-베이스층 103에 도달하는 바닥을 가진 다.
따라서, 제1V홈 115a의 바닥끝 영역 116은 n-베이스층 내에 위치한다.
따라서, 전기장은 끝 영역 116a의 근처에 집중하려고 한다.
이것은 끝 영역 116 근처의 pn 접합의 손상과 끝 영역 116 근처의 누설전류의 흐름을 가져오려고 한다.
결과로 사이리스터는 비록 사이리스터가 오프 상태에 고정되어 있어도 누설전류에 의해서 온 상태로 이동할 수 있다.
따라서, 신뢰성이 감소될 수 있다.
따라서, 상기의 문제점을 극복하는 것, 특히 사이리스터의 턴온과 턴오프 두가지의 특서을 향상시킬 수 있는 전압 구동형 사이리스터와 그제조방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 높은 내압을 가지는 전압 구동형 사이리스터와 그 제조방법을 제공하는 것이다.
본 발명의 제1국면에 따라서, 전압 구동형 사이리스터는 제1도전형의 제1반도체층, 제2도전형의 제2반도체층, 제1도전형의 제3반도체층, 제2도전형의 제4반도체층, 제1도전형의 제5반도체층, 다수의 제1과 제2트렌치, 다수의 제1과 제2게이트 전극, 캐소드 전극 및 애노드 전극을 포함한다.
제2반도체층은 제1반도체층 위에 형성된다.
제3반도체층은 제2반도체층 위에 형성된다.
제4반도체층은 제3반도체층 위에 형성된다.
제5반도체층은 제4반도체층의 표면 위에 선택적으로 형성된다.
제1트렌치는 제4와 제3반도체층을 관통하여 형성되고 제2반도체층에 도달한다.
제2트렌치는 제5와 제4반도체층을 관통하여 형성되고 제3반도체층 내에 위치한 바닥면을 가진다.
제1과 제2트렌치는 교대로 배치되어 있다.
제1과 제2게이트 전극은 각각 제1과 제2트렌치 내에 형성된다.
캐소드 전극이 제4와 제5반도체층 위에 형성된다.
애노드 전극이 제1반도체층의 아랫면 위에 형성된다.
제1국면의 전압 구동형 사이리스터에 따라서, 제1과 제2트렌치는 교대로 배치되어 있다.
따라서, 제1트렌치는 제2트렌치와 수에서 실제적으로 같을 수 있다.
앞에서 설명한 종래의 기술에서 개량예는 전압 구동형 사이리스터를 온 시키기 위한 V홈 115a가 수에서 적다는 사실로 인하여 전압 구동형 사이리스터를 온 상태에 지정하는 것과 관련된 문제점을 가지고 있다.
한편 본 발명에 따라서, 전압 구동형 사이리스터를 온 상태에 지정하는데 기여하는 제1트렌치의 비율이 증가되어, 캐리어가 제2반도체층으로 효과적으로 공급될 수 있다.
따라서, 전압 구동형 사이리스터를 온 상태로 지정하기 위하여 요구되는 시간이 줄어들 수 있다.
또한 제1게이트 전극이 높은 밀도로 규칙적으로 배치될 수 있다.
따라서, 캐리어가 효과적이고 균일하게 제1반도체층으로부터 제2반도체층으로 공급될 수 있다.
이것은 또한 전압 구동형 사이리스터를 온 상태로 지정하는데 요구되는
시간의 감소에 기여한다.
제2국면의 전압 구동형 사이리스터에 따라서, 제3과 제4반도체층 사이의 접합 부분은 제5반도체층의 윗면으로부터 깊이가 일정하다.
제2국면의 전압 구동형 사이리스터는 제12국면의 전압 구동형 사이리스터가 가진 제2영역을 가지고 있지않다.
따라서, 제1과 제2트렌치가 더 높은 밀도로 배치될 수 있다.
이것은 전압 구동형 사이리스터를 온 상태로 좀 더 빨리 지정할 수 있다.
제3국면의 전압 구동형 사이리스터에 따라서, 제3반도체층은 제1영역과 제2영역을 가진다.
제1영역은 제2반도체층과 만나고 제5반도체층의 윗면으로부터 제1깊이에 위치한 제1접합 부분을 가진다.
제2영역은 제2반도체층과 만나고 제5반도체층의 윗면으로부터 제1깊이보다 더 큰 제2깊이에 위치한 제2접합 부분을 가진다.
제1트렌치는 제1영역을 관통한 위치에 있고, 제2트렌치는 제2영역 내에 위치한 바닥면을 가진다.
제4국면의 전압 구동형 사이리스터에 따라서, 제5반도체층이 제1과 제2트렌치의 길이 방향을 따라서 선택적으로 형성된다.
제4반도체층은 제5반도체층 사이에 존재한다.
제5반도체층 사이에 존재하는 제4반도체층 내에 포함된 제2도전형의 불순물 농도는 제5반도체층의 아래에 있는 제4반도체층의 그것 보다 더 높다.
제5국면의 전압 구동형 사이리스터에 따라서, 제5반도체층은 제2트렌치에 평행하게 제2트렌치의 측벽을 따라서 연장된다.
제4반도체층의 표면층은 제1트렌치에 평행하게 제1트렌치의 측벽을 따라서 연장된다.
제5국면의 전압 구동형 사이리스터에 따라서, 제1트렌치의 측벽에 인접한 제4반도체층 내의 영역의 밀도는 높다.
따라서, 불순물의 밀도는 전압 구동형 사이리스터의 온 상태 동안에 주전류가 통하여 흐르는 영역에서 높다.
그것에 의해서, 주전류의 통로의 저항을 줄이는 것이 가능하고, 따라서 온 상태 동안에 많은 전류를 쉽게 얻을 수 있다.
제6국면의 전압 구동형 사이리스터에 따라서, 제5반도체층은 제2트렌치에 평행하고 제2트렌치의 측벽을 따라서 연장된다.
제5반도체층은 제1트렌치의 측벽을 도달하는 국부적인 부분을 가진다.
제6국면의 전압 구동형 사이리스터에 따라서, 제5반도체층은 제 1트렌치의 측벽에 도달하는 국부적인 부분을 가진다.
따라서, 전압 구동형 사이리스터가 오프 되었을 때 중요한 요소로서 작용하는 트랜지스터의 채널 폭을 증가시키는 것이 가능하다.
그것에 의해서, 전압 구동형 사이리스터는 순조롭게 오프 상태로 이동한다.
제7국면의 전압 구동향 사이리스터에 따라서, 제4반도체층의 표면층은 제1트렌치에 평행하고 제1트렌치의 측벽을 따라서 연장된다.
제4반도체층은 그 표면층에 제2트렌치의 측벽에 도달하는 국부적인 부분을 가진다.
제7국면의 전압 구동형 사이리스터에 따라서, 제4반도체층은 제2트렌치의 측벽에 도달하는 국부적인 부분을 가진다.
그것에 의해서, 제6국면에 대비하여, 전압 구동형 사이리스터는 순조롭게 온 상태로 이동한다.
또한 제4반도체층과 캐소드 전극 사이의 접촉 면적이 증가될 수 있다.
따라서, 전압 구동형 사이리스터를 통하여 흐르는 전류를 증가시킬 수 있다.
제8국면의 전압 구동형 사이리스터에 따라서, 제1트렌치의 측벽에 인접한 제3반도체층의 제1영역 내에 포함된 제1도전형의 불순물 농도는 제2트렌치의 측벽에 인접한 제3반도체층의 제2영역의 그것 보다 더 낮다.
제8국면의 전압 구동형 사이리스터에 따라서, 제2트렌치의 측벽에 인접한 제3반도체층의 제2영역의 밀도는 제1트렌치의 측벽에 인접한 제3반도체층의 제1영역의 밀도 보다 더 높다.
전압 구동현 사이리스터를 오프 상태로 지정하는데 중요한 요소로서 작용하는 MOS 트랜지스터의 채널은 이 제2영역 위에 형성된다.
따라서, 전압 구동형 사이리스터가 오프 상태로 이동하였을 때, 캐리어가 상기의 채널에 효과적으로 공급될 수 있다.
따라서, 전압 구동형 사이리스터는 오프 상태로 빠르게 이동할 수 있다.
제9국면의 전압 구동형 사이리스터에 따라서, 제3반도체층은 제2트렌치 아래에 위치한 부분을 가지며 제2반도체층 내로 내밀은 제1도전형의 제3영역을 가진다.
제10국면의 전압 구동형 사이리스터에 따라서, 제2영역 내에 포함된 제1도전형의 불순물 농도는 제3영역 내에 포함된 제1도전형의 불순물 농도 보다 더 높다.
제11국면의 전압 구동형 사이리스터에 따라서, 제3영역과 제2반도체층사이의 접합 부분은 제1트렌치의 바닥면의 위치 보다 더 깊은 위치에 있다.
본 발명의 제12국면에 따라서, 전압 구동형 사이리스터는 제1도전형의 제1반도체층, 제2도전형의 제2반도체층, 제1도전형의 제3반도체층, 제2도전형의 제4반도체층, 제1도전형의 제5반도체층, 제1과 제2트렌치, 캐소드 전극 및 애노드 전극을 포함한다.
제2반도체층은 제1반도체층 위에 형성된다.
제3반도체층은 제2반도체층 위에 형성된다.
제4반도체층은 제3반도체층 위에 형성된다.
제5반도체층은 제4반도체층의 표면 내에 선택적으로 형성된다.
제3반도체층은 제2반도체층과 만나고 제5반도체층의 윗면으로부터 제1깊이에 위치한 제1접합 부분을 가지는 제1영역과, 제2반도체층과 만나고 제5반도체층의 윗면으로부터 제1깊이 보다 더 큰 제2깊이에 위치한 제2접합 부분을 가지는 제2영역을 포함한다.
제1트렌치는 제4반도체층과 제1영역을 관통하여 형성되고, 제2반도체층에 도달한다.
제2트렌치는 제4와 제5반도체층을 관통하여 형성되고 제2영역 내에 위치한 바닥면을 가진다.
제1과 제2게이트 전극이 각각 제1과 제2트렌치 내에 형성된다.
캐소드 전극이 제4와 제5반도체층 위에 형성된다.
애노드 전극이 제1반도체층의 아랫면 위에 형성된다.
제12국면의 전압 구동형 사이리스터에 따라서, 제2접합 부분이 깊은 위치에 형성된다.
따라서, 전압 구동형 사이리스터가 오프 상태에 있을 때 공핍층은 제2반도체층 내로 내밀은 제1트렌치의 바닥을 덮도록 퍼질 수 있다.
따라서, 제1트렌치의 바닥 모서리는 공핍층 내에 위치한다.
반면에 공피층 내에서 균일한 전기장이 인가된다.
제1트렌치의 바닥 모서리가 공핍층 내에 위치하는 사실에 의해서, 제1트렌치의 모서리에서 전기장의 집중을 효과적으로 막는 것이 가능하다.
따라서, 전압 구동형 사이리스터의 신뢰성이 향상될 수 있다.
제13국면의 전압 구동형 사이리스터에 따라서, 제2접합 부분이 제1트랜치 보다 더 깊은 위치에 있다.
따라서, 전압 구동형 사이리스터가 온 되었을 때 공핍층은 제1트렌치의 바닥 모서리를 좀 더 확실하게 덮을 수 있다.
제14국면의 전압 구동형 사이리스터에 따라서, 제2영역 내에 포함된 제1도전형의 불순물 농도는 제1영역 내에 포함된 제 도전형의 불순물 농도 보다 더 높다.
제2영역은 제2트렌치 아래에 위치한다.
전압 구동형 사이리스터이 오프 되었을 때, 공핍층이 제2트렌치의 측벽에 인접한 제4반도체층 내에 형성된다.
따라서, 공핍층이 형성되어 있는 영역은 제2영역 위에 위치한다.
공핍층이 제2트렌치의 측벽 근처에 위치한 제4반도체층 내에 형성될 때, 제2영역 내에 포함된 제1도전형의 불순물 농도가 높기 때문에, 캐리어가 공핍층으로 효과적으로 공급될 수 있다.
따라서, 전압 구동형 사이리스터는 턴온에 필요한 시간과 같은 향상된 턴오프 특성을 가질 수 있다.
제15국면의 전압 구동형 사이리스터에 따라서, 쌍의 제2영역이 제1영역의 대향측에 형성된다.
제1트렌치가 제1영역을 관통하여 형성되고, 쌍의 제2트렌치는 쌍의 제2영역 내에 위치한 바닥면을 가진다.
제15국면의 전압 구동형 사이리스터에 따라서, 제2영역이 제1영역의 대향측에 형성되었기 때문에, 공핍층은 제1트렌치의 바닥 모서리를 쉽게 덮을 수 있다.
따라서, 전압 구동형 사이리스터는 향상된 신뢰성을 가진다.
제16국면의 전압 구동형 사이리스터에 따라서, 다수의 제1트렌치가 쌍의 제2영역 사이에 형성된다.
제16국면의 전압 구동형 사이리스터에 따라서, 다수의 제1트렌치가 쌍의 제2영역 사이에 형성되고, 그 경우에 제2영역이 형성된 깊이를 적당히 조절함으로서 제1트렌치의 바닥 모서리는 공핍층으로 덮일 수 있다.
따라서, 상기의 경우와 비슷하게, 전압 구동형 사이리스터는 향상된 신뢰성을 가진다.
본 발명의 제17국면에 따라서, 전압 구동형 사이리스터는 제1도전형의 애노드층, 제2도전형의 제1베이스층, 제1도전형의 제2베이스층, 제2도전형의 캐소드층, 제1도전형의 불순물층, 다수의 제1과 제2트렌치, 다수의 온 게이트, 다수의 오프 게이트, 캐소드 전극 및 애노드 전극을 포함한다.
제1베이스층이 애노드층 위에 형성된다.
제2베이스층이 제1베이스층 위에 형성된다.
캐소드층이 제2베이스층 위에 형성된다.
불순물층이 캐소드층의 표면 내에 선택적으로 형성된다.
제1트렌치는 캐소드층과 제2베이스층을 관통하여 형성되고 제1베이스층에 도달한다.
제2트렌치는 제1트렌치와 교대로 배치되어 있고, 제2베이스층 내에 위치한 그것들의 바닥면을 가지고 불순물층과 캐소드층을 관통하여 형성되어 있다.
온 게이트가 제1트렌치 내에 형성된다.
오프 게이트가 제2트렌치 내에 형성된다.
캐소드 전극이 불순물층의 표면과 캐소드층 위에 형성된다.
애노드 전극이 애노드층의 아랫면 위에 형성된다.
제17국면의 전압 구동형 사이리스터에 따라서, 온 게이트와 오프 게이트가 교대로 배치된다.
따라서, 온 게이트의 비율은 이미 설명한 종래의 기술예에서의 그것 보다 더 커질 수 있다.
이것은 컬렉터층에서부터 제1베이스층으로 좀 더 균일하고 효과적인 캐리어의 공급을 가능하게 한다.
이것은 전압 구동형 사이리스터를 온 상태로 지정하기 위하여 필요한 시간의 감소를 가능하게 한다.
제18국면의 전압 구동형 사이리스터를 제조하는 방법에 따라서, 제2도전형의 제2반도체층이 제1도전형의 제1반도체층 위에 형성된다.
제1도전형의 제3반도체층을 형성하기 위하여 제2반도체층의 표면으로 제1도전형의 불순물이 도입된다.
제2도전형의 제4반도체층을 형성하기 위하여 제3반도체층의 전체 표면으로 제2도전형의 불순물이 도입된다.
제5반도체층을 형성하기 위하여 제4반도체층의 표면으로 제 1도전형의 불순물이 선택적으로 도입된다.
제1과 제2트렌치가 형성된다.
제1트렌치는 제5와 제4반도체층을 관통하여 연장되고 제3반도체층 내에 위치한 바닥면을 가진다.
제2트렌치는 제5, 제4 및 제 3반도체층을 관통하여 제2반도체층까지 위로 연장된다.
제1과 제2게이트 전극이 각각 그 사이에 절연막을 가지고 제1과 제2트렌치의 내부 표면 위에 형성된다.
절연층이 제1과 제2게이트 전극 위에 형성된다.
캐소드 전극이 제5반도체층의 표면과 제4반도체층의 표면의 일부분 위에 형성된다.
애노드 전극이 제1반도체층의 아랫면 위에 형성된다.
제19국면의 전압 구동형 사이리스터를 제조하는 방법은 제3반도체층이 제1과 제2영역을 포함한다는 것을 전제로 한다.
제1영역은 제3반도체층의 표면으로부터 제1확산 깊이를 가진다.
제2영역은 제3반도체층의 표면으로부터 제1확산 깊이 보다 더 작은 제2확산 깊이를 가진다.
제3반도체층을 형성하는 공정은 제2반도체층의 표면으로 제1도전형의 불순물을 선택적으로 도입하고 그것에 의해서 제1확산 영역을 형성하기 위하여 확산 공정을 실행하고, 제2반도체층의 전체 표면으로 제1도전형의 불순물을 도입하고 제2확산 영역을 형성하기 위하여 제2확산 깊이까지 제1도전형의 불순물을 확산하는 공정을 포함한다.
제19국면의 전압 구동형 사이리스터를 제조하는 방법에 따라서, 불순물층(제1영역)과 제3층(제2영역)이 다른 공정에서 형성된다.
그것에 의해서, 불순물의 농도는 제3반도체층의 농도와 관계없이 높아질 수 있다.
따라서, 높은 불순물 농도 영역이 제1트렌치 아래에 형성된다.
이것은 전압 구동형 사이리스터를 오프 상태로 지정하는데 중요한 요소로서 작용하는 MOS 트랜지스터의 채널로 캐리어를 공급하는 효율을 향상 시킬 수 있다.
그것에 의해서, 전압 구동형 사이리스터를 오프 상태로 지정하는데 필요한 시간을 줄이는 것이 가능하다.
제20국면의 전압 구동형 사이리스터를 제조하는 방법에 따라서, 제2반도체층의 전체 표면으로 제1도전형의 불순물을 도입하고 확산 공정을 실행하여서 균일한 깊이를 갖도록 제3반도체층이 형성된다.
첨부한 도면과 함께 택하여졌을 때 본 발명의 다음의 자세한 설명으로부터 본 발명의 전술한 것과 이외의 목적, 특지으 국면 및 장점은 좀 더 명확해질 것이다.
본 발명의 실시예가 제1도 ∼ 제23도를 참고하여 아래에 설명될 것이다.
[실시예1]
본 발명의 제1실시예가 제1도 ∼ 제17도를 참조하여 아래에 지금 설명될 것이다.
제1도는 본 발명의 제1실시예의 전압 구동형 사이리스터를 보여주는 단면에서 부분적으로 투시도이다.
제1도에서, n 버퍼층 2가 p+애노드층 1 위에 형성된다.
애노드 전극 12가 p+ 애노드층 1의 아랫면 위에 형성된다.
애노드 전극 12는 알루미늄과 같은 금속으로 만들어질 수 있다.
n-베이스층 3이 n 버퍼층 2 위에 형성된다.
n-베이스층 3 위에 p 베이스층 4와 p형 불순물층 4a가 형성된다.
n 캐소드층 5는 p 베이스층 4 위에 형성된다.
n 캐소드층 5의 표면 위에, p+불순물층 7과 함께 n+캐소드층 6이 선택적으로 형성된다.
p+불순물층 7, n 캐소드층 5, n+캐소드층 6 및 p 베이스층 4를 관통하여 베이층 3으로 연장되는 깊이 D의 제1트렌치 16a를 형성한다.
제1게이트 전극(턴온 게이트) 9a가 그 사이에 게이트 산화막 8을 가지고 각각의 제1트렌치 16a의 내부 표면 위에 형성된다.
p+불순물층 7, n 캐소두층 5 및 n+캐소드층 6을 관통하여 연장되고 p형 불순물층 4a에 위치한 바닥면을 가지는 깊이 D의 제2트렌치 16b를 형성한다.
제2게이트 전극 9b가 그 사이에 게이트 산화막 8을 가지고 각각의 제2트렌치 16b의 내부 표면 위에 형성된다.
제1과 제2게이트 전극 9a와 9b가 그내부로 도입된 불순물을 포함하는 다결정 실리콘으로 만들어질 수 있다.
제1과 제2게이트 전극 9a와 9b가 트렌치의 끝에서 전기적으로 연결되어 있다.
캡 산화막 10이 제1과 제2게이트 전극 9a와 9b 위에 형성된다.
캐소드 전극 11이 캡 산화막 10, p+불순물층 7 및 n+캐소드층 6 위에 형성된다.
캐소드 전극 11은 알루미늄과 같은 금속으로 만들어질 수 있다.
제2도를 참조하여, 상기의 구조를 가지는 제1실시예의 전압 구동형 사이리스터의 동작이 아래에 설명될 것이다.
제2도는 상기에 설명된 제1실시예의 전압 구동형 사이리스터의 동작 원리를 보여준다.
온 상태가 제2도를 참조하여 아래에 설명될 것이다.
온 상태로 이동하기 위해서, 양전압이 제1과 제2게이트 전극 9a와 9b에 인가된다.
그것에 의해서, 제1트렌치 16a의 측벽 근처의 n 채널 MOS 트랜지스터가 온 되어서, 전류 Ie는 n 채널 MOS 트랜지스터 내에 흐른다.
따라서, 전자는 이 n 채널 MOS 트랜지스터를 통해서 n-베이스층 3으로 흐른다.
그것에 의해서, pnp 트랜지스터 Tr1이 온 되고ㅡ 전류 IA는 pnp 트랜지스터를 통해서 흐른다.
pnp 트랜지스터 Tr1이 온 되면서, npn 트랜지스터 Tr2도 온 되고, 그래서 전류 IK가 흐른다.
이러한 방법으로 pnp 트랜지스터 Tr1과 npn 트랜지스터 Tr2의 턴온에 의해서, 사이리스터가 온 되고, 그래서 주전류가 전압 구동형 사이리스터를 통해서 흐른다.
오프 상태가 아래에 설명될 것이다.
오프 상태는 제1과 제2게이트 전극 9a와 9b에 음전압을 인가함으로서 얻어진다.
제1과 제2게이트 전극 9a와 9b에 음전압을 인가함으로서, 제1트렌치 16a의 측벽 근처의 n 채널 MOS 트랜지스터가 오프 되고, 제2트랜치 16b의 측벽 근처의 p 채널 MOS 트랜지스터는 온 된다.
그석에 의해서, 홀이 p 베이스층 4로부터 끌린다.
결과적으로 공핍층은 p 베이스층 4와 n-베이스층 3 사이의 접합 부분 내에 퍼져서, 전압 구동형 사이리스터가 오프 상태로 이동된다.
그리고, 제3도와 제4도를 참조하여, 상기에 설명된 제1실시예의 전압 구동형 사이리스터의 특성이 좀 더 자세히 아래에 설명될 것이다.
제3도와 제4도는 제1실시예의 전압 구동형 사이리스터의 독특한 동작을 도식적으로 보여주는 단면도이다.
제3도에서, p형 불순물층 4a가 제2트렌치 16b 아래에 형성된다.
p형 불순물층 4a가 n-베이스층 3 내로 내밀어 졌다.
p형 불순물층 4a의 깊이는 제1트렌치 16a의 깊이 보다 되도록 더 크다.
제3도는 전압 구동형 사이리스터가 오프 되고 공핍층 17은 p형 불순물층 4a와 n-베이스층 3 사이와 p 베이스층 4와 n-베이스층 3 사이의 접합 경계로 퍼지는 상태를 보여준다.
제3도에 보인 것처럼 p형 불순물층 4a는 깊고 n-베이스층 3으로 내밀어서, 공핍층 17이 깊은 위치로 퍼질 수 있다.
그것에 의해서, 공핍층 17은 깊게 제1트렌치 16a의 바닥 모서리를 덮을 수 있다.
따라서, 제1트렌치 16a의 바닥 모서리에서 전기장의 집중을 효과적으로 막을 수 있다.
따라서, 전압 구동형 사이리스터는 높은 신뢰성을 가질 수 있다.
제1트렌치 16a의 대향측에 p형 불순물층 4a의 배치에 의해서, 전압 구동형 사이리스터가 오프 상태에 있을 때 p형 불순물층 4a와 n-베이스층 3 사이의 접합에 퍼진 공핍층 17은 제1트렌치 16a 아래에서 만나게 된다.
그것에 인해서, 공핍층 17이 제1트렌치 16a 아래의 깊은 위치에 형성될 수 있다.
이것과 연관해서, 전압 구동형 사이리스터는 전에 설명한 경우와 비슷하게 높은 신뢰성을 가질 수 있다.
제3도에서, 하나의 제1트렌치 16a가 인접한 트렌치 16b 사이에 형성된다.
하지만 두 개 이상의 제1트렌치 16a가 제 2트렌치 16b사이에 형성될 수 있다.
이 경우에도, p형 불순물층 4a가 적당한 깊이에 형성되어서 공핍층 17이 이 제1트렌치 16a의 바닥 모서리를 덮을 수 있다.
그것에 의해서, 높은 신뢰성을 가진 전압 구동형 사이리스터가 얻어진다.
오프 상태로 이동하는 동안에, 반전층이 제2채널 형성 영역 14에 형성된다.
제2채널 형성 영역 14를 통하여 p 베이스층 4와 p형 불순물층 4a로부터 p+불순물층 7로 홀이 끌린다.
이것과 연관해서, 제2채널 형성 영역 14의 바로 아래에 위치한 p 베이스층 4는 제3도에 보인 제1실시예의 구조에 따라서 가장 높은 농도의 불순물을 가진다.
상기의 이유는 p 베이스층 4와 p형 불순물층 4a가 서로 함께 겹치는 영역이 제2채널 형성 영역 14의 바로 아래에 위치하는 것이다.
따라서, 제3도에 보인 구조에 따라서 고농도의 p 베이스층 4는 제2채널 형성 영역 14의 바로 아래에 존재한다.
따라서, 전압 구동형 사이리스터가 오프 상태에 지정되었을 때, p 베이스층 4로부터 끌리는 홀에대한 저항은 작을 수 있다.
이것은 전압 구동형 사이리스터를 오프 상태로 빠른 지정을 가능하게 한다.
제4도에서, 제1트렌치 16a와 제2트렌치 16b가 제1도에 보인 제1실시예의 전압 구동형 사이리스터에서 교대로 형성된다.
이 배열은 전압 구동형 사이리스터를 온 상태로 빠른 지정을 가능하게 한다.
상기의 이유는 제4도를 참조하여 아래에 설명할 것이다.
전자가 p+애노드층 1으로 움직이는 통로와 같이 p+애노드층 1 내의 동일한 위치나 통로를 통해서 홀이 p+애노드층 1에서부터 n-베이스층 3으로 공급된다.
이 전자들은 제1트렌치 16a의 측벽에 형성된 n 채널 MOS 트랜지스터의 채널 영역을 통해서 n-베이스층 3으로 도입된다.
제4도에 보인 제1실시예의 전압 구동형 사이리스터가 교대로 형성된 제1과 제2트렌치 16a와 16b를 가지기 때문에, n 채널 MOS 트랜지스터의 집적도는 제29도에 보인 종래의 개량예의 집적도 보다 더 높을 수 있다.
N채널 MOS 트랜지스터의 높은 집적도는 p+애노드층 1에서부터 n-베이스층 3으로 홀이 공급되는 위치의 갯수를 가능하게 한다.
따라서, p+애노드층 1에서부터 n-베이스층 3으로 효과적으로 홀이 공급될 수 있다.
따라서, 전압 구동형 사이리스터를 온 상태로 지정하는데 필요한 시간은 전에 설명한 종래의 개량예의 경우 보다 더 짧아질 수 있다.
제5도를 참조하여, 제2트렌치 16b 근처의 구조가 좀 더 자세하게 아래에 설명될 것이다.
아래에 설명될 숫자의 한계는 전압 구동형 사이리스터의 내압이 약400V -500V의 범위 내에 있다는 것을 전제로 한다.
제5도는 제2트렌치 16b와 주변의 구조를 보여주는 확대된 단면도이다.
제5도에서, 제2트렌치 16b의 개구폭 W1은 약 1μm이다.
p+불순물층 7의 확산 깊이 D1은 되도록이면 약 1μm 이하이다.
n 캐소드층 5의 확산 깊이 D2는 되도록이면 약 1.5μm 이다.
p 베이스층 4의 확산 깊이 D3는 되도록 약 1.5μm ∼ 2μm 범위에 있다.
p형 불순물층 4a의 확산 깊이 D4는 되도록 약 2μm ∼ 3μm 범위에 있다.
이 경우에, 불순물층 7의 윗면으로부터 p형 불순물층 4a의 확산 깊이는 약 6μm ∼ 7μm 범위에 있다.
제1과 제2트렌치 16a와 16b는 되도록 약 5μm ∼ 6μm 범위에 깊이를 가진다.
또한 제1과 제2트렌치 16a와 16b 사이의 거리 W2는 약 5μm ∼ 10μm 범위에 있다.
이 이유는 p형 불순물층 4a을 위한 p형 불순물이 깊은 위치까지 확산 되어서 p형 불순물이 측면의 방향으로도 퍼지는 것이다.
p 베이스층 4의 농도는 대략적으로 1015cm-3∼ 1017cm-3범위에 있다.
이 범위는 제1트렌치 16a의 측벽에 형성된 n 채널 mos 트랜지스터의 문턱전압 Vth에 기준을 두고 결정된다.
p형 불순물층 4a의 농도는 대략적으로 1015cm-3∼ 1018cm-3이나 그 이상의 범위에 있다.
그것에 의해서, p 베이스층 4와 p형 불순물층 4a가 서로 함께 겹치는 영역 4b는 2×1015cm-3∼ 1018cm-3범위의 가장 높은 농도를 가진다.
이 영역 4b는 전압 구동형 사이리스터가 오프 상태에 있을 때 중요한 요소로 작용하는 p 채널 MOS 트랜지스터의 채널 형성 영역 바로 아래에 위치한다.
따라서, 홀이 효과적으로 p 채널 MOS 트랜지스터로 공급될 수 있다.
제6도 ∼ 제17도를 참조하여, 본 발명의 제1실시예의 전압 구동형 사이리스터를 제작하는 방법을 아래에 설명할 것이다.
제6도 ∼ 제10도는 각각 제1실시예의 전압 구동형 사이리스터를 제조하는 공정에서 제1공정부터 제5공정까지를 보여주는 투시도이다.
제11a도와 제11b도는 p+불순물층 7의 형성 패턴의 변형을 보여주는 투시도이다.
제12도 ∼ 제17도는 제1실시예의 전압 구동형 사이리스터를 제조하는 공정에서 제6공정부터 제11공정까지를 보여주는 투시도이다.
아래에 설명할 제조 공정을 통하여 완성된 전압 구동형 사이리스터는 제17도에 보인 것처럼 상대적으로 큰 캡 산화막 10을 포함하는 구조를 가진다.
캡 산화막 10은 제1도인 보인 제1실시예의 전압 구동형 사이리스터를 완설하도록 제1과 제2트렌치나 홈 16a와 16b를 부분적으로 채운다.
제6도에서, n 버퍼층 2와 n-베이스층 3이 에프택샬 성장법에 의해서 p+애노드층 위에 연속적으로 형성된다.
그리고, 제7도에서, 산화막 18이 n-베이스층 3의 표면 위에 형성된다.
산화막을 통하여 p형 불순물이 예를 들어 이온 주입이나 가스로부터 확산에 의해서 n- 베이스층 3으로 선택적으로 도입된다.
되도록이면 약 1015cm-3∼ 1018cm-3의 농도로 p형 불순물층 4a를 형성하기 위해서 열확산 공정이 실행된다.
제8도에서, p형 불순물이 산화막 18을 통해서 n-베이스층 3의 전체 표면으로 도입된다.
되도록이면 약 1015cm-3∼ 1017cm-3의 농도로 p 베이스층 4를 형성하기 위해서 열확산 공정이 실행된다.
이렇게 형성된 p 베이스층 4는 p형 불순물층 4a 보다 더 작은 확산 깊이를 가진다.
상기에 설명된 것처럼, p 베이스층 4와 p형 불순물층 4a가 다른 공정에서 형성되어, p 베이스층 4와 p형 불순물층 4a이 서로 함께 겹치는 고농도 여역을 형성하는 것이 가능하다.
제2트렌치 16b의 측벽이 이 높은 불순물 농도 영역 내에 부분적으로 형성된다.
따라서, 제2트렌치 16b의 측벽 근처의 p 베이스층 4 내에 p형 불순물의 농도를 증가시키는 것이 가능하다.
따라서, 전압 구동형 사이리스터의 턴오프 특성을 향상시키는 것이 가능하다.
제9도에서, n형 불순물이 p 베이스층 4의 전체 표면으로 도입된다.
그리고, n 캐소드층 5를 형성하기 위하여 열확산 공정이 실행된다.
제10도에서, n형 불순물과 p형 불순물이 각각 n+캐소드층 6과 p+불순물층 7을 형성하기 위하여 n 캐소드층 5의 표면으로 선택적으로 도입된다.
이렇게 형성된 n+캐소드층 6는 p 베이스층 4의 윗면에 도달하기에 충분한 깊이를 가질 수 있다.
제11a도와 제11b도에서 보인 것처럼, p+불순물층 7과 n+캐소드층 6의 여러 패턴 구조가 장치의 요구된 특성에따라 선택될 수 있다.
제12도에서, 정해진 두께의 산화막 19가 p+불순물층 7과 n+캐소드층 6 위에 형성된다.
산화막 19를 마스크로 사용하여, 제1과 제2트렌치 16a와 16b를 형성하기 위하여 식각을 실시한다.
이 실시예에서, 제1과 제2트렌치 16a와 16b는 같은 깊이를 가지기 때문에, 그들은 동시에 형성될 수 있다.
그것에 의해서 공정이 간단하게 된다.
제13도에서, 제1과 제2트렌치 16a와 16b 내에 게이트 산화막 8을 형성하기 위하여 열산화 방법이나 CVD 방법이 사용된다.
다결정 실리콘층이 산화막 19 위에 증착된다.
다결정 실리콘은 제1과 제2트렌치 16a와 16b를 채우기에 충분한 두께를 가지고 그안에 도우프된 불순물을 포함한다.
제14도에 보인 것처럼 제1과 제2트렌치 16a와 16b를 채우는 다결정 실리콘층 9a와 9b를 형성하기 위하여 다결정 실리콘에 대하여 에치백(etch-back) 공정을 실시한다.
이러한 방법으로, 제1과 제2게이트 전극 9a와 9b가 형성된다.
상기의 다결정 실리콘층이 제1과 제2게이트 전극 9a와 9b를 전기적으로 연결하기 위해서 제1과 제2트랜치 16a와 16b의 끝에 남겨진다.
제15도에서, 산화막 10a를 형성하기 위하여 열산화 방법, CVD 방법이나 비슷한 방법이 사용된다.
산화막 10a와 19 위에 캡 산화막 10을 형성하기 위하여 CVD 방법이 사용된다.
제 16도에서 제1과 제2게이트 전극 위에 산화막 19와 캡 산화막 10을 부분적으로 남기면서 p+불순물층 7과 n+캐소드층 6의 표면을 노출시키기 위하여 캡 산화막 10과 19가 팬턴된다.
제17도에서, 산화막 10, p+불순물층 7 및 n+캐소드층 6 위에 캐소드 전극 11을 형성하기 위하여 스퍼터링 방법이나 비슷한 방법이 사용된다.
애노드 전극 12가 p+ 애노드층 1의 아랫면 위에 형성된다.
[실시예2]
이제 제18도와 제19도를 참조하여, 본 발명의 제2실시예의 전압 구동형 사이리스터가 아래에 설명될 것이다.
제18도는 본 발명의 제2실시예의 전압 구동형 사이리스터의 투시도이다.
제18도에서, 제2실시예는 이미 설명한 제1실시예에 비하여 p형 불순물층 4a를 가지고 있지않다.
따라서, p 베이스층 4와 n-베이스층 3 사이의 접합 부분이 p+불순물층 7과 n+ 캐소드층 6의 표면으로부터 실제적으로 일정한 거리에 의해서 간격을 두고 있다.
자연적으로, p형 불순물층 4a를 형성하는 공정은 필요없다.
따라서, n-베이스층 3의 전체 표면으로 p형 불순물을 도입함으로서 p 베이스층 4가 형성된다.
이 실시예에서, 제1트렌치 16a는 제2트렌치의 깊이 D6 보다 더 큰 깊이 D5를 가진다.
따라서, 제1트렌치 16a 내에 형성된 제1게이트 전극 9a은 턴온 게이트로서 작용하고, 제2트렌치 16v 내에 형성된 제2게이트 전극 9b는 턴오프 게이트로서 작용한다.
다른 구조는 제1도에 보인 제 1실시예의 전압 구동형 사이리스터의 그것과 같다.
제1과 제2트렌치 16a와 16b는 다른 깊이를 가지기 때문에, 그들은 다른 공정에서 형성된다.
이 실시예의 전압 구동형 사이리스터에서, 제1과 제2트렌치 16a와 16b 사이의 간격은 제1실시예의 그것 보다 더 작아질 수 있다.
따라서, 제1과 제2트렌치의 집적도가 증가될 수 있다.
결과적으로 전압 구동형 사이리스터를 턴온 상태로 지정하기 위한 시간이 제1실시예에서의 그것 보다 작은 값으로 줄어들 수 있다.
상기의 이유는 제5도와 제19도를 참조하여 훨씬 더 자세하게 아래에 설명될 것이다.
다시 제5도를 참조하여, p형 불순물층 4a가 제1실시예의 깊은 위치로 확산되어야 한다.
띠라서, p형 불순물층 4a는 필연적으로 측면 방향으로 퍼진다.
따라서, 제5도에서 보인 형태에서, 제1과 제2트렌치 16a와 16b이 서로로부터 약 5 ∼ 10μm의 상태적으로 큰 거리 W2에 의해서 간격을 둔다.
한편, 제2실시예는 제19도에서 볼 수 있는 것처럼 p형 불순물층 4a를 갖지않기 때문에, 제1과 제2트렌치 16a와 16b의 집적도가 증가될 수 있다.
좀 더 구체적으로, 제1과 제2트렌치 16a와 16b 사이의 거리 W3는 약 5 ∼10μm의 작은 값이 될 수 있다.
따라서, 제1트렌치 16a의 측벽에 형성된 n채널 MOS 트랜지스터의 집적도를 증가시킬 수 있다.
따라서, 전압 구동형 사이리스터를 온 상태로 지정하는데 필요한 시간이 제1실시예에서의 그것 보다 더 짧은 값으로 더욱 줄어들 수 있다.
제20도 ∼ 제23도를 참조하여, p+불순물층 7과 n+캐소드층 6의 패턴의 변형이 아래에 설명될 것이다.
[제1변형]
제20도는 p+불순물층 7과 n+캐소드층 6의 패턴의 제1변형을 보여주는 투시도이다.
제20도의 이 변형에서, 각각의 n+캐소드층 6은 p 베이스층 4의 위면에 도달하는 깊은 위치에 바닥을 가진다.
다른 구조는 제1도에 보인 제 1실시예의 전압 구동형 사이리스터의 그것과 비슷하다.
[제2변형]
제21도에서, p+불순물층 7과 n+캐소드층 6의 패턴의 제2변형이 아래에 설명될 것이다.
이 변형에서, 각각의 n+캐소드층 6이 제1트렌치 16a의 길이 방향에 평행하게 길어졌다.
따라서, 온 상태에 지정되어 있는 동안 n 채널 MOS 트랜지스터의 반전층이 제1트렌치 16a의 측벽을따라 계속적으로 형성된다.
결과적으로, 온전류가 제1실시예에서 보다 더 효과적으로 채널을 통하여 캐소드 전극으로 흐를 수 있다.
n+캐소드층 6은 p 베이스층 4의 위면에 도달하는 깊은 위치에 바닥을 가진다.
따라서, 전압 구동형 사이리스터의 온 상태 동안에 캐소드층 6을 통하여 흐르는 주전류에대한 저항을 줄일 수 있다.
따라서, 큰 전류가 전압 구동형 사이리스터를 통하여 흐를 수 있다.
p+불순물층 7은 제2트렌치 16b의 측벽에 평행하게 계속적으로 길어졌다.
[제3변형]
제3변형이 제22도를 참조하여 아래에 설명될 것이다.
제22도는 제3변형의 전압 구동형 사이리스터를 보여주는 투시도이다.
제22도에서, 이 변형이 턴온 특성 보다도 오히려 의도한 턴오프 특성을 확실히하는 경우에 오히려 적용된다.
이 실시예에서, 제22도에 보인 것처럼, p+불순물층 7은 제2트렌치 16b의 측벽을 따라 연장된다.
p+불순물층 7은 제1트렌치 16a의 측벽에 도달하는 국소적인 부분을 가진다.
따라서, n+캐소드층 6이 제1트렌치 16a의 측벽을따라 선택적으로 그리고 간헐적으로 형성된다.
상기에 설명한 것처럼, p+불순물층 7이 제2트렌치 16b를따라 연장되고 제1과 제2트렌치 16a와 16b 양쪽의 측벽에 도달하는 국소적인 부분을 가지기 때문에, 전에 설명한 제2변형의 경우와 비교하여 p 채널 트랜지스터(즉 전압 구동형 사이리스터를 오프 시켰을 때 중요한 요소로서 작용하는 트랜지스터)의 채널 폭을 증가시키는 것이 가능하다.
따라서, 전압 구동형 사이리스터가 제2변형의 그것 보다 더 빠르고 확실하게 오프 상태로 지정될 수 있다.
[제4변형]
제4변형이 제4변형의 전압 구동형 사이리스터를 보여주는 투시도인 제23도를 참조하여 아래에 설명될 것이다.
이 변형이 턴오프 특성 보다도 오히려 의도한 턴온 특성을 확실히하는 경우에 오히려 적용된다.
이 변형에서, 제23도에 보인 것처럼, n+캐소드층 6은 제1트렌치 16a의 각각의 측벽을따라 계속적으로 형성되고, 제2트렌치 16b의 측벽에 도달하는 국소적인 부분을 가진다.
그것에 의해서, 캐소드 전극과 n+캐소드층 6 사이의 접촉 면적을 증가시키는 것이 가능하다.
따라서, 전압 구동형 사이리스터의 온 상태 동안에 캐소드층 6을 통하여 흐르는 주전류에대한 저항을 줄이는 것이 가능하다.
이것이 큰 전류가 쉽게 얻어질 수 있는 구조를 가능하게 한다.
p+불순물층 7이 제2트렌치 16b의 각 측벽을따라 선택적이고 간헐적으로 형성된다.
상기에 설명한 제1 ∼ 제4변형이 제2실시예에 적용될 수 있다.
본 발명에 따라서, 윗글에 설명한 것처럼, 제3반도체층이 제2영역을 가지고 있어서, 제1트렌치의 바닥 모서리에서 전기장의 집중을 효과적으로 막을 수 있다.
따라서, 전압 구동형 사이리스터는 높은 신뢰성을 가진다.
제3반도체층의 제2영역에 포함된 제1도전형의 불순물 농도는 제3반도체층의 제1영역에 포함된 제1도전형의 불순물 농도 보다 더 크고, 그것에 의해서 전압 구동형 사이리스터가 오프 상태로 지정되었을 때 작용하는 MOS 트랜지스터에 캐리어가 효과적으로 공급될 수 있다.
따라서, 전압 구동형 사이리스터를 오프 상태로 지정하는데 필요한 시간을 줄이고 큰 전류에서 조차 전압 구동형 사이리스터를 오프 시키는 것이 가능하다.
따라서, 전압 구동형 사이리스터는 우수한 턴오프 특성을 가질 수 있다.
제1과 제2트렌치의 번갈아 하는 배치에 의해서, 종래의 개량예와 비교하여 전압 구동형 사이리스터를 온 상태로 지정할 때 작용하는 MOS 트랜지스터의 집적도를 증가시키는 것이 가능하다.
따라서, 전압 구동형 사이리스터를 온 상태로 지정하는데 필요한 시간을 줄일 수 있다.
따라서, 전압 구동형 사이리스터는 우수한 턴온 특성을 가질 수 있다.
제1트렌치의 대향측에 제2영역을 배치함으로서, 전압 구동형 사이리스터가 오프 상태에 있을 때 제3과 제2반도체층 사이의 접합에 퍼지는 공핍층으로 제1트렌치의 바닥 모서리가 덮일 수 있다.
따라서, 전압 구동형 사이리스터는 향상된 신뢰성을 가질 수 있다.
제1트렌치의 측벽에 인접한 제 3반도체층 내의 제1영역의 불순물 농도는 제 2트렌치의 측벽에 인접한 제 3반도체층 내의 제 2영역의 불순물 농도보다 더 낮아서, 전압 구동형 사이리스터가 오프 상태일 때 중요한 요소로 작용하는 MOS 트랜지스터의 채널 영역에 캐리어가 효과적으로 공급된다.
따라서, 전압 구동형 사이리스터를 오프 상태로 지정하는데 필요한 시간을 줄일 수 있다.
따라서, 전압 구동형 사이리스터는 우수한 턴오프 특성을 가질 수 있다.
제1도전형의 불순물층과 제3반도체층이 다른 공정에서 형성되어, 제3반도체층의 불순물 농도에 관계없이 불순물층의 불순물 농도를 증가시킬 수 있다.
그것에 의해서, 불순물층 내에 형성되고 제1트렌치의 측벽에 인접한 영역은 높은 불순물 농도를 가진다.
따라서, 전압 구동형 사이리스터는 우수한 턴오프 특성을 가진다.
따라서, 전압 구동형 사이리스터는 우수한 턴오프 특성을 가진다.
비록 본 발명이 자세하게 설명되고 예시 되었지만, 동일한 것이 예시와 예만의 방법에 의한 것이고 첨부된 청구범위의 용어만에 의해서 제한되는 본 발명의 한계, 정신 및 범위의 방법에 의해서 정해지는 것이 아니라는 것은 확실하게 이해된다.

Claims (20)

  1. 전압구동형 사이리스터는: 제1도전형의 제1반도체층(1): 상기의 제1반도체층(1) 위에 형성된 제2도전형의 제2반도체층(3): 상기의 제2반도체층(3) 위에 형성된 제1도전형의 제3반도체층(4): 상기의 제3반도체층(4) 위에 형성된 제2도전형의 제4반도체층(5): 상기의 제4반도체층(5)의 표면 내에 선택적으로 형성된 제1도전형의 제5반도체층(7): 상기의 제4와 제3반도체층(5, 4)을 관통하여 형성되고 상기의 제2반도체층(3)에 도달하는 다수의 제1트렌치(16a): 상기의 제5와 제4반도체층(7, 5)을 관통하여 형성되고 상기의 제3반도체층(4) 내에 위치한 바닥면을 가지는 다수의 제2트렌치(16b)를 포함하되: 상기의 제1과 제2트렌치(16a, 16b)가 교대로 배치되어 있고: 또한 상기의 전압 구동형 사이리스터는: 상기의 제1과 제2트렌치(5, 7) 내에 형성된 제1과 제2게이트 전극(9a, 9b): 상기의 제4와 제5반도체층(5, 7) 위에 형성된 캐소드 전극(11): 그리고 상기의 제1반도체층(1)의 아랫면 위에 형성된 애노드 전극(12)을 더욱 포함하는 상기의 전압 구동형 사이리스터.
  2. 제1항에 있어서, 상기의 제3과 제2반도체층(4, 3) 사이의 접합 q분이 상기의 제5반도체층(7)의 윗면으로부터 깊이가 일정한 전압 구동형 사이리스터.
  3. 제1항에 있어서, 상기의 제3반도체층(4)은 제1영역과 제2영역을 가지며, 상기의 제1영역은 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 제1깊이에 위치한 제1접합 부분을 가지고 상기의 제2영역(4a)은 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 상기의 제1 깊이 보다 더 큰 제2깊이에 위치한 제2접합 부분을 가지며: 그리고 상기의 제1트렌치(16a)가 상기의 제1영역을 관통하여 위치하고, 상기의 트렌치(16b)는 상기의 제2영역(4a) 내에 위치한 바닥면을 가지는 전압 구동형 사이리스터.
  4. 제1항에 있어서, 상기의 제5반도체층(7)이 상기의 제1과 제2트렌치(16a, 16b)의 길이 방향을따라 선택적으로 형성되고, 상기의 제4반도체층(5)은 상기의 제5반도체층(7) 사이에 존재하고, 상기의 제5반도체층(7) 사이에 존재하는 상기의 제4반도체층(5) 내에 포함되는 제2도전형의 불순물 농도가 상기의 제5반도체층(7)아래에 존재하는 제4반도체층(5)의 그것 보다 더 높은 전압 구동형 사이리스터.
  5. 제1항에 있어서, 상기의 제5반도체층(7)은 상기의 제2트렌치(16b)에 평행하게 상기의 제2트렌치(16b)의 측벽을 따라서 연장하고, 상기의 제4반도체층(5)의 표면층은 상기의 제1트렌치(16a)에 평행하게 상기의 제1트렌치(16a)의 측벽을 따라서 연장하는 전압 구동형 사이리스터.
  6. 제1항에 있어서, 상기의 제5반도체층(7)은 상기의 제2트렌치(16b)에 평행하게 상기의 제2트렌치(16b)의 측벽을 따라서 연장하고, 상기의 제 5반도체층은 상기의 제1트렌치(16a)의 측벽에 도달하는 국소적인 부분을 갖는 전압 구동형 사이리스터.
  7. 제1항에 있어서, 상기의 제4반도체층(5)의 표면층은 상기의 제1트렌치(16a)에 평행하게 상기의 제1트렌치(16a)의 측벽을 따라서 연장하고, 상기의 제4반도체층이 그 표면층에 상기의 제2트렌치(16b)의 측벽에 도달하는 국소적인 부분을 갖는 전압 구동형 사이리스터.
  8. 제1항에 있어서, 상기의 제1트렌치(16a)의 측벽에 인접한 상기의 제3반도체층(4)의 제1영역 내에 포함된 제1도전형의 불순물 농도가 상기의 제2트렌치(16n)의 측벽에 인접한 상기의 제3반도체층(4)의 제2영역의 농도 보다 더 낮은 전압 구동형 사이리스터.
  9. 제8항에 있어서, 상기의 제3반도체층(4)이 상기의 제2트렌치(16b)의 아래에 위치한 부분을 갖고 상기의 제2반도체층으로 내밀은 제1도전형의 제3영역을 가지는 전압 구동형 사이리스터.
  10. 제9항에 있어서, 상기의 제2영역(4a) 내에 포함된 상기의 제1도전형의 불순물 농도가 상기의 제3영역 내에 포함된 제1도전형의 불순물 농도 보다 더 높은 전압 구동형 사이리스터.
  11. 제10항에 있어서, 상기의 제3영역과 상기의 제2반도체층(3) 사이의 접합 부분이 상기의 제1트렌치(16a)의 바닥면의 농도 보다 더 깊은 위치에 있는 전압 구동형 사이리스터.
  12. 전압 구동형 사이리스터는: 제1도전형의 제1반도체층(1): 상기의 제1반도체층(1) 위에 형성된 제2도전형의 제2반도체층(3): 상기의 제2반도체층(3) 위에 형성된 제1도전형의 제3반도체층(4): 상기의 제3반도체층(4) 위에 형성된 제2도전형의 제4반도체층(5): 그리고 상기의 제4반도체층(5)의 표면 내에 선택적으로 형성된 제1도전형의 제5반도체층(7)을 포함하되: 상기의 제3반도체층이, 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 제1깊이에 위치한 제 1접합 부분을 가진 제 1영역과, 상기의 제 2반도체층(3)과 만나고 상기의 제 5반도체층(7)의 윗면으로부터 상기의 제 1깊이 보다 더 큰 제2깊이에 위치한 제2접합 부분을 가진 제2영역을 포함하고: 상기의 전압 구동형 사이리스터는 : 상기의 제4반도체층(5)과 상기의 제1영역을 관통하여 형성되고, 상기의 제2반도체층(3)에 도달하는 제1트렌치(16a): 상기의 제4와 제5반도체층(5, 7)을 관통하여 형성되고 상기의 제2영역 내에 위치한 바닥면을 가지는 제2트렌치(16b): 각각 상기의 제1과 제2트렌치(5, 7) 내에 형성된 제1과 제2게이트 전극(9a, 9b), 상기의 제4와 제5반도체층(5, 7) 위에 형성된 캐소드 전극(11): 그리고 상기의 제1반도체층(1)의 아랫면 위에 형성된 애노드 전극(12)을 더욱 포함하는 상기의 전압 구동형 사이리스터.
  13. 제12항에 있어서, 상기의 제2접합 부분이 상기의 제1트렌치(16a) 보다 더 깊은 위치에 있는 전압 구동형 사이리스터.
  14. 제12항에 있어서, 상기의 제2영역(4a)에 포함된 제1도전형의 불순물 농도가 상기의 제1영역 내에 포함된 제1도전형의 불순물 농도 보다 더 높은 전압 구동형 사이리스터.
  15. 제12항에 있어서, 쌍의 상기의 제2영역(4a)이 상기의 제1영역의 대향측에 형성되고, 상기의 제1트렌치(16a)가 상기의 제 1영역을 관통하여 형성되고 쌍의 상기의 제 2트렌치(16b)는 쌍의 상기의 제2영역(4a) 내에 위치한 바닥면을 가지는 전압 구동형 사이리스터.
  16. 제15항에 있어서, 다수의 제1트렌치(16a)가 쌍의 제2영역(4a) 사이에 형성된 전압 구동형 사이리스터.
  17. 제1도전형의 애노드층(1): 상기의 애노드층(1) 위에 형성된 제2도전형의 제1베이스층(3): 상기의 제1베이스층(3) 위에 형성된 제1도전형의 제2베이스층(4): 상기의 제2베이스층(4) 위에 형성된 제2도전형의 캐소드층(5): 상기의 캐소드층(5)의 표면 내에 선택적으로 형성된 제1도전형의 불순물층(7): 상기의 캐소드층(5)과 상기의 제2베이스층(4)을 관통하여 형성되고 상기의 제1베이스층(3)에 도달하는 다수의 제1트렌치(16a): 상기의 제1트렌치(16a)와 교대로 배치되고 상기의 제2베이스층(4) 내에 위치한 그들은 바닥면을 가지고 상기의 불순물층(7)과 상기의 캐소드층(5)을 관통하여 형성된 다수의 제2트렌치(16b): 상기의 제1트렌치(16a) 내에 형성된 다수의 온 게이트(9a): 상기의 제2트렌치(16b) 내에 형성된 다수의 오프 게이트(9b): 상기의 불순물층(7)의 표면과 상기의 캐소드층(5) 위에 형성된 캐소드 전극(11): 그리고 상기의 애노드층(1)의 아랫면 위에 형성된 애노드 전극(12)을 포함하는 전압 구동형 사이리스터.
  18. 제1도전형의 제1반도체층(1) 위에 제2도전형의 제2반도체층(3)을 형성하고: 제1도전형의 제3반도체층(4)을 형성하기 위하여 상기의 제2반도체층(3)의 표면으로 제1도전형의 불순물을 도입하고: 제2도전형의 제4반도체층(5)을 형성하기 위하여 상기의 제3반도체층(4)의 전체 표면으로 제2도전형의 불순물을 도입하고: 제5반도체층(7)을 형성하기 위하여 상기의 제4반도체층(5)의 표면으로 제1도전형의 불순물을 선택적으로 도입하고: 제1과 제2트렌치(16a, 16b)를 형성하는데, 상기의 제1트렌치(16a)는 상기의 제5와 제4반도체층(7, 5)을 관통하여 연장하고 상기의 제3반도체층(4) 내에 위치한 바닥면을 가지고, 그리고 제2트렌치(16b)는 상기의 제5, 제4 및 제3반도체층(7, 5, 4)을 관통하여 상기의 제2반도체층(3)에까지 연장하며: 각각, 그 사이에 절연충(8)을 가지고 상기의 제1과 제2트렌치(16a, 16b)의 내부 표면 위에 제1과 제2게이트 전극(9a, 9b)를 형성하고: 상기의 제1과 제2게이트 전극(9a, 9b) 위에 절연층(10)을 형성하고: 상기의 제5반도체층(7)의 표면과 상기의 제4반도체층(5)의 상기의 표면위의 일부분 위에 캐소드 전극(11)을 형성하고: 그리고 상기의 제1반도체층(1)의 아랫면 위에 애노드 전극(12)을 형성하는 공정들을 포함하는 전압 구동형 사이리스터의 제조방법.
  19. 제18항에 있어서, 상기의 제3반도체층(4)은 그 표면으로부터 제1확산 깊이를 가지는 제1영역(4a)과, 그 표면으로부터 상기의 제1확산 깊이 보다 더 작은 제2확산 깊이를 가지는 제2영역을 포함하고, 상기의 제3반도체층을 형성하는 상기의 공정이 상기의 제2반도체층(3)의 표면으로 제1도전형의 불순물을 선택적으로 도입하고 그것에 의해서 상기의 제1영역(4a)을 형성하기 위한 확산공정을 실시하고: 그리고 상기의 제2반도체층(3)의 전체 표면으로 제1도전형의 불순물을 도입하여 상기의 제2영역을 형성하기 위하여 상기의 제2확산 깊이에까지 제1도전형의 상기의 불순물을 확산시키는 공정을 포함하는 전압 구동형 사이리스터의 제조방법.
  20. 제18항에 있어서, 상기의 제2반도체층(3)의 상기의 전체 표면으로 제1도전형의 불순물을 도입하고 확산 공정을 실시하여 균일한 깊이를 가지도록 상기의 제3반도체층이 형성되는 전압 구동형 사이리스터의 제조방법.
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