KR950021736A - 전압구동형 사이리스터와 그 제조방법 - Google Patents

전압구동형 사이리스터와 그 제조방법 Download PDF

Info

Publication number
KR950021736A
KR950021736A KR1019940033747A KR19940033747A KR950021736A KR 950021736 A KR950021736 A KR 950021736A KR 1019940033747 A KR1019940033747 A KR 1019940033747A KR 19940033747 A KR19940033747 A KR 19940033747A KR 950021736 A KR950021736 A KR 950021736A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
trench
voltage
region
Prior art date
Application number
KR1019940033747A
Other languages
English (en)
Other versions
KR0146640B1 (ko
Inventor
마사나 하라다
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR950021736A publication Critical patent/KR950021736A/ko
Application granted granted Critical
Publication of KR0146640B1 publication Critical patent/KR0146640B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

N 버퍼층(2)과 n-베이스층(3)이 p+애노드층(1) 위에 형성된다.
P 베이스층(4)이 n-베이스층(3) 위에 형성된다.
P 베이스층(4)은 n-베이스층(3)으로 내밀은 p형 불순물층(4a)을 가진다.
N 캐소드층 (5), n+캐소드층(6) 및 p+불순물층(7)이 p 베이스층(4) 위에 형성된다.
제1트렌치(16a)가 p+불순물층(7), n 캐소드층(5) 및 p 베이스층(4)을 관통하여 형성된다.
온 게이트(9a)가 제1트렌치(16a) 내에 형성된다.
제2트렌치(16b)가 p형 불순물층(4a) 내에 위치한 바닥면을 가지고 p+불순물층(7)과 n캐소드층(5)을 관통하여 형성된다.
오프 게이트(9b)가 제2트렌치(16b) 내에 형성된다.
제1과 제2트렌치가 되도록 교대로 형성된다.
그것에 의해서, 전압 구동형 사이리스터는 향상된 턴온과 턴오프 특성과 높은 신뢰성을 가진다.

Description

전압구동형 사이리스터와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예의 저압 구동형 사이리스터를 보여주는 투시도.
제2도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 동작 원리를 도식적으로 보여주는 도면.
제3도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 제1특징을 도식적으로 보여주는 도면.
제4도는 본 발명의 제1실시예의 전압 구동형 사이리스터의 제2특징을 도식적으로 보여주는 도면.
제5도는 본발명의 제1실시예의 전압 구동형 사이리스터에서 제2트렌치(trench)와 그 주변의 확대된 단면도.

Claims (20)

  1. 전압구동형 사이리스터는: 제1도전형의 제1반도체층(1): 상기의 제1반도체층(1) 위에 형성된 제2도전형의 제2반도체층(3): 상기의 제2반도체층(3) 위에 형성된 제1도전형의 제4반도체층(5): 상기의 제4반도체층(5)의표면 내에 선택적으로 형성된 제1도전형의 제5반도체층(7): 상기의 제4와 제3반도체층(5, 4)을 관통하여 형성되고 상기의 제2반도체층(3)에 도달하는 다수의 제1트렌치(16a): 상기의 제5와 제4반도체층(7, 5)을 관통하여 형성되고 상기의 제3반도체층(4) 내에 위치한 바닥면을 가지는 다수의 제2트렌치(16b)를 포함하되: 상기의 제1과 제2트렌치(16a, 16b)가 교대로 배치되어 있고: 또한 상기의 전압 구동형 사이리스터는: 상기의 제1과 제1트렌치(5, 7) 내에 형성된 제1과 제2게이트 전극(9a, 9b): 상기의 제4와 제5반도체층(5, 7) 위에 형성된 캐소드 전극(11): 그리고 상기의 제1반도체층(1)의 아랫면 위에 형성된 애노드 전극(12)을 더욱 포함하는 상기의 전압 구동형 사이리스터.
  2. 제1항에 있어서, 상기의 제3과 제2반도체층(4, 3) 사이의 접합 부분이 상기의 제5반도체층(7)의 윗면으로부터 깊이가 일정한 전압 구동형 사이리스터.
  3. 제1항에 있어서, 상기의 제3반도체층(4)은 제1영역과 제2영역을 가지며, 상기의 제1영역은 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 제1깊이에 위치한 제1접합 부분을 가지고 상기의 제2영역(4a)은 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 상기의 제1 깊이 보다 더 큰 제2깊이에 위치한 제2접합 부분을 가지며: 그리고 상기의 제1트렌치(16a)가 상기의 제1영역을 관통하여 위치하고, 상기의 트렌치(16b)는 상기의 제2영역(4a) 내에 위치한 바닥면을 가지는 전압 구동형 사이리스터.
  4. 제1항에 있어서, 상기의 제5반도체층(7)이 상기의 제1과 제2트렌치(16a, 16b)의 길이 방향을따라 선택적으로 형성되고, 상기의 제4반도체층(5)은 상기의 제5반도체층(7) 사이에 존재하고, 상기의 제5반도체층(7) 사이에 존재하는 상기의 제4반도체층(5) 내에 포함되는 제2도전형의 불순물 농도가 상기의 제5반도체층(7)아래에 존재하는 제4반도체층(5)의 그것 보다 더 높은 전압 구동형 사이리스터.
  5. 제1항에 있어서, 상기의 제5반도체층(7)은 상기의 제2트렌치(16b)에 평행하게 상기의 제2트렌치(16b)의 측벽을 따라서 연장하고, 상기의 제4반도체층(5)의 표면층은 상기의 제1트렌치(16a)에 평행하게 상기의 제1트렌치(16a)의 측벽을 따라서 연장하는 전압 구동형 사이리스터.
  6. 제1항에 있어서, 상기의 제5반도체층(7)은 상기의 제2트렌치(16b)에 평행하게 상기의 제2트렌치(16b)의 측벽을 따라서 연장하고, 상기의 제 5반도체층은 상기의 제1트렌치(16a)의 측벽에 도달하는 국소적인 부분을 갖는 전압 구동형 사이리스터.
  7. 제1항에 있어서, 상기의 제4반도체층(5)의 표면층은 상기의 제1트렌치(16a)에 평행하게 상기의 제1트렌치(16a)의 측벽을 따라서 연장하고, 상기의 제4반도체층이 그 표면층에 상기의 제2트렌치(16b)의 측벽에 도달하는 국소적인 부분을 갖는 전압 구동형 사이리스터.
  8. 제1항에 있어서, 상기의 제1트렌치(16a)의 측벽에 인접한 상기의 제3반도체층(4)의 제1영역 내에 포함된 제1도전형의 불순물 농도가 상기의 제2트렌치(16b)의 측벽에 인접한 상기의 제3반도체층(4)의 제2영역의 농도 보다 더 낮은 전압 구동형 사이리스터.
  9. 제8항에 있어서, 상기의 제3반도체층(4)이 상기의 제2트렌치(16b)의 아래에 위치한 부분을 갖고 상기의 제2반도체층으로 내밀은 제1도전형의 제3영역을 가지는 전압 구동형 사이리스터.
  10. 제9항에 있어서, 상기의 제2영역(4a) 내에 포함된 상기의 제1도전형의 불순물 농도가 상기의 제3영역 내에 포함된 제1도전형의 불순물 농도 보다 더 높은 전압 구동형 사이리스터.
  11. 제10항에 있어서, 상기의 제3영역과 상기의 제2반도체층(3) 사이의 접합 부분이 상기의 제1트렌치(16a)의 바닥면의 농도 보다 더 깊은 위치에 있는 전압 구동형 사이리스터.
  12. 전압 구동형 사이리스터는: 제1도전형의 제1반도체층(1): 상기의 제1반도체층(1) 위에 형성된 제2도전형의 제2반도체층(3): 상기의 제2반도체층(3) 위에 형성된 제1도전형의 제3반도체층(4): 상기의 제3반도체층(4) 위에 형성된 제2도전형의 제4반도체층(5): 그리고 상기의 제4반도체층(5)의 표면 내에 선택적으로 형성된 제1도전형의 제5반도체층(7)을 포함하되: 상기의 제3반도체층이, 상기의 제2반도체층(3)과 만나고 상기의 제5반도체층(7)의 윗면으로부터 제1깊이에 위치한 제 1접합 부분을 가진 제 1영역과, 상기의 제 2반도체층(3)과 만나고 상기의 제 5반도체층(7)의 윗면으로부터 상기의 제 1깊이 보다 더 큰 제2깊이에 위치한 제2접합 부분을 가진 제2영역을 포함하고: 상기의 전압 구동형 사이리스터는 : 상기의 제4반도체층(5)과 상기의 제1영역을 관통하여 형성되고, 상기의 제2반도체층(3)에 도달하는 제1트렌치(16a): 상기의 제4와 제5반도체층(5, 7)을 관통하여 형성되고 상기의 제2영역 내에 위치한 바닥면을 가지는 제2트렌치(16b): 각각 상기의 제1과 제2트렌치(5, 7) 내에 형성된 제1과 제2게이트 전극(9a, 9b), 상기의 제4와 제5반도체층(5, 7) 위에 형성된 캐소드 전극(11): 그리고 상기의 제1반도체층(1)의 아랫면 위에 형성된 애노드 전극(12)을 더욱 포함하는 상기의 전압 구동형 사이리스터.
  13. 제12항에 있어서, 상기의 제2접합 부분이 상기의 제1트렌치(16a) 보다 더 깊은 위치에 있는 전압 구동형 사이리스터.
  14. 제12항에 있어서, 상기의 제2영역(4a)에 포함된 제1도전형의 불순물 농도가 상기의 제1영역 내에 포함된 제1도전형의 불순물 농도 보다 더 높은 전압 구동형 사이리스터.
  15. 제12항에 있어서, 쌍의 상기의 제2영역(4a)이 상기의 제1영역의 대향측에 형성되고, 상기의 제1트렌치(16a)가 상기의 제 1영역을 관통하여 형성되고 쌍의 상기의 제 2트렌치(16b)는 쌍의 상기의 제2영역(4a) 내에 위치한 바닥면을 가지는 전압 구동형 사이리스터.
  16. 제15항에 있어서, 다수의 제1트렌치(16a)가 쌍의 제2영역(4a) 사이에 형성된 전압 구동형 사이리스터.
  17. 제1도전형의 애노드층(1): 상기의 애노드층(1) 위에 형성된 제2도전형의 제1베이스층(3): 상기의 제1베이스층(3) 위에 형성된 제1도전형의 제2베이스층(4): 상기의 제2베이스층(4) 위에 형성된 제2도전형의 캐소드층(5): 상기의 캐소드층(5)의 표면 내에 선택적으로 형성된 제1도전형의 불순물층(7): 상기의 캐소드층(5)과 상기의 제2베이스층(4)을 관통하여 형성되고 상기의 제1베이스층(3)에 도달하는 다수의 제1트렌치(16a): 상기의 제1트렌치(16a)와 교대로 배치되고 상기의 제2베이스층(4) 내에 위치한 그들은 바닥면을 가지고 상기의 불순물층(7)과 상기의 캐소드층(5)을 관통하여 형성된 다수의 제2트렌치(16b): 상기의 제1트렌치(16a) 내에 형성된 다수의 온 게이트(9a): 상기의 제2트렌치16b) 내에 형성된 다수의 오프 게이트(9b): 상기의 불순물층(7)의 표면과 상기의 캐소드층(5) 위에 형성된 캐소드 전극(11): 그리고 상기의 애노드층(1)의 아랫면 위에 형성된 애노드 전극(12)을 포함하는 전압 구동형 사이리스터.
  18. 제1도전형의 제1반도체층(1) 위에 제2도전형의 제2반도체층(3)을 형성하고: 제1도전형의 제3반도체층(4)을 형성하기 위하여 상기의 제2반도체층(3)의 표면으로 제1도전형의 불순물을 도입하고: 제2도전형의 제4반도체층(5)을 형성하기 위하여 상기의 제3반도체층(4)의 전체 표면으로 제2도전형의 불순물을 도입하고: 제5반도체층(7)을 형성하기 위하여 상기의 제4반도체층(5)의 표면으로 제1도전형의 불순물을 선택적으로 도입하고: 제1과 제2트렌치(16a, 16b)를 형성하는데, 상기의 제1트렌치(16a)는 상기의 제5와 제4반도체층(7, 5)을 관통하여 연장하고 상기의 제3반도체층(4) 내에 위치한 바닥면을 가지고, 그리고 제2트렌치(16b)는 상기의 제5, 제4 및 제3반도체층(7, 5, 4)을 관통하여 상기의 제2반도체층(3)에까지 연장하며: 각각, 그 사이에 절연충(8)을 가지고 상기의 제1과 제2트렌치(16a, 16b)의 내부 표면 위에 제1과 제2게이트 전극(9a, 9b)를 형성하고: 상기의 제1과 제2게이트 전극(9a, 9b) 위에 절연층(10)을 형성하고: 상기의 제5반도체층(7)의 표면과 상기의 제4반도체층(5)의 상기의 표면위의 일부분 위에 캐소드 전극(11)을 형성하고: 그리고 상기의 제1반도체층(1)의 아랫면 위에 애노드 전극(12)을 형성하는 공정들을 포함하는 전압 구동형 사이리스터의 제조방법.
  19. 제18항에 있어서, 상기의 제3반도체층(4)은 그 표면으로부터 제1확산 깊이를 가지는 제1영역(4a)과, 그 표면으로부터 상기의 제1확산 깊이 보다 더 작은 제2확산 깊이를 가지는 제2영역을 포함하고, 상기의 제3반도체층을 형성하는 상기의 공정이 상기의 제2반도체층(3)의 표면으로 제1도전형의 불순물을 선택적으로 도입하고 그것에 의해서 상기의 제1영역(4a)을 형성하기 위한 확산공정을 실시하고: 그리고 상기의 제2반도체층(3)의 전체 표면으로 제1도전형의 불순물을 도입하여 상기의 제2영역을 형성하기 위하여 상기의 제2확산 깊이에까지 제1도전형의 상기의 불순물을 확산시키는 공정을 포함하는 전압 구동형 사이리스터의 제조방법.
  20. 제18항에 있어서, 상기의 제2반도체층(3)의 상기의 전체 표면으로 제1도전형의 불순물을 도입하고 확산 공정을 실시하여 균일한 깊이를 가지도록 상기의 제3반도체층이 형성되는 전압 구동형 사이리스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940033747A 1993-12-15 1994-12-12 전압구동형 사이리스터와 그 제조방법 KR0146640B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP31504593A JP3260944B2 (ja) 1993-12-15 1993-12-15 電圧駆動型サイリスタおよびその製造方法
JP93-315045 1993-12-15

Publications (2)

Publication Number Publication Date
KR950021736A true KR950021736A (ko) 1995-07-26
KR0146640B1 KR0146640B1 (ko) 1998-08-01

Family

ID=18060770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033747A KR0146640B1 (ko) 1993-12-15 1994-12-12 전압구동형 사이리스터와 그 제조방법

Country Status (7)

Country Link
US (1) US5457329A (ko)
EP (1) EP0658939B1 (ko)
JP (1) JP3260944B2 (ko)
KR (1) KR0146640B1 (ko)
DE (1) DE69434562T2 (ko)
DK (1) DK0658939T3 (ko)
TW (1) TW327244B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714857B1 (ko) * 2004-05-31 2007-05-08 미쓰비시덴키 가부시키가이샤 절연 게이트형 반도체장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777346A (en) * 1996-01-16 1998-07-07 Harris Corporation Metal oxide semiconductor controlled thyristor with an on-field effect transistor in a trench
JPH09246523A (ja) * 1996-03-13 1997-09-19 Mitsubishi Electric Corp 半導体装置
US6080625A (en) * 1998-08-26 2000-06-27 Lucent Technologies Inc. Method for making dual-polysilicon structures in integrated circuits
JP3647676B2 (ja) * 1999-06-30 2005-05-18 株式会社東芝 半導体装置
US6534828B1 (en) * 2000-09-19 2003-03-18 Fairchild Semiconductor Corporation Integrated circuit device including a deep well region and associated methods
JP4534500B2 (ja) * 2003-05-14 2010-09-01 株式会社デンソー 半導体装置の製造方法
KR100549010B1 (ko) * 2004-06-17 2006-02-02 삼성전자주식회사 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들
CN103137658A (zh) * 2011-11-30 2013-06-05 成都成电知力微电子设计有限公司 半导体器件的含导电颗粒的绝缘体与半导体构成的耐压层
US9306048B2 (en) * 2012-10-01 2016-04-05 Pakal Technologies Llc Dual depth trench-gated mos-controlled thyristor with well-defined turn-on characteristics
JP2015176891A (ja) 2014-03-13 2015-10-05 株式会社東芝 半導体装置
JP2015177010A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置およびその製造方法
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
US11145717B2 (en) * 2018-10-01 2021-10-12 Pakal Technologies, Inc. Cellular insulated gate power device with edge design to prevent failure near edge
CN112750902B (zh) * 2021-02-05 2021-11-02 深圳吉华微特电子有限公司 一种高抗短路能力的沟槽栅igbt

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3380136D1 (en) * 1982-04-12 1989-08-03 Gen Electric Semiconductor device having a diffused region of reduced length and method of fabricating the same
EP0159663A3 (en) * 1984-04-26 1987-09-23 General Electric Company High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication
DE3689680T2 (de) * 1985-09-30 1994-06-23 Toshiba Kawasaki Kk Mittels Steuerelektrode abschaltbarer Thyristor mit unabhängigen Zünd-/Lösch-Kontrolltransistoren.
JP3119890B2 (ja) * 1991-04-16 2000-12-25 株式会社東芝 絶縁ゲート付サイリスタ
JP2504862B2 (ja) * 1990-10-08 1996-06-05 三菱電機株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714857B1 (ko) * 2004-05-31 2007-05-08 미쓰비시덴키 가부시키가이샤 절연 게이트형 반도체장치

Also Published As

Publication number Publication date
DE69434562D1 (de) 2006-01-05
EP0658939B1 (en) 2005-11-30
EP0658939A3 (en) 1999-05-19
US5457329A (en) 1995-10-10
JPH07169941A (ja) 1995-07-04
DE69434562T2 (de) 2006-08-10
TW327244B (en) 1998-02-21
JP3260944B2 (ja) 2002-02-25
EP0658939A2 (en) 1995-06-21
KR0146640B1 (ko) 1998-08-01
DK0658939T3 (da) 2005-12-27

Similar Documents

Publication Publication Date Title
KR100607526B1 (ko) 연장된 트렌치와 도핑 영역을 갖는 모스-게이트 파워디바이스 및 그 성형공정
US6351009B1 (en) MOS-gated device having a buried gate and process for forming same
US6501129B2 (en) Semiconductor device
US5581100A (en) Trench depletion MOSFET
US6362505B1 (en) MOS field-effect transistor with auxiliary electrode
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
KR101347525B1 (ko) 전력 디바이스를 위한 트랜치 필드 플레이트 종단부
EP2342753B1 (en) Insulated gate bipolar transistor
KR950021736A (ko) 전압구동형 사이리스터와 그 제조방법
US8735249B2 (en) Trenched power semiconductor device and fabrication method thereof
JPH08264764A (ja) 半導体装置
JP2008516451A (ja) 低ミラーキャパシタンスのｍｏｓゲート構造トランジスタ
KR960043266A (ko) 모오스 게이트형 전력 트랜지스터
KR20020086302A (ko) 반도체 장치
US20050116284A1 (en) Semiconductor devices
KR100297705B1 (ko) 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
US6207993B1 (en) Field effect semiconductor device
KR20080014855A (ko) 반도체 디바이스
JP2001352061A (ja) 半導体装置
KR970060477A (ko) 반도체 장치
KR970024267A (ko) 트렌치 DMOS 트랜지스터와 그의 제조방법(a trench DMOS and a method of fabricating the same)
KR870004529A (ko) 반도체 기억장치
KR100316723B1 (ko) 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터
JP3859969B2 (ja) 補助電極を有するｍｏｓ電界効果トランジスタ
US20220231164A1 (en) Switching element

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090508

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee