KR970024267A - 트렌치 DMOS 트랜지스터와 그의 제조방법(a trench DMOS and a method of fabricating the same) - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract 6
- 239000004065 semiconductor Substances 0.000 claims abstract 12
- 238000009792 diffusion process Methods 0.000 claims abstract 9
- 239000000463 material Substances 0.000 claims abstract 6
- 239000012535 impurity Substances 0.000 claims abstract 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 4
- 229920005591 polysilicon Polymers 0.000 claims abstract 4
- 239000000758 substrate Substances 0.000 claims abstract 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 238000000206 photolithography Methods 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000034 method Methods 0.000 abstract 2
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Abstract
본 발명은 트렌치 DMOS 트랜지스터및 그의 제조방법에 관한 것으로서, 그 구성은 제1도전형을 갖는 고농도 반도체물질의 제1영역(10)과 이 제1영역상에 형성있되 동일한 도전형을 갖는 저농도반도체물질의 제2영역(12)으로 구성된 반도체기판과; 상기 제2영역상에 형성되어 있는 제2도전형의 확산층(14)과; 상기 확산층(14)을 관통하여 상기 제2영역(12)의 상부까지 연장되고 그리고 소정거리 떨어져 형성되어 있는 복수의 트렌치와; 상기 확산층(14)의 표면에 형성된 제1도전형을 갖는 고농도불순물층(16)과; 상기 복수 트렌치의 각각의 측벽과 저부표면상에 형성된 게이트산화막(18)과; 상기 복수 게이트산화막의 각각위에 형성된 폴리실리콘막(20)을 포함한다. 본 발명의 방법에 따라 제조된 트렌치 DMOS 트랜지스터는 소오스전극에 공통적으로 연결되는 소오스콘택영역과 몸체층이 차지하는 면적에 비해서 게이트폴리실리콘층의 측벽을 따라서 형성되는 채널층이 차지하는 면적이 상대적으로 크게 형성되어 있으므로 고전류구동의 특성을 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 트렌치 DMOS 트랜지스터의 구조를 보인 도면으로서,
제2A도는 상기 트렌치 DMOS 트랜지스터의 평면도이고,
제2B도는 제2A도에서 보인 상기 DMOS 트랜지스터의 부분을 확대한 평면도이며 그리고
제2C도는 제2B도에서 보인 상기 DMOS 트랜지스터의 단면도.
Claims (6)
- 트렌치 DMOS 트랜지스터에 있어서, 제1도전형을 갖는 고농도 반도체물질의 제1영역(10)과 이 제1영역상에 형성있되 동일한 도전형을 갖는 저농도반도체물질의 제2영역(12)으로 구성된 반도체기판과; 상기 제2영역상에 형성되어 있는 제2도전형의 확산층(14)과; 상기 확산층(14)을 관통하여 상기 제2영역(12)의 상부까지 연장되고 그리고 소정거리 떨어져 형성되어 있는 복수의 트렌치와; 상기 확산층(14)의 표면에 형성되어 있고, 그리고 셀과 셀사이를 전기적으로 접속하는 제1도전형의 고농도불순물층(16)과, 상기 복수 트렌치의 각각의 측벽과 저부표면상에 형성된 게이트산화막(18)과; 상기 복수 게이트산화막의 각각위에 형성된 폴리실리콘막(20)을 포함하는 것을 특징으로 하는 트렌치 DMOS 트랜지스터.
- 트렌치 DMOS 트랜지스터의 제조방법에 있어서, 제1도전형을 갖는 고농도반도체물질의 제1영역(10)을 준비하는 공정과; 상기 제1영역상에 형성되어 있되, 상기 제1영역의 도전형과 동일한 도전형을 갖는 저농도반도체물질의 제2영역(12)을 형성하는 공정과; 상기 제2영역상에 형성되어 있되, 제2도전형을 갖는 확산층(14)을 형성하는 공정과; 소오스형성용 마스크를 사용하여 상기 확산층(14)의 표면에 제1도전형의 순물이온을 주입하여 고농도불순물층(16)을 형성하는 공정과; 트렌치형성용 마스크를 사용하여 복수의 트렌치(15a, 15b)를 형성하되, 이 복수의 트렌치사이에 상기 확산층(14)과 고농도불순물층(16)이 위치 하도록 하는 공정과; 상기 복수 트렌치 각각의 측벽과 저부표면상에 게이트산화막(18)을 형성하는 공정과; 상기 게이트산화막상에 폴리실리콘막(20a, 20b)을 형성하는 공정을 포함하는 것을 특징으로 하는 트렌치 DMOS 트랜지스터.
- 제 2 항에 있어서, 상기 소오스형성용 마스크는 포토리소그라피기술에 의해서 형성된 소정 패턴의 유전체막인 것을 특징으로 하는 트렌치 DMOS 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 유전체 막은 실리콘 산화막인 것을 특징으로 하는 트렌치 DMOS 반도체장치의 제조방법.
- 제 2 항에 있어서, 상기 트렌치형성용 마스크는 포토리소그라피기술에 의해서 형성된 소정 패턴의 유전체막인 것은 특징으로 하는 트렌치 DMOS 반도체장치의 제조장치.
- 제 2 항에 있어서, 상기 유전체 막은 실리콘산화막인 것을 특징으로 하는 트렌치 DMOS 반도체장치의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950035598A KR0159073B1 (ko) | 1995-10-16 | 1995-10-16 | 트렌치 dmos 트랜지스터와 그의 제조방법 |
JP8013754A JPH09116148A (ja) | 1995-10-16 | 1996-01-30 | トレンチdmosトランジスタ及びその製造方法 |
TW085105541A TW297929B (en) | 1995-10-16 | 1996-05-10 | The DMOS with trench and its manufacturing method |
CN96108636A CN1148274A (zh) | 1995-10-16 | 1996-06-21 | 沟槽型dmos晶体管及其制造方法 |
US08/730,792 US5872377A (en) | 1995-10-16 | 1996-10-16 | Power semiconductor devices having highly integrated unit cells therein |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950035598A KR0159073B1 (ko) | 1995-10-16 | 1995-10-16 | 트렌치 dmos 트랜지스터와 그의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970024267A true KR970024267A (ko) | 1997-05-30 |
KR0159073B1 KR0159073B1 (ko) | 1998-12-01 |
Family
ID=19430316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950035598A KR0159073B1 (ko) | 1995-10-16 | 1995-10-16 | 트렌치 dmos 트랜지스터와 그의 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5872377A (ko) |
JP (1) | JPH09116148A (ko) |
KR (1) | KR0159073B1 (ko) |
CN (1) | CN1148274A (ko) |
TW (1) | TW297929B (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3329707B2 (ja) * | 1997-09-30 | 2002-09-30 | 株式会社東芝 | 半導体装置 |
JP3344381B2 (ja) * | 1999-08-23 | 2002-11-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
CN100416858C (zh) * | 2001-02-01 | 2008-09-03 | 三菱电机株式会社 | 半导体器件 |
US6710414B2 (en) | 2002-05-10 | 2004-03-23 | General Semiconductor, Inc. | Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes |
US6861337B2 (en) * | 2002-05-10 | 2005-03-01 | General Semiconductor, Inc. | Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes |
JP2006210777A (ja) * | 2005-01-31 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
WO2008010148A1 (en) * | 2006-07-14 | 2008-01-24 | Nxp B.V. | Trench field effect transistors |
CN102034708B (zh) * | 2009-09-27 | 2012-07-04 | 无锡华润上华半导体有限公司 | 沟槽型dmos晶体管的制作方法 |
US8134205B2 (en) * | 2010-01-06 | 2012-03-13 | Ptek Technology Co., Ltd. | Layout structure of power MOS transistor |
CN107863383B (zh) * | 2016-09-22 | 2021-05-07 | 常州中明半导体技术有限公司 | 一种具有半封闭原胞的绝缘栅双极型晶体管器件结构 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4961100A (en) * | 1988-06-20 | 1990-10-02 | General Electric Company | Bidirectional field effect semiconductor device and circuit |
US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
DE69029180T2 (de) * | 1989-08-30 | 1997-05-22 | Siliconix Inc | Transistor mit Spannungsbegrenzungsanordnung |
JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
US5242845A (en) * | 1990-06-13 | 1993-09-07 | Kabushiki Kaisha Toshiba | Method of production of vertical MOS transistor |
US5282018A (en) * | 1991-01-09 | 1994-01-25 | Kabushiki Kaisha Toshiba | Power semiconductor device having gate structure in trench |
EP0527600B1 (en) * | 1991-08-08 | 2003-06-25 | Kabushiki Kaisha Toshiba | Insulated trench gate bipolar transistor |
JP2837033B2 (ja) * | 1992-07-21 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
-
1995
- 1995-10-16 KR KR1019950035598A patent/KR0159073B1/ko not_active IP Right Cessation
-
1996
- 1996-01-30 JP JP8013754A patent/JPH09116148A/ja active Pending
- 1996-05-10 TW TW085105541A patent/TW297929B/zh not_active IP Right Cessation
- 1996-06-21 CN CN96108636A patent/CN1148274A/zh active Pending
- 1996-10-16 US US08/730,792 patent/US5872377A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1148274A (zh) | 1997-04-23 |
TW297929B (en) | 1997-02-11 |
KR0159073B1 (ko) | 1998-12-01 |
JPH09116148A (ja) | 1997-05-02 |
US5872377A (en) | 1999-02-16 |
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A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20130722 Year of fee payment: 16 |
|
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