KR930001484A - Dmos 트랜지스터를 제조하기 위한 방법 - Google Patents

Dmos 트랜지스터를 제조하기 위한 방법 Download PDF

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Abstract

내용 없음

Description

DMOS 트랜지스터를 제조하기 위한 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 양호한 실시예에 따른 여러가지 제조단계에서 제조된 실리콘 웨이퍼의 단면도.

Claims (17)

  1. 제1도전형의 반도체 층 표면에 반도체 디바이스를 제조하기 위한 방법에 있어서, 반도체 층 상에 측벽을 갖는 개구를 정하는 선정된 패턴을 갖는 게이트 도전층을 형성하고 상기 반도체 층과 절연하는 단계, 상기 반도체층의 상기 표면 내에 제2도전형의 웰을 주입하고 상기 게이트 도전층의 상기 측벽과 자기 정합되는 단계, 상기 게이트 도전층의 상기 측벽과 자기 정합된 상기 제1도전형이고 상기 웰 내에 포함된 제1표면 영역을 형성하는 단계, 선정된 두께를 갖고 있고, 상기 개구 내에 제2개구를 정하며 상기 개구로부터 일정 간격 만큼의 여유부를 갖는 희생 측벽 층을 상기 게이트 층의 상기 측벽 위에 형성하는 단계, 상기 웰 내에 상기 제2도전형의 표면 영역을 형성하고 상기 희생 측벽 층과 자기 정합되는 단계, 제2도전형이고, 상기 제1표면 영역에 의해 둘러싸인 제2표면 영역을 상기 측벽 층과 자기 정합된 상기 반도체 층의 상기 제1표면 영역내에 형성하는 단계, 상기 희생 측벽층을 제거하는 단계, 상기 패터닝된 도전층의 상기 측벽 위에 상기 제거된 희생 측벽 층의 것 보다 얇은 선정된 두께로 절연 측벽을 형성하고 상기 제2표면 영역을 둘러싸는 상기 제1표면 영역의 일부분 뿐만 아니라 상기 제2표면 영역을 노출시키는 단계 및 상기 반도체 층의 상기 표면에 상기 노출된 제2표면 영역 및 상기 제2표면 영역을 둘러싸는 상기 노출된 제1표면 영역과 접촉하는 소오스 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서, 상기 전극 제공 단계가, 상기 제2표면 영역을 둘러싸는 상기 노출된 제1표면 영역 뿐만아니라 상기 노출된 제2표면 영역 위에 상기 필연 측벽과 자기 정합되는 고 도전층을 형성하는 단계, 상기 반도체층의 상기 표면 위에 절연층을 형성하고 상기 제1 및 제2표면 영역 위에 상기 고 도전층의 일부를 노출시키기위해 절연층의 일부를 제거하는 단계 및 상기 고 도전층에 전기적으로 접속된 소오스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 반도체 층의 반대 표면 상에 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 절연층 형성단계 전에 상기 게이트 도전층의 표면 위에 직접 고 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 웨이퍼 상에 반도체 디바이스를 제조하기 위한 방법에 있어서, 웨이퍼의 주 표면 상에 제1도전형의 제1층을 형성하는 단계, 상기 제1층 상에 측벽을 갖는 개구를 정하는 선정된 패턴을 갖는 게이트 도전층을 형성하고 상기 제1층과 절연하는 단계, 마스크로서 상기 게이트 도전층을 사용하여 상기 제1층의 상기 주표면내에 제2도전형의 웰을 형성하는 단계, 마스크로서 상기 게이트 도전층을 사용하여 상기 웰 내에 상기 제1도전형의 제1표면 영역을 형성하는 단계, 선정된 두께를 갖고 상기 게이트 도전층 내의 상기 개구를 협소하게 만드는 희생 측벽 층을 상기 게이트 도전층의 상기 측벽 위에 형성하는 단계, 상기 희생 측벽 층과 자기 정합되는 상기 웰 내에 상기 제2도전형의 표면 영역을 형성하는 단계, 제2도전형이고, 상기 하부 표면보다 높은 도전성을 갖고 상기 제1표면 영역 보다 좁은 폭을 갖으며 상기 웨이퍼의 상기 표면에서 상기 제1표면 영역에 의해 완전하게 둘러싸이는 제2표면 영역을 상기 제1표면 영역 내에 형성하는 단계, 상기 희생 측벽층을 제거하는 단계, 상기 제2표면 영역을 둘러싸는 상기 제1표면 영역 뿐만 아니라 상기 제2표면 영역이 노출되도록 상기 게이트 도전층의 상기 측벽 위에 상기 제거된 측벽 층의 것보다 얇은 선정된 두께로 절연 측벽을 형성하는 단계 및 상기 노출된 제1 및 제2표면 영역과 접촉하는 소오스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  6. 제5항에 있어서, 상기 소오스 전극 형성 단계가, 상기 노출된 제1 및 제2표면 영역 위에 제1고 도전층을 형성하고 상기 절연 측벽과 자기 정합되는 단계, 상기 웨이펴의 상기 주표면 위에 절연층을 형성하고 상기 제1 및 제2표면 영역 위에 상기 고 도전층의 일부를 노출시키기 위해 절연충의 일부를 제거하는 단계 및 상기 웨이퍼의 상기 주 표면 위에 제2고 도전층을 형성하고 상기 고 도전층의 상기 노출된 부분을 접촉시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 웨이퍼의 반대 표면 상에 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는방법.
  8. 제6항에 있어서, 상기 고 도전층 형성단계가 상기 게이트 도전층 위에 상기 고 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제1도전형 반도체 층의 표면에 형성된 수직 이중 확산 폴리실리콘 산화물 반도체(DMOS)전계효과 트랜지스터에 있어서, 표면에 형성되고 상기 표면과 절연되게 측벽을 갖는 개구를 정하는 게이트 도전층, 상기 반도체층의 상기 개구 아래에 형성된 제2도전형의 탱크, 상기 탱크 내에 포함되게 형성된 상기 제1도전형의 제1표면영역, 제1도전형이고, 상기 탱크 내에 포함되게 형성되며 상기 제1표면의 폭보다 좁은 폭 및 상기 제1표면 영역의 깊이보다 깊은 깊이를 갖으며, 상기 반도체 층의 상기 표면에서 상기 제1표면 영역에 의해 둘러싸이는 제2표면영역, 상기 개구 측벽 위에 형성되어 상기 제1표면 영역을 상기 게이트 도전층과 절연시키고 상기 반도체 층의 상기 표면에서 상기 제2표면 영역 및 상기 주위의 제1표면 영역을 노출시키는 절연 측벽층, 상기 노출된 제1 및 제2표면 영역 위에 놓인 고 도전층, 상기 고 도전층에 전기적으로 접속된 소오스를 전극 및 상기 반도체 층의 반대 표면에 제공되는 드레인 전극을 포함하는 것을 특징으로 하는 수직 DMOS 전계 효과 트랜지스터.
  10. 제9항에 있어서, 상기 반도체 층의 상기 표면 위에 놓여 있고 상기 고 도전층의 일부 내지 전부를 노출시키는 제2개구를 정하는 절연층 및 상기 반도체 층의 전체 표면 위에 놓여있고 상기 노출된 고 도전층과 접촉하는 제2고 도전층을 더 포함하는 것을 특징으로 하는 트랜지스터.
  11. 제9항에 있어서, 상기 게이트 도전층 위에 놓여 있는 고 도전층을 더 포함하는 것을 특징으로 하는 트랜지스터.
  12. 제9항에 있어서, 상기 제2표면 영역이, 상기 제1표면 영역의 폭보다 좁은 폭을 갗고 상기 제1표면 영역의 표면 경계로부터 배치된 표면 경계를 갖는 상기 제2도전형의 상부 영역 및 상기 상부 영역 및 상기 제1표면 영역 아래에 형성된 상기 제2도전형의 하부영역을 포함하는 것을 특징으로 하는 트랜지스터.
  13. 제12항에 있어서, 상기 하부 영역이 상기 상부 영역보다 더 높은 도전성을 갖는 것을 특징으로 하는 트랜지터.
  14. 반도체 층의 표면에 반도체 디바이스를 제조하기 위한 방법에 있어서, 반도체 층에 관통 개구를 정하는 게이트를 상기 반도체 층 위에 형성하는 단계, 상기 관통 개구와 자기 정합되는 선정된 도전형의 제1영역을 형성하는 단계, 상기 관통 개구 내에 희생 측벽을 형성하는 단계, 상기 희생 측벽과 자기 정합되는 선정된 도전형의 제2영역을 형성하는 단계, 상기 희생 측벽을 제거하는 단계, 및 선정된 도전형의 상기 제1 및 제2영역들 모두와 접촉하여 고 도전성 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  15. 제14항에 있어서, 상기 고 도전성 영역 형성단계가, 상기 관통 개구 내에 그리고 선정된 도전형의 상기 제1 및 제2영역 위에 고 도전성 표면 영역을 형성하는 단계, 상기 게이트 위에 절연층을 피착하고 상기 고 도전성 표면 영역에 협소한 관통 개구를 정하는 단계 및 상기 절연층 및 상기 고 도전성 표면 영역위에 고 도전층을 형성하는 단계를 포함하는 것올 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 게이트 형성 후에, 상기 관통 개구를 통해 상기 반도체 층 내에 깊은 웰을 주입하는단계 및 선정된 도전형의 상기 제2영역을 형성하기 전에, 상기 희생 측벽과 자기 정합되는 상기 제1영역 아래에 선정된 도전형의 제3영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 고 도전성 표면 영역이 상기 협소해진 관통 개구와 자기 정합되도록 상기 고 도전성표면 영역을 형성하기 전에 상기 관통 개구를 협소화시키는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
EP0661755A1 (en) * 1993-12-28 1995-07-05 AT&T Corp. High voltage semiconductor device having improved electrical ruggedness and reduced cell pitch
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
DE4434108A1 (de) * 1994-09-23 1996-03-28 Siemens Ag Verfahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5751507A (en) * 1995-08-15 1998-05-12 Cypress Semiconductor Corporation KSD protection apparatus having floating EDS bus and semiconductor structure
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
FR2742583B1 (fr) * 1995-12-18 1998-04-24 Sgs Thomson Microelectronics Transistor a effet de champ a grille isolee et a canal diffuse
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
US5877058A (en) * 1996-08-26 1999-03-02 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
EP0841702A1 (en) * 1996-11-11 1998-05-13 STMicroelectronics S.r.l. Lateral or vertical DMOSFET with high breakdown voltage
US5702972A (en) * 1997-01-27 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating MOSFET devices
US5877044A (en) * 1997-03-11 1999-03-02 Harris Corporation Method of making MOS-gated semiconductor devices
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
US6188114B1 (en) 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
US7736984B2 (en) * 2005-09-23 2010-06-15 Semiconductor Components Industries, Llc Method of forming a low resistance semiconductor contact and structure therefor
US7847315B2 (en) * 2007-03-09 2010-12-07 Diodes Fabtech Inc. High efficiency rectifier
CN107785366B (zh) * 2016-08-31 2020-04-14 无锡华润上华科技有限公司 集成有结型场效应晶体管的器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319932A (en) * 1980-03-24 1982-03-16 International Business Machines Corporation Method of making high performance bipolar transistor with polysilicon base contacts
IT1213234B (it) * 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
EP0229362B1 (en) * 1986-01-10 1993-03-17 General Electric Company Semiconductor device and method of fabrication
IT1204243B (it) * 1986-03-06 1989-03-01 Sgs Microelettronica Spa Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento
US4798810A (en) * 1986-03-10 1989-01-17 Siliconix Incorporated Method for manufacturing a power MOS transistor
US5028554A (en) * 1986-07-03 1991-07-02 Oki Electric Industry Co., Ltd. Process of fabricating an MIS FET
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
JPS63186476A (ja) * 1987-01-29 1988-08-02 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US4970173A (en) * 1989-07-03 1990-11-13 Motorola, Inc. Method of making high voltage vertical field effect transistor with improved safe operating area
US5041394A (en) * 1989-09-11 1991-08-20 Texas Instruments Incorporated Method for forming protective barrier on silicided regions

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Publication number Publication date
JP3249183B2 (ja) 2002-01-21
KR100289474B1 (ko) 2001-06-01
US5182222A (en) 1993-01-26
JPH05235361A (ja) 1993-09-10

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