JP3249183B2 - Ｄｍｏｓトランジスタの製造法 - Google Patents
Ｄｍｏｓトランジスタの製造法Info
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、全体的にいえば、半導
体装置の分野に関する。さらに詳細にいえば、本発明は
ＤＭＯＳ（２重拡散ＭＯＳ）トランジスタとして知られ
ている種類のＭＯＳ（金属・酸化物・半導体）装置の製
造に関する。
体装置の分野に関する。さらに詳細にいえば、本発明は
ＤＭＯＳ（２重拡散ＭＯＳ）トランジスタとして知られ
ている種類のＭＯＳ（金属・酸化物・半導体）装置の製
造に関する。
【０００２】
【従来の技術および問題点】ＤＭＯＳトランジスタ、特
に垂直形ＤＭＯＳトランジスタは、高電圧を取り扱う電
力装置への応用において重要である。このような装置の
場合、良さの指数は単位面積当りの電流処理能力であ
り、または単位面積当りのオン抵抗値である。与えられ
た電圧率の場合、単位面積当りのオン抵抗値は、ＤＭＯ
Ｓ装置のセル面積を小さくすることによって、小さくす
ることができる。
に垂直形ＤＭＯＳトランジスタは、高電圧を取り扱う電
力装置への応用において重要である。このような装置の
場合、良さの指数は単位面積当りの電流処理能力であ
り、または単位面積当りのオン抵抗値である。与えられ
た電圧率の場合、単位面積当りのオン抵抗値は、ＤＭＯ
Ｓ装置のセル面積を小さくすることによって、小さくす
ることができる。
【０００３】電力トランジスタの分野では、ゲート電極
とソース電極を構成する、多結晶シリコン（ポリシリコ
ン）領域およびコンタクト領域のそれぞれの組み合わせ
幅は、この装置のセル・ピッチとして定義される。ＤＭ
ＯＳ電力トランジスタの場合、ポリシリコン領域の幅を
小さくするための従来の技術は、Ｐ形ウエル接合の深さ
を小さくすることによって行われる。けれども、最小接
合深さは、要求されるブレークダウン電圧によって指定
される。したがって、さらにセル寸法を小さくすること
は、装置のコンタクト領域の寸法を小さくすることで行
わなくてはならない。
とソース電極を構成する、多結晶シリコン（ポリシリコ
ン）領域およびコンタクト領域のそれぞれの組み合わせ
幅は、この装置のセル・ピッチとして定義される。ＤＭ
ＯＳ電力トランジスタの場合、ポリシリコン領域の幅を
小さくするための従来の技術は、Ｐ形ウエル接合の深さ
を小さくすることによって行われる。けれども、最小接
合深さは、要求されるブレークダウン電圧によって指定
される。したがって、さらにセル寸法を小さくすること
は、装置のコンタクト領域の寸法を小さくすることで行
わなくてはならない。
【０００４】したがって、装置全体のセル・ピッチをさ
らに小さくし、それにより、単位面積当りの電流処理能
力を増強するために、垂直形ＤＭＯＳ装置のコンタクト
領域の面積を小さくすることが要請されている。本発明
により、ＤＭＯＳ装置のコンタクト領域の面積を小さく
することができ、したがって、単位面積当りのオン抵抗
値を小さくすることができる、ＤＭＯＳトランジスタの
製造法および新規な半導体製造法が得られる。
らに小さくし、それにより、単位面積当りの電流処理能
力を増強するために、垂直形ＤＭＯＳ装置のコンタクト
領域の面積を小さくすることが要請されている。本発明
により、ＤＭＯＳ装置のコンタクト領域の面積を小さく
することができ、したがって、単位面積当りのオン抵抗
値を小さくすることができる、ＤＭＯＳトランジスタの
製造法および新規な半導体製造法が得られる。
【０００５】
【問題点を解決するための手段】本発明により、先行技
術によるこのような装置およびその製造法の欠点を解決
した、ＤＭＯＳ装置およびその製造法が得られる。
術によるこのような装置およびその製造法の欠点を解決
した、ＤＭＯＳ装置およびその製造法が得られる。
【０００６】本発明の１つの特徴により、第１導電形の
半導体層の表面に半導体装置を製造する方法が得られ
る。半導体層の上に、およびこの半導体層から絶縁され
て、ゲート導電体層が作成される。このゲート導電体層
は所定のパターンを有し、それにより、開口部が定めら
れる。次に、第２導電形のウエルが、ゲート導電体層の
側壁に自己整合して、半導体層の表面の内部に注入され
る。第１導電形の第１表面領域が、ゲート導電体層の側
壁に自己整合して、ウエルの中に作成される。
半導体層の表面に半導体装置を製造する方法が得られ
る。半導体層の上に、およびこの半導体層から絶縁され
て、ゲート導電体層が作成される。このゲート導電体層
は所定のパターンを有し、それにより、開口部が定めら
れる。次に、第２導電形のウエルが、ゲート導電体層の
側壁に自己整合して、半導体層の表面の内部に注入され
る。第１導電形の第１表面領域が、ゲート導電体層の側
壁に自己整合して、ウエルの中に作成される。
【０００７】その後、防食用側壁層が開口部の中に作成
される。この防食用側壁層は、狭い第２開口部を定め
る。それにより、第２導電形の表面内部領域が、防食用
側壁層に自己整合して、ウエルの中に作成することがで
きる。次に、第２導電形の第２表面領域が、防食用側壁
層に自己整合して、第１表面領域の実質的に内側に作成
される。したがって、この第２表面領域はゲート導電体
領域にも自己整合する。第１表面領域および第２表面領
域は、半導体層の表面において、第２表面領域が第１表
面領域によって実質的に取り囲まれるように構成され
る。
される。この防食用側壁層は、狭い第２開口部を定め
る。それにより、第２導電形の表面内部領域が、防食用
側壁層に自己整合して、ウエルの中に作成することがで
きる。次に、第２導電形の第２表面領域が、防食用側壁
層に自己整合して、第１表面領域の実質的に内側に作成
される。したがって、この第２表面領域はゲート導電体
領域にも自己整合する。第１表面領域および第２表面領
域は、半導体層の表面において、第２表面領域が第１表
面領域によって実質的に取り囲まれるように構成され
る。
【０００８】防食用側壁層が除去される。そして薄い絶
縁体側壁が開口部の中に作成される。このようにして、
第２表面領域と、この第２表面領域を実質的に取り囲む
第１表面領域の一部分とが露出される。その後、前記半
導体層の表面において、露出された第２表面領域と、第
２表面領域を実質的に取り囲む露出された第１表面領域
とに接触する、ソース電極が作成される。
縁体側壁が開口部の中に作成される。このようにして、
第２表面領域と、この第２表面領域を実質的に取り囲む
第１表面領域の一部分とが露出される。その後、前記半
導体層の表面において、露出された第２表面領域と、第
２表面領域を実質的に取り囲む露出された第１表面領域
とに接触する、ソース電極が作成される。
【０００９】本発明のまた別の特徴により、第１導電形
の半導体層の表面に作成された垂直ＤＭＯＳ装置が得ら
れる。このＤＭＯＳトランジスタは、半導体層の表面に
作成されかつこの半導体層から絶縁されたゲート導電体
層を有する。このゲート導電体層により、開口部が定め
られる。第２導電形のタンクが開口部の下の半導体層の
内部に作成され、そして第１導電形の第１表面領域がこ
のタンクの中に含まれて作成される。第１導電形の第２
表面領域が、タンクの中に含まれて作成され、かつ、第
１表面領域の幅よりは実質的に小さな幅を有し、および
第１表面領域の深さよりは実質的に大きな深さを有す
る。この半導体層の表面を上から見る場合、半導体層の
表面において、第１表面領域は第２表面領域を実質的に
取り囲む。
の半導体層の表面に作成された垂直ＤＭＯＳ装置が得ら
れる。このＤＭＯＳトランジスタは、半導体層の表面に
作成されかつこの半導体層から絶縁されたゲート導電体
層を有する。このゲート導電体層により、開口部が定め
られる。第２導電形のタンクが開口部の下の半導体層の
内部に作成され、そして第１導電形の第１表面領域がこ
のタンクの中に含まれて作成される。第１導電形の第２
表面領域が、タンクの中に含まれて作成され、かつ、第
１表面領域の幅よりは実質的に小さな幅を有し、および
第１表面領域の深さよりは実質的に大きな深さを有す
る。この半導体層の表面を上から見る場合、半導体層の
表面において、第１表面領域は第２表面領域を実質的に
取り囲む。
【００１０】開口部側壁の上に作成された絶縁体側壁層
は、半導体層の表面において、第２表面領域と、それを
取り囲む第１表面領域との両方を露出する。露出された
これらの第１表面領域および第２表面領域の上に、大き
な導電性を有する導電体層が作成され、そしてこの大き
な導電性を有する導電体層がソース電極に接続される。
半導体ウエハの対向する表面上に、ドレイン電極がさら
に備えられる。
は、半導体層の表面において、第２表面領域と、それを
取り囲む第１表面領域との両方を露出する。露出された
これらの第１表面領域および第２表面領域の上に、大き
な導電性を有する導電体層が作成され、そしてこの大き
な導電性を有する導電体層がソース電極に接続される。
半導体ウエハの対向する表面上に、ドレイン電極がさら
に備えられる。
【００１１】本発明の１つの重要な技術上の利点は、得
られるＤＭＯＳ装置の単位面積当りの抵抗率が増強され
ることであり、したがって、電流処理能力が増大するこ
とである。
られるＤＭＯＳ装置の単位面積当りの抵抗率が増強され
ることであり、したがって、電流処理能力が増大するこ
とである。
【００１２】本発明のさらに別の技術上の利点は、より
小さなセル・ピッチを有するより小形のＤＭＯＳトラン
ジスタと、その製造法が得られることである。
小さなセル・ピッチを有するより小形のＤＭＯＳトラン
ジスタと、その製造法が得られることである。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１には、シリコン・ウエハ１０が示されている。
シリコン・ウエハ１０の内部の領域はＮ＋導電形（図示
されていない）である。このウエハ１０の上に、エピタ
クシャル成長法によって、Ｎ−エピタクシャル領域１２
が成長される。具体的にいえば、エピタクシャル領域１
２はウエハ１０の上に成長され、上側表面１４を形成す
る。６０ボルトという好ましいブレークダウン電圧を得
るために、例えば、エピタクシャル領域１２は５×１０
15／ｃｍ3 から１×１０16／ｃｍ3 までの不純物添加濃
度を有することができる。先行技術において知られてい
るように、もしさらに高いブレークダウン電圧が好まし
いならば、エピタクシャル領域１２の不純物添加濃度は
さらに小さくすることができ、およびこの逆の場合も可
能である。
る。図１には、シリコン・ウエハ１０が示されている。
シリコン・ウエハ１０の内部の領域はＮ＋導電形（図示
されていない）である。このウエハ１０の上に、エピタ
クシャル成長法によって、Ｎ−エピタクシャル領域１２
が成長される。具体的にいえば、エピタクシャル領域１
２はウエハ１０の上に成長され、上側表面１４を形成す
る。６０ボルトという好ましいブレークダウン電圧を得
るために、例えば、エピタクシャル領域１２は５×１０
15／ｃｍ3 から１×１０16／ｃｍ3 までの不純物添加濃
度を有することができる。先行技術において知られてい
るように、もしさらに高いブレークダウン電圧が好まし
いならば、エピタクシャル領域１２の不純物添加濃度は
さらに小さくすることができ、およびこの逆の場合も可
能である。
【００１４】次に、エピタクシャル領域１２の上に、例
えば、ＳｉＯ2 で構成されそして厚さが５００オングス
トロームのゲート酸化物層１６が作成される。ゲート酸
化物１６は、表面１４を９００℃で乾燥酸素にさらし、
それによりエピタクシャル領域１２の表面１４を酸化す
ることによって、作成される。
えば、ＳｉＯ2 で構成されそして厚さが５００オングス
トロームのゲート酸化物層１６が作成される。ゲート酸
化物１６は、表面１４を９００℃で乾燥酸素にさらし、
それによりエピタクシャル領域１２の表面１４を酸化す
ることによって、作成される。
【００１５】次に、ゲート酸化物１６の上に、多結晶シ
リコン（ポリシリコン）の層１８が沈着され、ゲートが
作成される。ポリシリコン層１８は、厚さが０．５μｍ
で、かつ、添加不純物としてリンを用いた不純物添加Ｎ
＋導電形であることが好ましい。ポリシリコン層１８
は、当業者には周知の化学蒸気沈着（ＣＶＤ）法によっ
て作成することができる。
リコン（ポリシリコン）の層１８が沈着され、ゲートが
作成される。ポリシリコン層１８は、厚さが０．５μｍ
で、かつ、添加不純物としてリンを用いた不純物添加Ｎ
＋導電形であることが好ましい。ポリシリコン層１８
は、当業者には周知の化学蒸気沈着（ＣＶＤ）法によっ
て作成することができる。
【００１６】その後、ゲート酸化物１６とポリシリコン
層１８が、要求されたパターンを有するゲート・マスク
（図示されていない）を用いてエッチングされ、開口部
１９が作成される。例示の目的で、２個のＤＭＯＳセル
の製造段階が図１−図４に示される。これらの図面にお
いて、同じ参照番号は両方のセルの同等な特徴を有する
部分を示すのに用いられている。
層１８が、要求されたパターンを有するゲート・マスク
（図示されていない）を用いてエッチングされ、開口部
１９が作成される。例示の目的で、２個のＤＭＯＳセル
の製造段階が図１−図４に示される。これらの図面にお
いて、同じ参照番号は両方のセルの同等な特徴を有する
部分を示すのに用いられている。
【００１７】次に、開口部１９の下に、Ｐ−形Ｄウエル
領域２０が注入段階と拡散段階によって作成される。ホ
ウ素のような不純物を用いて、自己整合イオン注入工程
により、不純物添加を行うことができる。例えば、ホウ
素不純物の添加濃度は１×１０13／ｃｍ2 であることが
できる。次に、ウエハ１０を、例えば、窒素の雰囲気の
中で１１００℃の温度で５００時間処理をすることによ
り、拡散が実行される。
領域２０が注入段階と拡散段階によって作成される。ホ
ウ素のような不純物を用いて、自己整合イオン注入工程
により、不純物添加を行うことができる。例えば、ホウ
素不純物の添加濃度は１×１０13／ｃｍ2 であることが
できる。次に、ウエハ１０を、例えば、窒素の雰囲気の
中で１１００℃の温度で５００時間処理をすることによ
り、拡散が実行される。
【００１８】Ｄウエル領域２０を作成した後、Ｄウエル
２０の中に、ヒ素不純物を例えば１×１０15／ｃｍ2 の
濃度までイオン注入することによって、Ｎ＋形拡散領域
２２が作成される。次に、領域２２の拡散は、焼鈍し工
程によって行われる。この焼鈍し工程は、例えば、窒素
の雰囲気中で９００℃の温度で５００時間処理すること
によって行われる。
２０の中に、ヒ素不純物を例えば１×１０15／ｃｍ2 の
濃度までイオン注入することによって、Ｎ＋形拡散領域
２２が作成される。次に、領域２２の拡散は、焼鈍し工
程によって行われる。この焼鈍し工程は、例えば、窒素
の雰囲気中で９００℃の温度で５００時間処理すること
によって行われる。
【００１９】図２に示されているように、開口部１９の
中に、窒化物の防食用側壁２４が作成される。防食用側
壁２４が拡散領域２２と接触している底部表面における
防食側壁２４の厚さは、防食用側壁２４が作成される整
合的沈着工程と方向性異方的エッチング工程との性質に
より、ポリシリコン１８の高さとほぼ同じである。防食
用側壁２４が、実質的に、開口部１９を狭くすることに
注目されたい。
中に、窒化物の防食用側壁２４が作成される。防食用側
壁２４が拡散領域２２と接触している底部表面における
防食側壁２４の厚さは、防食用側壁２４が作成される整
合的沈着工程と方向性異方的エッチング工程との性質に
より、ポリシリコン１８の高さとほぼ同じである。防食
用側壁２４が、実質的に、開口部１９を狭くすることに
注目されたい。
【００２０】次に、２個の別個の領域２６および２８
が、防食用側壁２４によって狭くされた開口部１９を通
してイオン注入することによって、Ｄウエル２０の中に
作成される。表面内部のＰ＋形領域２６は、不純物添加
濃度が例えば５×１０14／ｃｍ 2 の深いホウ素イオン注
入によって作成される。図に示されているように、表面
内部の領域２６は、実質的に、拡散表面領域２２の下に
ある。それから、Ｐ＋＋形領域２８が、５×１０15／ｃ
ｍ2 のようにさらに高い不純物添加濃度で表面にホウ素
イオンを注入することによって作成される。これらの２
つの領域２６および２８のイオン注入の後、窒素の雰囲
気中で９００℃の温度で２時間、両方の領域２６および
２８の拡散工程が実行される。これらの結果、上から見
た場合、領域２８は、ウエハ１０の表面の領域２２によ
って取り囲まれた島状体になるように作成される。次
に、防食用窒化物側壁２４は湿式エッチング工程によっ
て除去することができる。この湿式エッチング工程で
は、１６０℃の温度の燐酸が約２時間エッチング剤とし
て用いられる。防食用側壁は、ウエハ１０の上に既に存
在しているシリコン、ポリシリコンおよび酸化物の特性
に損傷を与えることなく選択的に除去することができ
る、任意の他の材料で作成することができることを断っ
ておく。さらに、防食用側壁２４は、多数個の層とエッ
チングとの組み合わせによって作成されることが可能で
あると考えられる。
が、防食用側壁２４によって狭くされた開口部１９を通
してイオン注入することによって、Ｄウエル２０の中に
作成される。表面内部のＰ＋形領域２６は、不純物添加
濃度が例えば５×１０14／ｃｍ 2 の深いホウ素イオン注
入によって作成される。図に示されているように、表面
内部の領域２６は、実質的に、拡散表面領域２２の下に
ある。それから、Ｐ＋＋形領域２８が、５×１０15／ｃ
ｍ2 のようにさらに高い不純物添加濃度で表面にホウ素
イオンを注入することによって作成される。これらの２
つの領域２６および２８のイオン注入の後、窒素の雰囲
気中で９００℃の温度で２時間、両方の領域２６および
２８の拡散工程が実行される。これらの結果、上から見
た場合、領域２８は、ウエハ１０の表面の領域２２によ
って取り囲まれた島状体になるように作成される。次
に、防食用窒化物側壁２４は湿式エッチング工程によっ
て除去することができる。この湿式エッチング工程で
は、１６０℃の温度の燐酸が約２時間エッチング剤とし
て用いられる。防食用側壁は、ウエハ１０の上に既に存
在しているシリコン、ポリシリコンおよび酸化物の特性
に損傷を与えることなく選択的に除去することができ
る、任意の他の材料で作成することができることを断っ
ておく。さらに、防食用側壁２４は、多数個の層とエッ
チングとの組み合わせによって作成されることが可能で
あると考えられる。
【００２１】図３において、薄い酸化物側壁３０が開口
部１９の中に作成される。酸化物側壁３０の厚さは、Ｎ
＋領域２２とＰ＋＋領域２８との間の界面が領域２８の
周囲全体においてなお開口部１９の中に露出するような
厚さでなければならない。したがって、この目的のため
に、酸化物側壁３０の厚さは１０００オングストロー
ム、すなわち０．１μｍであることができる。
部１９の中に作成される。酸化物側壁３０の厚さは、Ｎ
＋領域２２とＰ＋＋領域２８との間の界面が領域２８の
周囲全体においてなお開口部１９の中に露出するような
厚さでなければならない。したがって、この目的のため
に、酸化物側壁３０の厚さは１０００オングストロー
ム、すなわち０．１μｍであることができる。
【００２２】その後、シリサイド層３２が、ポリシリコ
ン層１８と開口部１９の中の領域２２および２８との露
出した上部表面の上に作成される。シリサイド層３２の
作成は、４段階の自己整合シリサイド工程によって行う
ことができる。先ず、厚さが１０００オングストローム
のチタンの層（図示されていない）がウエハ１０の上に
沈着され、それでウエハ１０のすべての露出した表面が
覆われる。それから、チタンと窒素が例えば６７５℃の
温度で反応することによって、チタン層がシリコンまた
はポリシリコンと接触しているすべての位置で、このチ
タン層が高い導電性を有するチタン・シリサイドに変換
される。けれども、酸化物側壁３０の上にあるチタン
は、この工程によって変換されない。次に、酸化物側壁
３０の上に残っているチタンを除去するために、過酸化
水素のようなエッチング剤を用いての湿式エッチング工
程が行われる。このようにして、図３に示されたような
構造を有するシリサイド層３２が作成される。シリサイ
ド層３２はゲート・ポリシリコン層１８の上に作成さ
れ、およびさらに、狭くなった開口部１９の中の領域２
２および２８の上に作成される。Ｄウエル２０の中の狭
くなった開口部１９と領域２、２６および２８との横断
面をいずれの位置で取っても、シリサイド層３２は、領
域２８と接触し、およびまた、その両側で領域２２と接
触する。前記の４段階は、当業者には周知の従来のシリ
サイド工程を示す。
ン層１８と開口部１９の中の領域２２および２８との露
出した上部表面の上に作成される。シリサイド層３２の
作成は、４段階の自己整合シリサイド工程によって行う
ことができる。先ず、厚さが１０００オングストローム
のチタンの層（図示されていない）がウエハ１０の上に
沈着され、それでウエハ１０のすべての露出した表面が
覆われる。それから、チタンと窒素が例えば６７５℃の
温度で反応することによって、チタン層がシリコンまた
はポリシリコンと接触しているすべての位置で、このチ
タン層が高い導電性を有するチタン・シリサイドに変換
される。けれども、酸化物側壁３０の上にあるチタン
は、この工程によって変換されない。次に、酸化物側壁
３０の上に残っているチタンを除去するために、過酸化
水素のようなエッチング剤を用いての湿式エッチング工
程が行われる。このようにして、図３に示されたような
構造を有するシリサイド層３２が作成される。シリサイ
ド層３２はゲート・ポリシリコン層１８の上に作成さ
れ、およびさらに、狭くなった開口部１９の中の領域２
２および２８の上に作成される。Ｄウエル２０の中の狭
くなった開口部１９と領域２、２６および２８との横断
面をいずれの位置で取っても、シリサイド層３２は、領
域２８と接触し、およびまた、その両側で領域２２と接
触する。前記の４段階は、当業者には周知の従来のシリ
サイド工程を示す。
【００２３】図４に示されるように、表面１４の全面積
領域の上に、厚さが約１μｍの酸化物の層３４が沈着さ
れる。その後、シリサイド層３２を露出するために、マ
スク工程により、接触体開口部が開口部１９の中に作成
される。次に、金属層３６が沈着される。この金属層は
アルミニュームと１％のシリコンで構成することがで
き、および１μｍの厚さを有することができる。図に示
されているように、接触体開口部の中において、金属層
３６はシリサイド層３２に直接に接触する。シリサイド
層３２は領域２２および２８に接触しているから、接触
体開口部の中での金属不整合の心配はない。
領域の上に、厚さが約１μｍの酸化物の層３４が沈着さ
れる。その後、シリサイド層３２を露出するために、マ
スク工程により、接触体開口部が開口部１９の中に作成
される。次に、金属層３６が沈着される。この金属層は
アルミニュームと１％のシリコンで構成することがで
き、および１μｍの厚さを有することができる。図に示
されているように、接触体開口部の中において、金属層
３６はシリサイド層３２に直接に接触する。シリサイド
層３２は領域２２および２８に接触しているから、接触
体開口部の中での金属不整合の心配はない。
【００２４】図には示されていないけれども、ウエハ１
０の他の側面上に構造体を有する。ウエハ１０の対向す
る側面上に金属層が作成され、それにより、ＤＭＯＳ装
置のドレイン電極（図示されていない）のための接触体
が得られる。ウエハ１０の第１側面１４の上に、このＤ
ＭＯＳ装置のソース電極が金属層３６の中に作成され、
およびこの装置のゲート電極がシリサイド層３２の中に
作成される。
０の他の側面上に構造体を有する。ウエハ１０の対向す
る側面上に金属層が作成され、それにより、ＤＭＯＳ装
置のドレイン電極（図示されていない）のための接触体
が得られる。ウエハ１０の第１側面１４の上に、このＤ
ＭＯＳ装置のソース電極が金属層３６の中に作成され、
およびこの装置のゲート電極がシリサイド層３２の中に
作成される。
【００２５】したがって、本製造法の好ましい実施例で
構成されるＤＭＯＳ装置は、約７μｍのセル・ピッチを
有する。このセル・ピッチは、従来の製造法で構成され
る従来のＤＭＯＳ装置のセル・ピッチ１５−２５μｍに
比較されるであろう。セル寸法が小さいとそれは単位面
積当りのオン抵抗値の減少に直接に反映されるから、本
発明に従って構成されたＤＭＯＳ装置は、従来の装置よ
りも単位面積当りにさらに大きな電流処理能力を有する
であろう。
構成されるＤＭＯＳ装置は、約７μｍのセル・ピッチを
有する。このセル・ピッチは、従来の製造法で構成され
る従来のＤＭＯＳ装置のセル・ピッチ１５−２５μｍに
比較されるであろう。セル寸法が小さいとそれは単位面
積当りのオン抵抗値の減少に直接に反映されるから、本
発明に従って構成されたＤＭＯＳ装置は、従来の装置よ
りも単位面積当りにさらに大きな電流処理能力を有する
であろう。
【００２６】したがって、本製造法により、従来の装置
よりは大幅に小さいＤＭＯＳ装置を製造することができ
ることが、前記説明から分かることが重要である。この
ことは、防食用側壁２４と薄い酸化物側壁３０を用いる
ことにより、ポリシリコン・ゲート領域と自己整合が可
能になったことによるものである。本製造法により作成
された装置は、高い対称性を有し、および装置特性に対
し重要である品質を有する。さらに、金属層３６と、Ｎ
＋形拡散領域２２とＰ＋＋形領域２８とで構成されるＮ
−Ｐ−Ｎ領域と、の間に接触体を作成するためにシリサ
イド層３２を用いることにより、非常に狭い接触体窓１
９が可能となる。このことはさらに、さらに大幅に小さ
なセル・ピッチを得るのに寄与する。
よりは大幅に小さいＤＭＯＳ装置を製造することができ
ることが、前記説明から分かることが重要である。この
ことは、防食用側壁２４と薄い酸化物側壁３０を用いる
ことにより、ポリシリコン・ゲート領域と自己整合が可
能になったことによるものである。本製造法により作成
された装置は、高い対称性を有し、および装置特性に対
し重要である品質を有する。さらに、金属層３６と、Ｎ
＋形拡散領域２２とＰ＋＋形領域２８とで構成されるＮ
−Ｐ−Ｎ領域と、の間に接触体を作成するためにシリサ
イド層３２を用いることにより、非常に狭い接触体窓１
９が可能となる。このことはさらに、さらに大幅に小さ
なセル・ピッチを得るのに寄与する。
【００２７】本発明が詳細に説明されてきたけれども、
本発明の範囲内において種々の変更、置換え、および修
正を行うことが可能であることが分かるはずである。さ
らに具体的にいえば、前記で明細に示された化学組成、
濃度およびその他の特定化された仕様は例示されたもの
であり、そして本発明の範囲内において、半導体処理技
術の分野で周知であるように、他の仕様によって置換え
ることが可能であることを断っておくことは重要であ
る。
本発明の範囲内において種々の変更、置換え、および修
正を行うことが可能であることが分かるはずである。さ
らに具体的にいえば、前記で明細に示された化学組成、
濃度およびその他の特定化された仕様は例示されたもの
であり、そして本発明の範囲内において、半導体処理技
術の分野で周知であるように、他の仕様によって置換え
ることが可能であることを断っておくことは重要であ
る。
【００２８】以上の説明に関して更に以下の項を開示す
る。 （１） 側壁を備えた開口部を定める所定のパターンを
有するゲート導電体層を、第１導電形を有する半導体層
の上でかつ前記第１導電形の半導体層から絶縁して作成
する段階と、前記半導体層の前記表面の中に、かつ、前
記ゲート導電体層の前記側壁に事実上自己整合して、第
２導電形のウエルを注入する段階と、前記ゲート導電体
層の前記側壁に事実上自己整合し、かつ、前記側壁の中
に事実上含まれる、前記第１導電形の第１表面領域を作
成する段階と、前記ゲート導電体層の前記側壁の上に所
定の厚さを有し、かつ、前記開口部の中に第２開口部を
定め、かつ、前記開口部の周縁部から一定の距離だけ離
れた周縁部を有する、防食用側壁層を作成する段階と、
前記ウエルの中に、かつ、前記防食用側壁層に事実上自
己整合した、前記第２導電形の表面下の内部領域を作成
する段階と、前記第１表面領域の中に事実上ありかつ前
記防食用側壁層に事実上自己整合し、かつ、前記半導体
層の前記表面上において前記第１表面領域によって実質
的に取り囲まれた、前記第２導電形の第２表面領域を作
成する段階と、前記防食用側壁層を除去する段階と、前
記パターンに作成された導電体層の上に、かつ、前記除
去された防食用側壁層の厚さより小さな所定の厚さを有
し、かつ、前記第２表面領域とおよび前記第２表面領域
を事実上取り囲む前記第１表面領域の一部分とを露出さ
せる、絶縁体側壁を作成する段階と、前記半導体層の前
記表面において、前記露出した第２表面領域と、前記第
２表面領域を実質的に取り囲む前記露出した第１表面領
域とに接触する、ソース電極を作成する段階と、を有す
る、第１導電形を有する半導体層の表面上に半導体装置
を製造する方法。
る。 （１） 側壁を備えた開口部を定める所定のパターンを
有するゲート導電体層を、第１導電形を有する半導体層
の上でかつ前記第１導電形の半導体層から絶縁して作成
する段階と、前記半導体層の前記表面の中に、かつ、前
記ゲート導電体層の前記側壁に事実上自己整合して、第
２導電形のウエルを注入する段階と、前記ゲート導電体
層の前記側壁に事実上自己整合し、かつ、前記側壁の中
に事実上含まれる、前記第１導電形の第１表面領域を作
成する段階と、前記ゲート導電体層の前記側壁の上に所
定の厚さを有し、かつ、前記開口部の中に第２開口部を
定め、かつ、前記開口部の周縁部から一定の距離だけ離
れた周縁部を有する、防食用側壁層を作成する段階と、
前記ウエルの中に、かつ、前記防食用側壁層に事実上自
己整合した、前記第２導電形の表面下の内部領域を作成
する段階と、前記第１表面領域の中に事実上ありかつ前
記防食用側壁層に事実上自己整合し、かつ、前記半導体
層の前記表面上において前記第１表面領域によって実質
的に取り囲まれた、前記第２導電形の第２表面領域を作
成する段階と、前記防食用側壁層を除去する段階と、前
記パターンに作成された導電体層の上に、かつ、前記除
去された防食用側壁層の厚さより小さな所定の厚さを有
し、かつ、前記第２表面領域とおよび前記第２表面領域
を事実上取り囲む前記第１表面領域の一部分とを露出さ
せる、絶縁体側壁を作成する段階と、前記半導体層の前
記表面において、前記露出した第２表面領域と、前記第
２表面領域を実質的に取り囲む前記露出した第１表面領
域とに接触する、ソース電極を作成する段階と、を有す
る、第１導電形を有する半導体層の表面上に半導体装置
を製造する方法。
【００２９】（２） 第１項に記載された半導体層の表
面上に半導体装置を製造する方法において、前記ソース
電極を作成する段階が前記露出した第２表面領域の上お
よび前記第２表面領域を実質的に取り囲む前記露出した
第１表面領域の上に、かつ、前記絶縁体側壁に実質的に
整合した、大きな導電性を有する導電体層を作成する段
階と、前記半導体層の前記表面の上に、かつ、前記第１
表面領域とおよび前記第２表面領域の上に前記大きな導
電性を有する導電体層の一部分とを露出するためにその
一部分が除去された、絶縁体層を作成する段階と、前記
大きな導電性を有する導電体層に電気的に接続されたソ
ース電極を作成する段階と、をさらに有する、第１導電
形を有する半導体層の表面上に半導体装置を製造する前
記方法。
面上に半導体装置を製造する方法において、前記ソース
電極を作成する段階が前記露出した第２表面領域の上お
よび前記第２表面領域を実質的に取り囲む前記露出した
第１表面領域の上に、かつ、前記絶縁体側壁に実質的に
整合した、大きな導電性を有する導電体層を作成する段
階と、前記半導体層の前記表面の上に、かつ、前記第１
表面領域とおよび前記第２表面領域の上に前記大きな導
電性を有する導電体層の一部分とを露出するためにその
一部分が除去された、絶縁体層を作成する段階と、前記
大きな導電性を有する導電体層に電気的に接続されたソ
ース電極を作成する段階と、をさらに有する、第１導電
形を有する半導体層の表面上に半導体装置を製造する前
記方法。
【００３０】（３） 第１項に記載された半導体層の表
面上に半導体装置を製造する方法において、前記半導体
層の対向する表面上にドレイン電極を作成する段階をさ
らに有する、第１導電形を有する半導体層の表面上に半
導体装置を製造する前記方法。
面上に半導体装置を製造する方法において、前記半導体
層の対向する表面上にドレイン電極を作成する段階をさ
らに有する、第１導電形を有する半導体層の表面上に半
導体装置を製造する前記方法。
【００３１】（４） 第１項に記載された半導体層の表
面上に半導体装置を製造する方法において、前記絶縁体
層を作成する段階の前に、前記ゲート導電体層の表面上
に大きな導電性を有する導電体層を直接に作成する段階
をさらに有する、第１導電形を有する半導体層の表面上
に半導体装置を製造する前記方法。
面上に半導体装置を製造する方法において、前記絶縁体
層を作成する段階の前に、前記ゲート導電体層の表面上
に大きな導電性を有する導電体層を直接に作成する段階
をさらに有する、第１導電形を有する半導体層の表面上
に半導体装置を製造する前記方法。
【００３２】（５） ウエハの主表面上に第１導電形の
第１層を作成する段階と、側壁を備えた開口部を定める
所定のパターンを有するゲート導電体層を、前記第１層
の上でかつ前記第１層から絶縁して作成する段階と、前
記ゲート導電体層をマスクとして用い前記第１層の前記
主表面の中に第２導電形のウエルを作成する段階と、前
記ゲート導電体層をマスクとして用い前記ウエルの中に
前記第１導電形の第１表面領域を作成する段階と、前記
ゲート導電体層の前記側壁の上に所定の厚さを有し、か
つ、前記開口部の中に第２開口部を定め、かつ、前記ゲ
ート導電体層の中の前記開口部を実質的に狭くする、防
食用側壁層を作成する段階と、前記ウエルの中に、か
つ、前記防食用側壁層に事実上自己整合した、前記第２
導電形の表面下の内部領域を作成する段階と、前記第１
表面領域の中にありかつ前記表面内部領域よりは大幅に
大きな導電率を有し、かつ、前記第１表面領域の幅より
は実質的に小さな幅を有し、かつ、前記ウエハの前記表
面において前記第１表面領域によって完全に取り囲まれ
た、第２導電形の第２表面領域を作成する段階と、前記
防食用側壁層を除去する段階と、前記ゲート導電体層の
前記側壁の上に、かつ、前記除去された側壁層の厚さよ
り小さな所定の厚さを有し、かつ、それにより前記第２
表面領域とおよび前記第２表面領域を取り囲む前記第１
表面領域とが露出される、絶縁体側壁を作成する段階
と、前記露出した第１表面領域と前記第２表面領域とに
接触するソース電極を作成する段階と、を有する、ウエ
ハの上に半導体装置を製造する方法。
第１層を作成する段階と、側壁を備えた開口部を定める
所定のパターンを有するゲート導電体層を、前記第１層
の上でかつ前記第１層から絶縁して作成する段階と、前
記ゲート導電体層をマスクとして用い前記第１層の前記
主表面の中に第２導電形のウエルを作成する段階と、前
記ゲート導電体層をマスクとして用い前記ウエルの中に
前記第１導電形の第１表面領域を作成する段階と、前記
ゲート導電体層の前記側壁の上に所定の厚さを有し、か
つ、前記開口部の中に第２開口部を定め、かつ、前記ゲ
ート導電体層の中の前記開口部を実質的に狭くする、防
食用側壁層を作成する段階と、前記ウエルの中に、か
つ、前記防食用側壁層に事実上自己整合した、前記第２
導電形の表面下の内部領域を作成する段階と、前記第１
表面領域の中にありかつ前記表面内部領域よりは大幅に
大きな導電率を有し、かつ、前記第１表面領域の幅より
は実質的に小さな幅を有し、かつ、前記ウエハの前記表
面において前記第１表面領域によって完全に取り囲まれ
た、第２導電形の第２表面領域を作成する段階と、前記
防食用側壁層を除去する段階と、前記ゲート導電体層の
前記側壁の上に、かつ、前記除去された側壁層の厚さよ
り小さな所定の厚さを有し、かつ、それにより前記第２
表面領域とおよび前記第２表面領域を取り囲む前記第１
表面領域とが露出される、絶縁体側壁を作成する段階
と、前記露出した第１表面領域と前記第２表面領域とに
接触するソース電極を作成する段階と、を有する、ウエ
ハの上に半導体装置を製造する方法。
【００３３】（６） 第５項に記載されたウエハの上に
半導体装置を製造する方法において、前記ソース電極を
作成する段階が前記露出した第１表面領域と前記第２表
面領域との上に、かつ、前記絶縁体側壁に実質的に整合
した、大きな導電性を有する第１導電体層を作成する段
階と、前記ウエハの前記主表面の上に、かつ、前記第１
表面領域とおよび前記第２表面領域の上に前記大きな導
電性を有する導電体層の一部分とを露出するためにその
一部分が除去された、絶縁体層を作成する段階と、前記
ウエハの前記主表面の上に、かつ、前記大きな導電性を
有する導電体層の前記露出した部分に接触する、大きな
導電性を有する第２導電体層を作成する段階と、を有す
る、ウエハの上に半導体装置を製造する前記方法。
半導体装置を製造する方法において、前記ソース電極を
作成する段階が前記露出した第１表面領域と前記第２表
面領域との上に、かつ、前記絶縁体側壁に実質的に整合
した、大きな導電性を有する第１導電体層を作成する段
階と、前記ウエハの前記主表面の上に、かつ、前記第１
表面領域とおよび前記第２表面領域の上に前記大きな導
電性を有する導電体層の一部分とを露出するためにその
一部分が除去された、絶縁体層を作成する段階と、前記
ウエハの前記主表面の上に、かつ、前記大きな導電性を
有する導電体層の前記露出した部分に接触する、大きな
導電性を有する第２導電体層を作成する段階と、を有す
る、ウエハの上に半導体装置を製造する前記方法。
【００３４】（７） 第５項に記載されたウエハの上に
半導体装置を製造する方法において、前記ウエハの対抗
する表面の上に電極を作成する段階をさらに有する、ウ
エハの上に半導体装置を製造する前記方法。
半導体装置を製造する方法において、前記ウエハの対抗
する表面の上に電極を作成する段階をさらに有する、ウ
エハの上に半導体装置を製造する前記方法。
【００３５】（８） 第６項に記載されたウエハの上に
半導体装置を製造する方法において、大きな導電性を有
する前記導電体層を作成する段階が前記ゲート導電体層
の上に大きな導電性を有する前記導電体層を作成する段
階をさらに有する、ウエハの上に半導体装置を製造する
前記方法。
半導体装置を製造する方法において、大きな導電性を有
する前記導電体層を作成する段階が前記ゲート導電体層
の上に大きな導電性を有する前記導電体層を作成する段
階をさらに有する、ウエハの上に半導体装置を製造する
前記方法。
【００３６】（９） １つの表面の上に作成され、か
つ、前記表面から絶縁され、かつ、側壁を備えた開口部
を定める、ゲート導電体層と、前記開口部の下の半導体
層の中に作成された第２導電形のタンクと、前記タンク
の中に作成されかつ含まれる第１導電形の第１表面領域
と、前記タンクの中に作成されおよび含まれ、かつ、前
記第１表面領域の幅よりも実質的に小さな幅を有し、か
つ、前記第１表面領域の深さよりも実質的に大きな深さ
を有し、かつ、前記半導体層の前記表面において前記第
１表面領域によって事実上取り囲まれた、前記第１導電
形の第２表面領域と、前記開口部側壁の上に作成され、
かつ、前記第１表面領域を前記ゲート導電体層から絶縁
し、かつ、前記半導体層の前記表面において前記第２表
面領域とおよび取り囲む前記第１表面領域とを露出す
る、絶縁体側壁層と、前記露出した第１表面領域および
第２表面領域の上に配置された大きな導電性を有する導
電体層と、前記大きな導電性を有する導電体層に電気的
に接続されたソース電極と、前記半導体層の対向する表
面に備えられたドレイン電極と、を有する、第１導電形
の半導体層の表面上に作成された垂直２重拡散ポリシリ
コン・酸化物・半導体電界効果トランジスタ（ＤＭＯ
Ｓ）。
つ、前記表面から絶縁され、かつ、側壁を備えた開口部
を定める、ゲート導電体層と、前記開口部の下の半導体
層の中に作成された第２導電形のタンクと、前記タンク
の中に作成されかつ含まれる第１導電形の第１表面領域
と、前記タンクの中に作成されおよび含まれ、かつ、前
記第１表面領域の幅よりも実質的に小さな幅を有し、か
つ、前記第１表面領域の深さよりも実質的に大きな深さ
を有し、かつ、前記半導体層の前記表面において前記第
１表面領域によって事実上取り囲まれた、前記第１導電
形の第２表面領域と、前記開口部側壁の上に作成され、
かつ、前記第１表面領域を前記ゲート導電体層から絶縁
し、かつ、前記半導体層の前記表面において前記第２表
面領域とおよび取り囲む前記第１表面領域とを露出す
る、絶縁体側壁層と、前記露出した第１表面領域および
第２表面領域の上に配置された大きな導電性を有する導
電体層と、前記大きな導電性を有する導電体層に電気的
に接続されたソース電極と、前記半導体層の対向する表
面に備えられたドレイン電極と、を有する、第１導電形
の半導体層の表面上に作成された垂直２重拡散ポリシリ
コン・酸化物・半導体電界効果トランジスタ（ＤＭＯ
Ｓ）。
【００３７】（１０） 第９項に記載された垂直ＤＭＯ
Ｓにおいて、前記半導体層の前記表面の上にあり、か
つ、大きな導電性を有する前記導電体層の少なくとも一
部分を露出する第２開口部を定める、絶縁体層と、前記
半導体層の全表面の上にあり、かつ、大きな導電性を有
する前記露出した導電体層に接触する、大きな導電性を
有する第２導電体層と、をさらに有する、前記垂直ＤＭ
ＯＳ。
Ｓにおいて、前記半導体層の前記表面の上にあり、か
つ、大きな導電性を有する前記導電体層の少なくとも一
部分を露出する第２開口部を定める、絶縁体層と、前記
半導体層の全表面の上にあり、かつ、大きな導電性を有
する前記露出した導電体層に接触する、大きな導電性を
有する第２導電体層と、をさらに有する、前記垂直ＤＭ
ＯＳ。
【００３８】（１１） 第９項に記載された垂直ＤＭＯ
Ｓにおいて、前記ゲート導電体層の上に大きな導電性を
有する導電体層をさらに有する、前記垂直ＤＭＯＳ。
Ｓにおいて、前記ゲート導電体層の上に大きな導電性を
有する導電体層をさらに有する、前記垂直ＤＭＯＳ。
【００３９】（１２） 第９項に記載された垂直ＤＭＯ
Ｓにおいて、前記第２表面領域が前記第２導電形を有
し、かつ、前記第１表面領域の幅よりも小さな幅を有
し、かつ、前記第１表面領域の表面の境界から定められ
る表面の境界を有する、頂部領域と、前記第２導電形を
有し、かつ、前記頂部領域および前記第１表面領域の実
質的に下に作成される、底部領域と、を有する、前記垂
直ＤＭＯＳ。
Ｓにおいて、前記第２表面領域が前記第２導電形を有
し、かつ、前記第１表面領域の幅よりも小さな幅を有
し、かつ、前記第１表面領域の表面の境界から定められ
る表面の境界を有する、頂部領域と、前記第２導電形を
有し、かつ、前記頂部領域および前記第１表面領域の実
質的に下に作成される、底部領域と、を有する、前記垂
直ＤＭＯＳ。
【００４０】（１３） 第１２項に記載された垂直ＤＭ
ＯＳにおいて、前記底部領域が前記頂部領域よりも実質
的に大きな導電率を有する、前記垂直ＤＭＯＳ。
ＯＳにおいて、前記底部領域が前記頂部領域よりも実質
的に大きな導電率を有する、前記垂直ＤＭＯＳ。
【００４１】（１４） 前記半導体層にまで貫通する開
口部を定めるゲートを前記半導体層の上に作成する段階
と、前記貫通する開口部と実質的に整合する予め定めら
れた導電形の第１領域を作成する段階と、前記防食用側
壁と実質的に整合する予め定められた導電形の第２領域
を作成する段階と、前記防食用側壁を除去する段階と、
予め定められた導電形の前記第１領域および前記第２領
域の両方と接触する大きな導電率を有する領域を作成す
る段階と、を有する、半導体の表面上に半導体装置を製
造する方法。
口部を定めるゲートを前記半導体層の上に作成する段階
と、前記貫通する開口部と実質的に整合する予め定めら
れた導電形の第１領域を作成する段階と、前記防食用側
壁と実質的に整合する予め定められた導電形の第２領域
を作成する段階と、前記防食用側壁を除去する段階と、
予め定められた導電形の前記第１領域および前記第２領
域の両方と接触する大きな導電率を有する領域を作成す
る段階と、を有する、半導体の表面上に半導体装置を製
造する方法。
【００４２】（１５） 第１４項に記載された半導体装
置の製造法において、大きな導電率を有する前記領域を
作成する段階が前記貫通する開口部の中に、かつ、予め
定められた導電形の前記第１領域および前記第２領域の
上に、大きな導電率を有する表面領域を作成する段階
と、前記ゲートの上にあり、かつ、大きな導電率を有す
る前記表面領域にまで貫通する狭い開口部を定める、絶
縁体層を沈着する段階と、前記絶縁体層および大きな導
電率を有する前記表面領域の上に大きな導電率を有する
導電層を作成する段階と、をさらに有する、半導体装置
の前記製造法。
置の製造法において、大きな導電率を有する前記領域を
作成する段階が前記貫通する開口部の中に、かつ、予め
定められた導電形の前記第１領域および前記第２領域の
上に、大きな導電率を有する表面領域を作成する段階
と、前記ゲートの上にあり、かつ、大きな導電率を有す
る前記表面領域にまで貫通する狭い開口部を定める、絶
縁体層を沈着する段階と、前記絶縁体層および大きな導
電率を有する前記表面領域の上に大きな導電率を有する
導電層を作成する段階と、をさらに有する、半導体装置
の前記製造法。
【００４３】（１６） 第１４項に記載された半導体装
置の製造法において、前記ゲートを作成する段階の後、
前記貫通開口部を通して前記半導体層の中に深いウエル
を注入する段階と、予め定められた導電形の前記第２領
域を作成する段階の前に、前記第１領域の下に前記防食
用側壁と実質的に整合した予め定められた導電形の第３
領域をなお作成する段階と、をさらに有する、半導体装
置の前記製造法。
置の製造法において、前記ゲートを作成する段階の後、
前記貫通開口部を通して前記半導体層の中に深いウエル
を注入する段階と、予め定められた導電形の前記第２領
域を作成する段階の前に、前記第１領域の下に前記防食
用側壁と実質的に整合した予め定められた導電形の第３
領域をなお作成する段階と、をさらに有する、半導体装
置の前記製造法。
【００４４】（１７） 第１５項に記載された半導体装
置の製造法において、大きな導電率を有する前記表面領
域を作成する段階の前に前記貫通開口部を狭くする段階
をさらに有し、その際、大きな導電率を有する前記表面
領域が前記狭くされた貫通開口部と実質的に整合してい
る、半導体装置の前記製造法。
置の製造法において、大きな導電率を有する前記表面領
域を作成する段階の前に前記貫通開口部を狭くする段階
をさらに有し、その際、大きな導電率を有する前記表面
領域が前記狭くされた貫通開口部と実質的に整合してい
る、半導体装置の前記製造法。
【００４５】（１８） 第１導電形を有する半導体層の
表面上に、半導体装置を製造する方法が得られる。前記
半導体層の上に、前記半導体層から絶縁されたゲート導
電体層が作成される。前記ゲート導電体層は予め定めら
れたパターンを有し、そして前記パターンは開口部を定
める。次に、第２導電形を有するウエルが、前記ゲート
導電体層の側壁に自己整合して、前記半導体層の前記表
面に注入される。第１導電形の第１表面領域が前記ウエ
ルの中に、かつ、前記ゲート導電体層の側壁に自己整合
して、作成される。防食用側壁層が前記開口部の中に作
成され、それにより、狭くなった第２開口部が定めら
れ、したがって、第２導電形の表面内部領域を前記防食
用側壁層と非常によく整合させて作成することができ
る。次に、第２導電形の第２表面領域が、前記第１表面
領域の実質的に下の内部にかつ前記防食用側壁層に自己
整合して、作成される。前記第１表面領域と前記第２表
面領域は、前記半導体層の前記表面において、前記第２
表面領域が前記第１表面領域によって事実上取り囲まれ
るように、構成される。前記防食用側壁層が除去され、
そしてさらに薄い絶縁体側壁が前記開口部の中に作成さ
れる。このようにして、前記第２表面領域と、前記第２
表面領域を実質的に取り囲む前記第１表面領域の一部分
とが露出される。その後、前記半導体層の前記表面にお
いて、前記露出した第２表面領域と、前記第２表面領域
を実質的に取り囲む前記露出した第１表面領域とに接触
する、ソース電極が作成される。
表面上に、半導体装置を製造する方法が得られる。前記
半導体層の上に、前記半導体層から絶縁されたゲート導
電体層が作成される。前記ゲート導電体層は予め定めら
れたパターンを有し、そして前記パターンは開口部を定
める。次に、第２導電形を有するウエルが、前記ゲート
導電体層の側壁に自己整合して、前記半導体層の前記表
面に注入される。第１導電形の第１表面領域が前記ウエ
ルの中に、かつ、前記ゲート導電体層の側壁に自己整合
して、作成される。防食用側壁層が前記開口部の中に作
成され、それにより、狭くなった第２開口部が定めら
れ、したがって、第２導電形の表面内部領域を前記防食
用側壁層と非常によく整合させて作成することができ
る。次に、第２導電形の第２表面領域が、前記第１表面
領域の実質的に下の内部にかつ前記防食用側壁層に自己
整合して、作成される。前記第１表面領域と前記第２表
面領域は、前記半導体層の前記表面において、前記第２
表面領域が前記第１表面領域によって事実上取り囲まれ
るように、構成される。前記防食用側壁層が除去され、
そしてさらに薄い絶縁体側壁が前記開口部の中に作成さ
れる。このようにして、前記第２表面領域と、前記第２
表面領域を実質的に取り囲む前記第１表面領域の一部分
とが露出される。その後、前記半導体層の前記表面にお
いて、前記露出した第２表面領域と、前記第２表面領域
を実質的に取り囲む前記露出した第１表面領域とに接触
する、ソース電極が作成される。
【図１】本発明の好ましい実施例に従う製造の種々の段
階のシリコン・ウエハの横断面図。
階のシリコン・ウエハの横断面図。
【図２】本発明の好ましい実施例に従う製造の種々の段
階のシリコン・ウエハの横断面図。
階のシリコン・ウエハの横断面図。
【図３】本発明の好ましい実施例に従う製造の種々の段
階のシリコン・ウエハの横断面図。
階のシリコン・ウエハの横断面図。
【図４】本発明の好ましい実施例に従う製造の種々の段
階のシリコン・ウエハの横断面図。
階のシリコン・ウエハの横断面図。
１８ ゲート導電体層 ２０ 不純物添加層のタンク ２２ 第１表面領域 ２８ 第２表面領域 ３０ 絶縁体側壁層 ３６ 大きな導電性を有する導電体層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−222677（ＪＰ，Ａ) 特開 昭63−308387（ＪＰ，Ａ) 特開 平４−133334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/334 H01L 21/336
Claims (1)
- 【請求項１】 端部を備えた開口部を定める所定のパタ
ーンを有するゲート導電体層を、第１導電形を有する半
導体層の上でかつ前記第１導電形の半導体層から絶縁し
て作成する段階と、 前記半導体層の前記表面の中に、かつ、前記ゲート導電
体層の前記端部に事実上自己整合して、第２導電形のウ
エルを注入する段階と、 前記ゲート導電体層の前記端部に事実上自己整合し、か
つ、前記ウエルの中に事実上含まれる、前記第１導電形
の第１表面領域を作成する段階と、 前記ゲート導電体層の前記端部の上に所定の厚さを有
し、かつ、前記開口部の中に第２開口部を定め、かつ、
前記開口部の周縁部から一定の距離だけ離れた周縁部を
有する、防食用側壁層を作成する段階と、 前記ウエルの中に、かつ、前記防食用側壁層に事実上自
己整合した、前記第２導電形の内部領域を作成する段階
と、 前記第１表面領域の中に事実上ありかつ前記防食用側壁
層に事実上自己整合し、かつ、前記半導体層の前記表面
上において前記第１表面領域によって実質的に取り囲ま
れた、前記第２導電形の第２表面領域を作成する段階
と、 前記防食用側壁層を除去する段階と、 前記パターンに作成された導電体層の前記端部の上に、
かつ、前記除去された防食用側壁層の厚さより小さな所
定の厚さを有し、かつ、前記第２表面領域とおよび前記
第２表面領域を事実上取り囲む前記第１表面領域の一部
分とを露出させる、絶縁体側壁を作成する段階と、 前記半導体層の前記表面において、前記露出した第２表
面領域と、前記第２表面領域を実質的に取り囲む前記露
出した第１表面領域とに接触する、ソース電極を作成す
る段階と、 を有する、第１導電形を有する半導体層の表面上に半導
体装置を製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US720570 | 1991-06-26 | ||
| US07/720,570 US5182222A (en) | 1991-06-26 | 1991-06-26 | Process for manufacturing a DMOS transistor |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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- 1991-06-26 US US07/720,570 patent/US5182222A/en not_active Expired - Lifetime
-
1992
- 1992-06-25 KR KR1019920011089A patent/KR100289474B1/ko not_active IP Right Cessation
- 1992-06-26 JP JP16916792A patent/JP3249183B2/ja not_active Expired - Fee Related
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