KR20030048685A - 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과트랜지스터 및그 제조방법 - Google Patents
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Abstract
본 발명의 드레인 확장형 모스 전계 효과 트랜지스터는, 제1 도전형의 반도체 기판과, 반도체 기판 위에 형성된 제1 도전형의 웰 영역과, 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 드리프트 영역과, 드리프트 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 드레인 영역과, 웰 영역의 상부 일정 영역에서 드리프트 영역과 일정 간격 이격되도록 형성된 제2 도전형의 고농도 소스 영역 및 제1 도전형의 고농도 소스 콘택 영역과, 드리프트 영역 및 소스 영역 사이의 웰 영역 표면 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 게이트 도전막과, 소스 영역 및 드리프트 영역의 일부 표면과 게이트 도전막을 덮는 제1 층간 절연막과, 제1 층간 절연막 위에 형성된 소스 필드 플레이트와, 소스 필드 플레이트를 덮으면서 소스 영역의 일부 표면 및 드레인 영역의 일부 표면을 노출시키는 제2 층간 절연막과, 소스 영역의 노출 표면과 콘택되면서 소스 필드 플레이트와 전기적으로 연결되도록 형성된 소스 전극, 및 드레인 영역의 노출 표면과 콘택되도록 형성된 드레인 전극을 포함한다.
Description
본 발명은 드레인 확장형 모스 전계 효과 트랜지스터(EDMOSFET; Extended Drain Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것으로서, 특히 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은 종래의 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터를 나타내 보인 단면도이다.
도 1을 참조하면, p형 반도체 기판(100) 위에 p형 웰 영역(102)이 형성된다. p형 웰 영역(102)의 상부 일정 영역에는 n-형 드리프트 영역(104), n+형 소스 영역(106) 및 p+형 소스 콘택 영역(108)이 형성된다. n+형 소스 영역(106)은 n형 LDD(Lightly Doped Drain) 영역(105)을 포함한다. n-형 드리프트 영역(104) 내에는 n+형 드레인 영역(110)이 형성된다. n+형 소스 영역(106) 및 p+형 소스 콘택 영역(108)은 상호 인접하여 위치하고, n+형 소스 영역(106)과 n-형 드리프트 영역(104)은 일정 간격 이격하여 위치한다.
n-형 드리프트 영역(104)과 n+형 소스 영역(106) 사이의 p형 웰 영역(102)상에는 게이트 절연막(112) 및 게이트 도전막(114)이 순차적으로 배치된다. 층간 절연막(116)은, 필드 산화막(118)과 게이트 도전막(114)을 완전히 덮으면서, n+형 소스 영역(106) 및 p+형 소스 콘택 영역(108)의 일부 표면과, n+형 드레인 영역(110)의 일부 표면을 각각 노출시킨다. n+형 드레인 영역(110)의 노출 표면에는 금속 드레인 전극(120)이 형성되고, n+형 소스 영역(106) 및 p+형 소스 콘택 영역(108)의 노출 표면에는 금속 소스 전극(122)이 형성된다.
상기 금속 소스 전극(122)은, 층간 절연막(116) 위에서 게이트 도전막(114)에 완전히 중첩되도록 연장되어, 금속 필드 플레이트(metal field plate)(124)로서의 기능도 수행한다. 즉 드레인 전압이 증가함에 따라 드레인 전극(120)과 금속 필드 플레이트(124)간에 인가되는 바이어스가 증가하여 게이트 가장자리 아래의 p형 웰 영역(102)과 n-형 드리프트 영역(104) 접합부근에서의 고전계(high electric field)가 감소되며, 이에 따라 소자의 항복전압(breakdown voltage)이 증가된다.
그러나 상기 금속 필드 플레이트(124)의 고전계 발생 억제 효과는 100V 이상의 고전압용으로 소자를 사용하는 경우에 효과적으로 나타나며, 대략 20-40V의 중전압용으로 소자를 사용하는 경우에는 그 효과가 거의 나타나지 않는다. 그 이유는 금속 필드 플레이트(124)와 드리프트 영역(104) 사이의 층간 절연막(116) 두께(d1)가 대략 600㎚로 두껍기 때문이다. 따라서 소자를 중전압용으로 사용하더라도 금속 필드 플레이트(124)의 고전계 발생 억제 효과를 충분히 나타내도록 하기 위해서는, 층간 절연막(116)의 두께(d1)를 얇게 형성하여야 한다. 그러나 층간 절연막(116)의 두께(d1)가 얇은 경우에는, 그 제조 과정에 있어서, 금속 필드 플레이트(124) 형성 후에 거의 모든 후속 공정 단계에서 비교적 낮은 온도하에서 공정을 수행하여야 한다는 제약을 받으므로, 통상적인 상보형 모스(CMOS ; Complementary MOS) 소자 제조 공정과 호환되지 않는다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 통상적인 상보형 모스 소자 제조공정과 호환되면서 중전압용으로 사용하더라도 필드 플레이트 효과를 충분히 나타낼 수 있는 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 일 예를 나타내 보인 단면도이다.
도 3은 본 발명에 따라 폴리실리콘막으로 이루어진 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 전류-전압 특성 곡선을 나타내 보인 그래프이다.
도 4는 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 다른 예를 나타내 보인 단면도이다.
도 5 내지 도 10은 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200...p형 반도체 기판202...p형 웰 영역
204...n-형 드리프트 영역205...n형 LDD 영역
206...n+형 소스 영역208...p+형 소스 콘택 영역
210...n+형 드레인 영역212...게이트 절연막
214...게이트 도전막215...제1 층간 절연막
216...제2 층간 절연막218...필드 산화막
220...드레인 전극222...소스 전극
224...소스 필드 플레이트232...커패시터 하부 도전막
234...커패시터 상부 도전막236...커패시터 상부 금속막
238...커패시터 하부 금속막402...게이트 스페이서막
404...열산화막502...제1 산화막
504...제2 산화막506, 516...감광막 패턴
507...개구부508...제3 산화막
510...질화막 패턴514...폴리실리콘막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 드레인 확장형 모스 전계 효과 트랜지스터는, 제1 도전형의 반도체 기판; 상기 반도체 기판 위에 형성된 제1 도전형의 웰 영역; 상기 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 드리프트 영역; 상기 드리프트 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 드레인 영역; 상기 웰 영역의 상부 일정 영역에서 상기 드리프트 영역과 일정 간격 이격되도록 형성된 제2 도전형의 고농도 소스 영역 및 제1 도전형의 고농도 소스 콘택영역; 상기 드리프트 영역 및 소스 영역 사이의 상기 웰 영역 표면 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 도전막; 상기 소스 영역 및 드리프트 영역의 일부 표면과 상기 게이트 도전막을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 위에 형성된 소스 필드 플레이트; 상기 소스 필드 플레이트를 덮으면서 상기 소스 영역의 일부 표면 및 상기 드레인 영역의 일부 표면을 노출시키는 제2 층간 절연막; 상기 소스 영역의 노출 표면과 콘택되면서 상기 소스 필드 플레이트와 전기적으로 연결되도록 형성된 소스 전극; 및 상기드레인 영역의 노출 표면과 콘택되도록 형성된 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제1 층간 절연막은 300-600Å 두께의 TEOS 산화막인 것이 바람직하다.
상기 소스 필드 플레이트는 폴리실리콘막으로 이루어진 것이 바람직하다.
상기 제2 층간 절연막은 1500Å 두께의 TEOS 산화막 및 4500Å 두께의 BPSG막인 것이 바람직하다.
본 발명에 있어서, 상기 게이트 도전막 측면에 배치된 게이트 스페이서막을 더 포함할 수 있으며, 이 경우 상기 게이트 스페이서막은 저온 산화막인 것이 바람직하다.
그리고, 하부 전극막, 유전체막 및 상부 전극막이 순차적으로 적층된 커패시터를 더 포함하되, 상기 유전체막은 상기 제1 층간 절연막과 동일한 물질 및 두께를 가지며, 상기 상부 전극막은 상기 소스 필드 플레이트와 동일한 물질 및 두께를 갖는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 드레인 확장형 모스 전계 효과 트랜지스터의 제조 방법은, (가) 제1 도전형의 반도체 기판 위에 동일 도전형의 웰 영역을 형성하는 단계: (나) 상기 웰 영역의 상부 일정 영역에 상기 제1 도전형과 반대 도전형인 제2 도전형의 드리프트 영역을 형성하는 단계; (다) 상기 웰 영역의 상부 일정 영역 및 상기 드리프트 영역의 상부 일정 영역에 LDD 영역 및 스페이서막을 형성하고, 제2 도전형의 고농도 소스 영역 및 드레인 영역을 각각 형성하고, 제1 도전형의 고농도 소스 콘택 영역을 형성하는 단계; (라)상기 소스 영역 및 상기 드리프트 영역 사이의 웰 영역 표면 위에 게이트 절연막을 형성하는 단계: (마) 상기 게이트 절연막 위와, 액티브 영역을 한정하는 필드 산화막 위에 게이트 도전막 및 커패시터 하부 도전막을 형성하는 단계: (바) 상기 게이트 도전막 및 상기 커패시터 하부 도전막의 일부를 덮는 제1 층간 절연막을 형성하는 단계; (사) 상기 제1 층간 절연막 위에 소스 필드 플레이트 및 커패시터 상부 도전막을 형성하는 단계; (아) 상기 소스 영역 및 소스 콘택 영역, 드레인 영역, 커패시터 상부 도전막 및 커패시터 하부 도전막을 노출시키는 제2 층간 절연막을 형성하는 단계; 및 (자) 상기 노출된 소스 영역 및 소스 콘택 영역, 드레인 영역, 커패시터 상부 도전막 및 커패시터 하부 도전막의 노출 표면과 콘택되는 소스 전극, 드레인 전극, 커패시터 상부 전극 및 커패시터 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 단계 (바) 및 (사)는, 상기 게이트 도전막 및 커패시터 하부 도전막이 형성된 결과물 전면에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 위에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 위에 소스 필드 플레이트 및 커패시터 상부 도전막이 형성될 영역들을 덮는 감광막(photoresist layer) 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 폴리실리콘막 및 제1 층간 절연막의 노출 부분을 순차적으로 식각하는 단계를 포함하는 것이 바람직하다.
상기 제1 층간 절연막은 300-600Å 두께의 TEOS 산화막을 사용하여 형성하는 것이 바람직하다.
상기 제2 층간 절연막은 1500Å 두께의 TEOS 산화막 및 4500Å 두께의 BPSG막을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 일 예를 나타내 보인 단면도이다.
도 2를 참조하면, 필드 산화막(218)에 의해 액티브 영역이 한정된 p형 반도체 기판(200) 위에 p형 웰 영역(202)이 형성된다. p형 웰 영역(202)의 상부 일정 영역에는 n-형 드리프트 영역(204), n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208)이 형성된다. n+형 소스 영역(206)은 n형 LDD 영역(205)을 포함한다. n-형 드리프트 영역(204) 내에는 n+형 드레인 영역(210)이 형성된다. n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208)은 상호 인접하여 위치하고, n+형 소스 영역(206)과 n-형 드리프트 영역(204)은 일정 간격 이격하여 위치한다.
n-형 드리프트 영역(204)과 n+형 소스 영역(206) 사이의 p형 웰 영역(202)상에는 게이트 절연막(212) 및 게이트 도전막(214)이 순차적으로 배치된다. 게이트도전막(214)은 폴리실리콘막이다. n+형 소스 영역(206) 및 n-형 드리프트 영역(204)의 일부 표면과 게이트 도전막(214) 위에는 제1 층간 절연막(215)이 배치된다. 제1 층간 절연막(215)은 TEOS(TetraEthylOrthoSilicate) 산화막으로서 대략 300-600Å 두께를 갖는다. 제1 층간 절연막(215) 위에는 소스 필드 플레이트(224)가 형성된다. 소스 필드 플레이트(224)는 대략 2000-3000Å의 두께를 갖는 도핑된 폴리실리콘막(doped polysilicon layer)이다. 상기 소스 필드 플레이트(224)는 제2 층간 절연막(216)에 의해 덮인다. 즉 제2 층간 절연막(216)은 n+형 소스 영역(206)과 p+형 소스 콘택 영역(208)의 일부 표면 및 n+형 드레인 영역(210)의 일부 표면만을 노출시킨다. 제2 층간 절연막(216)은 대략 1500Å 두께의 TEOS 산화막 및 대략 4500Å 두께의 BPSG(Boron Phosphorus Silicon Glass)막이다. 경우에 따라서 상기 제2 층간 절연막(216)은 단일막 구조를 가질 수도 있다.
드레인 전극(220)은 금속막으로서 상기 제2 층간 절연막(216)에 의해 노출된 n+형 드레인 영역(210) 표면과 콘택되도록 형성된다. 소스 전극(222)은 상기 제2 층간 절연막(216)에 의해 노출된 n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208) 표면과 콘택되도록 형성된다. 소스 전극(222)과 소스 필드 플레이트(224)도 상호 콘택되어 전기적으로 연결된다.
한편 상기 드레인 확장형 모스 전계 효과 트랜지스터는 수동 소자인 커패시터를 더 포함하는데, 이 커패시터는 필드 산화막(218) 위에서 하부 전극, 유전체막및 상부 전극이 순차적으로 적층된 구조를 갖는다. 즉 필드 산화막(218) 위에 하부 도전막(232)이 형성되고, 하부 도전막(232)의 일부 표면 및 필드 산화막(218) 위에는 제1 층간 절연막(215)이 형성된다. 여기서 제1 층간 절연막(215)은 커패시터의 유전체막으로 사용된다. 제1 층간 절연막(215) 위에는 상부 도전막(234)이 형성된다. 하부 도전막(232) 및 상부 도전막(234)은 하부 금속막(238) 및 상부 금속막(236)에 각각 전기적으로 연결된다. 하부 금속막(238) 및 상부 금속막(236)은 제2 층간 절연막(216)에 의해 상호 분리된다.
상기 드레인 확장형 모스 전계 효과 트랜지스터에 있어서, 폴리실리콘막으로 이루어진 소스 필드 플레이트(224)와 게이트 도전막(214) 사이의 제1 층간 절연막(215)이 비교적 얇은 두께를 가지므로, 대략 20-40V급으로 사용하더라도, 게이트 도전막(214) 가장자리에서의 고전계 발생 억제 효과를 충분히 나타낼 수 있으므로 소자의 온 저항을 거의 변화시키지 않으면서 소자의 항복전압은 증가되도록 한다.
도 3은 본 발명에 따라 폴리실리콘막으로 이루어진 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 전류-전압 특성 곡선을 나타내 보인 그래프이다. 도 3에서 VGS는 게이트와 소스 사이에 인가되는 전압을 나타낸다.
도 3에서 알 수 있듯이, 본 발명에 따른 폴리실리콘막으로 이루어진 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 드레인 전압에 대한 드레인 전류 특성 곡선(302; 그래프에서 실선으로 표시)이, 종래의 금속막으로 이루어진 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의드레인 전압에 대한 드레인 전류 특성 곡선(304; 그래프에서 점선으로 표시)에 비하여 안정적인 형상을 나타내는 것을 알 수 있다.
도 4는 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 다른 예를 나타내 보인 단면도이다.
도 4를 참조하면, 필드 산화막(218)에 의해 액티브 영역이 한정된 p형 반도체 기판(200) 위에 p형 웰 영역(202)이 형성된다. p형 웰 영역(202)의 상부 일정 영역에는 n-형 드리프트 영역(204), n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208)이 형성된다. n-형 드리프트 영역(204) 내에는 n+형 드레인 영역(210)이 형성된다. n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208)은 상호 인접하여 위치하고, n+형 소스 영역(206)과 n-형 드리프트 영역(204)은 일정 간격 이격하여 위치한다.
n-형 드리프트 영역(204)과 n+형 소스 영역(206) 사이의 p형 웰 영역(202)상에는 게이트 절연막(212) 및 게이트 도전막(214)이 순차적으로 배치된다. 게이트 도전막(214)은 폴리실리콘막이다. 게이트 절연막(212) 및 게이트 도전막(214) 측벽에는 게이트 스페이서막(402)이 형성된다. 상기 게이트 스페이서막(402)은 2000~4000Å 두께의 저온 산화막이다. 게이트 도전막(214) 상부 표면에는 얇은 두께의 열산화막(404)이 형성된다. 이 열산화막(404)은 n+형 소스 영역(206) 및 n-형드리프트 영역(204)의 일부 표면 위에도 형성된다. n+형 소스 영역(206) 및 n-형 드리프트 영역(204)의 일부 표면 위에 형성된 열산화막(404) 위에는 제1 층간 절연막(215)이 배치된다. 제1 층간 절연막(215)은 TEOS(TetraEthylOrthoSilicate) 산화막으로서 대략 300-600Å 두께를 갖는다. 제1 층간 절연막(215) 위에는 소스 필드 플레이트(224)가 형성된다. 소스 필드 플레이트(224)는 대략 2000-3000Å의 두께를 갖는 도핑된 폴리실리콘막(doped polysilicon layer)이다. 상기 소스 필드 플레이트(224)는 제2 층간 절연막(216)에 의해 덮인다. 즉 제2 층간 절연막(216)은 n+형 소스 영역(206)과 p+형 소스 콘택 영역(208)의 일부 표면 및 n+형 드레인 영역(210)의 일부 표면만을 노출시킨다. 제2 층간 절연막(216)은 대략 1500Å 두께의 TEOS 산화막 및 대략 4500Å 두께의 BPSG(Boron Phosphorus Silicon Glass)막이다. 경우에 따라서 상기 제2 층간 절연막(216)은 단일막 구조를 가질 수도 있다.
드레인 전극(220)은 금속막으로서 상기 제2 층간 절연막(216)에 의해 노출된 n+형 드레인 영역(210) 표면과 콘택되도록 형성된다. 소스 전극(222)은 상기 제2 층간 절연막(216)에 의해 노출된 n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208) 표면과 콘택되도록 형성된다. 소스 전극(222)과 소스 필드 플레이트(224)도 상호 콘택되어 전기적으로 연결된다.
한편 상기 드레인 확장형 모스 전계 효과 트랜지스터는 수동 소자인 커패시터를 더 포함하는데, 이 커패시터는 필드 산화막(218) 위에서 하부 전극, 유전체막및 상부 전극이 순차적으로 적층된 구조를 갖는다. 즉 필드 산화막(218) 위에 하부 도전막(232)이 형성되고, 하부 도전막(232)의 일부 표면 및 필드 산화막(218) 위에는 열산화막(404)이 형성된다. 열산화막(404) 일부 표면 위에는 제1 층간 절연막(215)이 형성된다. 상기 열산화막(404) 및 제1 층간 절연막(215)은 커패시터의 유전체막으로 사용된다. 제1 층간 절연막(215) 위에는 상부 도전막(234)이 형성된다. 하부 도전막(232) 및 상부 도전막(234)은 하부 금속막(238) 및 상부 금속막(236)에 각각 전기적으로 연결된다. 하부 금속막(238) 및 상부 금속막(236)은 제2 층간 절연막(216)에 의해 상호 분리된다.
본 실시예에 따른 드레인 확장형 모스 전계 효과 트랜지스터는, 게이트 도전막(214) 측벽에 위치한 게이트 스페이서막(402)으로, 게이트 도전막(214)의 가장자리 부분과 소스 필드 플레이트(224) 사이의 간격을 조절할 수 있으며, 이에 따라 게이트 도전막(214) 가장자리에서의 고전계를 보다 효과적으로 억제시킬 수 있다.
도 5 내지 도 10은 본 발명에 따른 소스 필드 플레이트를 갖는 드레인 확장형 모스 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.
먼저 도 5를 참조하면, p형 반도체 기판(200) 위에 제1 산화막(502)을 대략 300-400Å의 두께로 성장시킨다. 다음에 상기 제1 산화막(502)을 이온 주입 완충막으로 하여 p형 불순물 이온, 예컨대 보론(boron) 이온을 대략 1.0×1013㎝-2의 도우즈(dose)로 주입한 후에, 대략 1150℃의 온도 및 N2분위기에서의 열처리 공정을수행하여 p형 웰 영역(202)을 형성한다.
다음에 도 6을 참조하면, 상기 제1 산화막(도 5의 502)을 제거하고, 다시 대략 300-400Å 두께의 제2 산화막(504)을 성장시킨다. 이어서 제2 산화막(502) 위에 감광막을 형성하고, 통상의 포토리소그라피 공정에 따른 노광 및 현상 공정을 수행하여 감광막 패턴(506)을 형성한다. 상기 감광막 패턴(506)은 p형 웰 영역(202) 내에 형성될 n-형 드리프트 영역을 한정하는 개구부(507)를 갖는다. 다음에 상기 감광막 패턴(506)을 이온 주입 마스크로 하여 n형 불순물 이온, 예컨대 인(Phosphorus) 이온을 대략 1.0×1013-3.0×1013㎝-2의 도우즈로 주입시킨다.
다음에 도 7을 참조하면, 상기 제2 산화막(도 6의 504)을 제거하고, 다시 대략 300-400Å 두께의 제3 산화막(508)을 성장시키고, 이어서 제3 산화막(508) 위에 대략 1400-1600Å 두께의 질화막을 형성한다. 질화막을 형성한 후, 소정의 감광막 패턴을 이용하여 액티브 영역을 덮는 질화막 패턴(510)을 형성한다. 다음에 질화막 패턴(510)을 성장 억제막으로 하여 대략 1000℃ 온도의 열 공정을 수행하여 대략 5000-7000Å 두께의 필드 산화막(218)을 형성한다. 한편 이 열 공정에 의해 주입되었던 n형 불순물 이온은 확산되며, 이에 따라 대략 0.6-1㎛의 접합 깊이를 갖는 n-형 드리프트 영역(204)이 형성된다.
다음에 도 8을 참조하면, 상기 질화막 패턴(도 7의 510) 및 제2 산화막(508)을 습식 식각 공정으로 제거하고, 문턱 전압 조절을 위한 이온 주입 공정을 수행한다. 즉 대략 200Å 두께의 산화막을 성장시키고, 소자의 채널 영역을 한정하는 개구부를 갖는 감광막 패턴을 산화막 위에 형성한다. 다음에 이 감광막 패턴을 이온 주입 마스크로 하여 p형 불순물 이온, 예컨대 붕소 이온을 주입한다. 문턱 전압 조절을 위한 이온 주입 공정을 수행한 후, 대략 게이트 절연막(212), 게이트 도전막(214) 및 커패시터의 하부 도전막(232)을 각각 형성한다. 이를 위하여, 먼저 게이트 절연막(212)으로서의 산화막을 대략 150-200Å 두께로 성장시키고, 그 위에 대략 4000Å 두께의 폴리실리콘막을 형성한다. 이어서 통상의 POCl3도핑 공정을 수행하여 폴리실리콘막을 도핑시키고, 다음에 소정의 감광막 패턴을 식각 마스크로 한 식각 공정을 수행하여 폴리실리콘막을 패터닝하면 폴리실리콘막으로 이루어진 게이트 도전막(214) 및 커패시터 하부 도전막(232)이 각각 만들어진다. 다음에 CMOS 소자의 LDD 영역 형성시에 드레인 확산형 전계 효과 트랜지스터의 LDD 영역이 함께 형성된다. 즉 소스/드레인 영역 형성을 위한 감광막 패턴(미도시)을 형성한 다음, LDD 영역 형성을 위한 n형 불순물을 이온 주입(미도시)한 후 감광막을 제거한다. 이어서 게이트 도전막(214)위에 2000-4000Å의 저온 산화막을 증착하고, 반응성 이온 식각(reactive ion etching)을 수행하여 게이트 도전막(214) 측벽에 산화막으로 이루어진 스페이서막(spacer layer)(미도시)을 형성시킨다. 다음에 n+형 드레인 영역 및 n+형 소스 영역을 형성하기 위한 n형 불순물 이온 주입용 감광막 패턴(미도시)을 형성한다. 그리고 이 n형 불순물 이온 주입용 감광막 패턴을 이온 주입 마스크로 하여, p형 웰 영역(202) 및 n-형 드리프트 영역(204)의 일부에 각각n+형 불순물 이온, 예컨대 고농도의 비소(As) 이온을 주입한다. 이어서 n형 불순물 이온 주입용 감광막 패턴을 제거하고, p형 불순물 이온 주입용 감광막 패턴(미도시)을 형성한다. 이 p형 불순물 이온 주입용 감광막 패턴은 p+형 소스 콘택 영역을 형성하기 위한 것으로서, 이 p형 불순물 이온 주입용 감광막 패턴을 이온 주입 마스크로 하여, n+형 불순물 이온이 주입된 부분과 인접하는 p형 웰 영역(202)에 p+형 불순물 이온, 예컨대 고농도의 붕소(B) 이온을 주입한다. p+형 불순물 이온을 주입한 후, 상기 p형 불순물 이온 주입용 감광막 패턴은 제거한다.
다음에 도 9를 참조하면, 액티브 영역에서 노출되어 있는 모든 산화막을 습식 식각을 통해 제거한 후, 제1 층간 절연막(215)을 형성한다. 상기 제1 층간 절연막(215)은 대략 300-600Å 두께의 TEOS 산화막을 사용하여 형성한다. 다음에 제1 층간 절연막(215) 위에 대략 2000-3000Å 두께의 폴리실리콘막(514)을 형성하고, 통상의 POCl3도핑 공정을 수행한다. 다음에 폴리실리콘막(514) 위에 소스 필드 플레이트 영역 및 커패시터 상부 도전막 영역을 각각 한정하는 감광막 패턴(516)을 형성한다. 즉 이 감광막 패턴(516)은, 소스 필드 플레이트 및 커패시터 상부 도전막이 형성될 영역들을 덮고 나머지 영역의 폴리실리콘막(514)을 노출시키는 개구부를 갖는다.
다음에 도 10을 참조하면, 상기 감광막 패턴(도 9의 516)을 식각 마스크로 한 식각 공정을 수행하여 노출된 폴리실리콘막(도 9의 514) 및 제1 층간절연막(215)을 순차적으로 제거한다. 상기 식각 공정이 종료된 후 감광막 패턴(516)을 제거하면, 폴리실리콘막으로 이루어진 소스 필드 플레이트(224) 및 커패시터 상부 도전막(234)이 만들어진다. 다음에 전면에 대략 6000Å 두께의 제2 층간 절연막(216)을 저온에서 형성한다. 제2 층간 절연막(216)은 대략 1500Å 두께의 TEOS 산화막과 대략 4500Å 두께의 BPSG막을 사용하여 형성한다. 한편 상기 제2 층간 절연막(216)까지 형성한 다음 대략 900℃에서 열처리를 하면, 앞선 공정에서 주입되었던 n형 불순물 이온 및 p형 불순물 이온의 확산에 의해, n형 LDD 영역(205), n+형 소스 영역(206), p+형 소스 콘택 영역(208) 및 n+형 드레인 영역(210)이 각각 형성된다. 다음에 소정의 마스크막 패턴을 이용한 식각 공정을 수행하여 제2 층간 절연막(216)의 일부를 식각한다. 상기 식각 공정에 의해 상기 제2 층간 절연막(216)은, n+형 소스 영역(206) 및 p+형 소스 콘택 영역(208)의 일부 표면과, 소스 필드 플레이트(224)의 단부와, n+형 드레인 영역(210)의 일부 표면과, 커패시터 하부 도전막(232)의 일부 표면과, 그리고 커패시터 상부 도전막(234)의 일부 표면을 노출시키는 개구부들을 갖는다.
다음에 전면에 금속막을 형성한 후, 소정의 감광막 패턴을 이용한 식각 공정을 수행하여, 도 2에 도시된 바와 같이, 소스 전극(222), 드레인 전극(220), 커패시터 상부 전극(236) 및 커패시터 하부 전극(238)을 각각 형성한다.
한편, 도 4에 도시된 본 발명의 다른 실시예에 따른 드레인 확산형 모스 전계 효과 트랜지스터를 제조하는 방법은 게이트 스페이서막(도 4의 402)을 이용하여커패시터의 층간 절연막으로 열 산화막 및 저온 산화막을 형성하는 단계가 더 추가되는 것 이외에는 앞서 설명한 방법과 동일하다. 상기 게이트 스페이서막(402)을 형성하는 단계는, 도 8에서 형성된 스페이서막은 도 9에서 커패시터의 층간 절연막을 형성하기전에 식각비가 작은 식각 용액 및 습식식각 시간을 통해 게이트 도전막(214) 측벽의 산화막 스페이서막의 두께를 조절할 수 있다. 이어서 800-900℃에서 100-200Å 두께의 열 산화막을 성장시킨후 제1 층간 절연막 증착 공정을 수행하면, 도 4에 도시된 게이트 스페이서막(402)위에 열 산화막(404) 및 제1 층간 절연막(215)이 형성된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 드레인 확산형 모스 전계 효과 트랜지스터 및 그 제조 방법에 의하면, 폴리실리콘막으로 이루어진 소스 필드 플레이트와 게이트 도전막 사이의 제1 층간 절연막이 상대적으로 얇은 두께를 가지므로, 대략 20-40V급의 중전압용으로 사용하더라도, 게이트 도전막 가장자리에서의 고전계 발생 억제 효과를 충분히 나타낼 수 있으며, 이에 따라 소자의 온 저항을 거의 변화시키지 않으면서 소자의 항복전압을 증가시켜 소자의 신뢰성을 향상시킬 수 있다는 이점을 제공한다. 더욱이 게이트 도전막 측벽에 게이트 스페이서막을 더 형성함으로써, 게이트 도전막의 가장자리 부분과 소스 필드 플레이트 사이의 간격을스페이서막 두께 조절을 통해 임의로 조절하며, 이에 따라 게이트 도전막 가장자리에서의 고전계 발생 현상을 보다 효과적으로 감소시킬 수 있다. 또한 그 제조 방법에 있어서도, 제1 층간 절연막 및 소스 필드 플레이트를 커패시터의 유전체막 및 상부 도전막 형성시에 함께 형성시킬 수 있으므로, 통상의 상보형 모스 트랜지스터 제조 공정을 채용할 수 있다는 이점을 제공한다.
Claims (12)
- 제1 도전형의 반도체 기판;상기 반도체 기판 위에 형성된 제1 도전형의 웰 영역;상기 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 드리프트 영역;상기 드리프트 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 드레인 영역;상기 웰 영역의 상부 일정 영역에서 상기 드리프트 영역과 일정 간격 이격되도록 형성된 제2 도전형의 고농도 소스 영역;상기 드리프트 영역 및 소스 영역 사이의 상기 웰 영역 표면 위에 형성된 게이트 절연막;상기 게이트 절연막 위에 형성된 게이트 도전막;상기 소스 영역 및 드리프트 영역의 일부 표면과 상기 게이트 도전막을 덮는 제1 층간 절연막;상기 제1 층간 절연막 위에 형성된 소스 필드 플레이트;상기 소스 필드 플레이트를 덮으면서 상기 소스 영역의 일부 표면 및 상기 드레인 영역의 일부 표면을 노출시키는 제2 층간 절연막;상기 소스 영역의 노출 표면과 콘택되면서 상기 소스 필드 플레이트와 전기적으로 연결되도록 형성된 소스 전극; 및상기 드레인 영역의 노출 표면과 콘택되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- 제1항에 있어서,상기 제1 층간 절연막은 300-600Å 두께의 TEOS 산화막인 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- 제1항에 있어서,상기 제1 층간 절연막이 형성되기 전, 열산화막을 성장시키는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- 제1항에 있어서,상기 소스 필드 플레이트는 폴리실리콘막으로 이루어진 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- 제1항에 있어서,하부 전극막, 유전체막 및 상부 전극막이 순차적으로 적층된 커패시터를 더 포함하되, 상기 유전체막은 상기 제1 층간 절연막과 동일한 물질 및 두께를 가지며, 상기 상부 전극막은 상기 소스 필드 플레이트와 동일한 물질 및 두께를 갖는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- 제1항 내지 제5항에 있어서,상기 게이트 도전막 측면에 배치된 게이트 스페이서막을 이용하는 것을 특징으로 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터.
- (가) 제1 도전형의 반도체 기판 위에 동일 도전형의 웰 영역을 형성하는 단계:(나) 상기 웰 영역의 상부 일정 영역에 상기 제1 도전형과 반대 도전형인 제2 도전형의 드리프트 영역을 형성하는 단계;(다) 상기 웰 영역의 상부 일정 영역 및 상기 드리프트 영역의 상부 일정 영역에 제2 도전형의 고농도 소스 영역 및 드레인 영역, 제1 도전형의 고농도 소스 콘택 영역을 각각 형성하는 단계;(라) 상기 소스 영역 및 상기 드리프트 영역 사이의 웰 영역 표면 위에 게이트 절연막을 형성하는 단계:(마) 상기 게이트 절연막 위와, 액티브 영역을 한정하는 필드 산화막 위에 게이트 도전막 및 커패시터 하부 도전막을 형성하는 단계:(바) 상기 게이트 도전막 및 상기 커패시터 하부 도전막의 일부를 덮는 제1 층간 절연막을 형성하는 단계;(사) 상기 제1 층간 절연막 위에 소스 필드 플레이트 및 커패시터 상부 도전막을 형성하는 단계;(아) 상기 소스 영역 및 소스 콘택 영역, 드레인 영역, 커패시터 상부 도전막 및 커패시터 하부 도전막을 노출시키는 제2 층간 절연막을 형성하는 단계; 및(자) 상기 노출된 소스 영역 및 소스 콘택 영역, 드레인 영역, 커패시터 상부 도전막 및 커패시터 하부 도전막의 노출 표면과 콘택되는 소스 전극, 드레인 전극, 게이트 전극, 커패시터 상부 전극 및 커패시터 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 제1 층간 절연막은 300-600Å 두께의 TEOS 산화막을 사용하여 형성하는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 제1 층간 절연막이 형성되기전, 열산화막을 성장시키는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조방법.
- 제7항에 있어서,상기 소스 필드 플레이트는 폴리실리콘막으로 이루어진 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조방법.
- 제7항에 있어서,하부 전극막, 유전체막 및 상부 전극막이 순차적으로 적층된 커패시터를 더 포함하되, 상기 유전체막은 상기 제1 층간 절연막과 동일한 물질 및 두께를 가지며, 상기 상부 전극막은 상기 소스 필드 플레이트와 동일한 물질 및 두께를 갖는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조방법.
- 제7항 내지 제11항에 있어서,상기 게이트 도전막 측면에 게이트 스페이서막을 이용하는 것을 특징으로 하는 드레인 확장형 모스 전계 효과 트랜지스터의 제조방법.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690173B1 (ko) * | 2005-03-08 | 2007-03-08 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| KR100847837B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 디모스 소자 및 그 제조 방법 |
| KR100859482B1 (ko) * | 2006-12-29 | 2008-09-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| WO2018110833A1 (ko) * | 2016-12-13 | 2018-06-21 | 주식회사 웨이비스 | 고전자이동도 트랜지스터 및 그 제조방법 |
| KR20190112798A (ko) * | 2017-02-14 | 2019-10-07 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501669B2 (en) * | 2003-09-09 | 2009-03-10 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US7550783B2 (en) * | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7573078B2 (en) * | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| US9773877B2 (en) * | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US20050263813A1 (en) * | 2004-06-01 | 2005-12-01 | Ching-Huei Tsai | Capacitor on the semiconductor wafer |
| US7560324B2 (en) * | 2004-07-08 | 2009-07-14 | Texas Instruments Incorporated | Drain extended MOS transistors and methods for making the same |
| KR101060704B1 (ko) * | 2004-07-16 | 2011-08-30 | 매그나칩 반도체 유한회사 | 수평 확산형 모스트랜지스터의 제조 방법 |
| KR100592749B1 (ko) * | 2004-11-17 | 2006-06-26 | 한국전자통신연구원 | 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 |
| US7157784B2 (en) * | 2005-01-31 | 2007-01-02 | Texas Instruments Incorporated | Drain extended MOS transistors with multiple capacitors and methods of fabrication |
| US11791385B2 (en) * | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| US7208364B2 (en) * | 2005-06-16 | 2007-04-24 | Texas Instruments Incorporated | Methods of fabricating high voltage devices |
| US7456451B2 (en) * | 2005-09-13 | 2008-11-25 | United Microelectronics Corp. | Ultra high voltage MOS transistor device |
| US7485514B2 (en) * | 2006-01-05 | 2009-02-03 | Winslow Thomas A | Method for fabricating a MESFET |
| US7709269B2 (en) | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
| US7592211B2 (en) | 2006-01-17 | 2009-09-22 | Cree, Inc. | Methods of fabricating transistors including supported gate electrodes |
| US8823057B2 (en) | 2006-11-06 | 2014-09-02 | Cree, Inc. | Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
| JP5105160B2 (ja) | 2006-11-13 | 2012-12-19 | クリー インコーポレイテッド | トランジスタ |
| US7692263B2 (en) | 2006-11-21 | 2010-04-06 | Cree, Inc. | High voltage GaN transistors |
| US7951680B2 (en) * | 2008-10-30 | 2011-05-31 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing an elevated drain |
| US8754498B2 (en) * | 2009-10-27 | 2014-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Antifuse and method of making the antifuse |
| DE102009051745B4 (de) * | 2009-11-03 | 2017-09-21 | Austriamicrosystems Ag | Hochvolt-Transistor mit Mehrfach-Dielektrikum und Herstellungsverfahren |
| JP5703829B2 (ja) * | 2011-02-24 | 2015-04-22 | サンケン電気株式会社 | 半導体装置 |
| US9653561B2 (en) | 2013-03-12 | 2017-05-16 | Macronix International Co., Ltd. | Low on resistance semiconductor device |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| KR102087444B1 (ko) | 2013-11-13 | 2020-03-11 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| EP4024474A3 (en) * | 2014-06-18 | 2022-10-26 | INTEL Corporation | Extended-drain structures for high voltage field effect transistors |
| JP7366934B2 (ja) * | 2018-12-26 | 2023-10-23 | タワー パートナーズ セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| CN112271210B (zh) * | 2020-10-22 | 2023-04-21 | 吉林华微电子股份有限公司 | 半导体功率及其制作方法 |
| CN112789731A (zh) * | 2020-12-25 | 2021-05-11 | 英诺赛科(苏州)科技有限公司 | 半导体器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| KR100244282B1 (ko) * | 1997-08-25 | 2000-02-01 | 김영환 | 고전압 트랜지스터의 구조 및 제조 방법 |
| JP3142057B2 (ja) * | 1997-11-13 | 2001-03-07 | 日本電気株式会社 | 半導体装置とその製造方法、及び駆動装置 |
| KR100304954B1 (ko) * | 1998-07-01 | 2001-10-19 | 김영환 | 스마트파워소자및그의제조방법 |
| KR100282426B1 (ko) * | 1999-03-17 | 2001-02-15 | 김영환 | 스마트 파워 소자 및 그의 제조 방법 |
| KR20010094722A (ko) * | 2000-04-06 | 2001-11-01 | 박종섭 | 고전압 소자 및 그 제조방법 |
-
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- 2001-12-12 KR KR10-2001-0078666A patent/KR100445904B1/ko not_active IP Right Cessation
-
2002
- 2002-05-22 US US10/154,605 patent/US6620688B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690173B1 (ko) * | 2005-03-08 | 2007-03-08 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| KR100847837B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 디모스 소자 및 그 제조 방법 |
| KR100859482B1 (ko) * | 2006-12-29 | 2008-09-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| WO2018110833A1 (ko) * | 2016-12-13 | 2018-06-21 | 주식회사 웨이비스 | 고전자이동도 트랜지스터 및 그 제조방법 |
| KR20190112798A (ko) * | 2017-02-14 | 2019-10-07 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
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