WO2018110833A1 - 고전자이동도 트랜지스터 및 그 제조방법 - Google Patents

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WO2018110833A1
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drain electrode
field plate
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이상민
최철순
송명근
정연국
구황섭
김현제
정희석
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    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Definitions

  • nitride-based semiconductor materials such as GaN, AlGaN, InGaN have a wide energy band gap and high peak saturation electron velocity values, and are used in high power high frequency wireless communication applications such as high electron mobility transistors.
  • Korean Patent No. 10-1170730 (registered on July 27, 2012, a semiconductor device having an improved field plate) describes a high electron mobility transistor to which a field plate is applied.
  • a field plate connected to the gate electrode is manufactured by depositing a metal with a thickness of about 3000 ⁇ .
  • a field plate connected to the source electrode and passing through the top of the gate electrode may be considered.
  • the field plate connected to the source electrode and passing through the top of the gate electrode may be considered.
  • a spacer layer (or passivation layer) that is an insulating layer covering the source electrode and the gate electrode is formed.
  • the spacer layer on which the field plate is formed has a stepped portion protruding from the region where the gate electrode is formed, and thus the field plate is also formed in a stepped shape along the step.
  • a metal layer deposited by a deposition method such as sputtering has a problem that takes a long time to deposit a thick thickness.
  • the metal film deposited on the side of the step is deposited thinner than the flat portion, and thus cracks occur due to the difference in stress due to the difference in deposition thickness. The probability is very high.
  • FIG. 1 is a cross-sectional view in which cracks occur in a field plate deposited by a conventional sputtering method.
  • the present invention has been made in view of the above problems, and provides a high electron mobility transistor capable of uniformly forming a thickness of a metal deposited on a stepped portion by a gate electrode when forming a field plate, and a method of manufacturing the same. Is in.
  • another technical problem to be solved by the present invention is to provide a high electron mobility transistor and a method of manufacturing the same that can simultaneously form the field plate and the source and drain contacts.
  • another technical problem to be solved by the present invention is to provide a high electron mobility transistor and a method of manufacturing the same to prevent peeling of the field plate to improve the reliability and durability.
  • another technical problem to be solved by the present invention is to provide a high-mobility mobility transistor and a method of manufacturing the same to define the thickness of the photoresist pattern defining the formation region when forming the field plate, to ensure the stability of the process Is in.
  • the high electron mobility transistor for solving the above problems, a channel layer, a barrier layer and a protective layer sequentially layered on the substrate, and a protective layer exposed through the opening portion of the protective layer
  • a high electron mobility transistor including a source electrode, a drain electrode, and a gate electrode in contact with a lower layer of the passivation transistor, the passivation layer disposed on an upper front surface of the passivation layer and the gate electrode so as to expose the upper portion of the source electrode and the drain electrode.
  • a layer, a source electrode pad and a drain electrode pad positioned on each of the source electrode and the drain electrode, and an electroplating field plate connected to the source electrode pad and extending above the passivation layer on the gate electrode.
  • the thickness of the field plate may be the same as the thickness of the source electrode pad and the drain electrode pad.
  • the thickness of the field plate may be thinner than the thickness of the source electrode pad and the drain electrode pad.
  • each of the source electrode pad and the drain electrode pad may include at least a lower portion and an upper portion, and at least the lower portion may be electroplated.
  • the seed plate may further include a seed layer under the field plate, the source electrode pad, and the drain electrode pad, and the seed layer may be formed by stacking a peeling prevention layer and a growth layer from below.
  • a method of fabricating a high mobility transistor comprising: a) forming a channel layer, a barrier layer, a protective layer, a source electrode and a drain electrode, and a gate electrode on a substrate; Forming a passivation layer on the resultant, exposing a top portion of the source and drain electrodes, c) forming a seed layer on the resultant of step b), and d) a photo on the seed layer.
  • the step e) may simultaneously form the source electrode pad positioned on the upper side of the field plate and the source electrode and the drain electrode pad positioned on the upper side of the drain electrode.
  • the thickness of the field plate may be 75 to 85% of the thickness of the photoresist pattern.
  • a lower source electrode pad and a lower drain electrode pad are simultaneously formed with the field plate, and in the subsequent process, an upper portion of each of the lower source electrode pad and the lower drain electrode pad is formed.
  • An upper source electrode pad and an upper drain electrode pad may be formed on the substrate.
  • the high electron mobility transistor according to the present invention and the method for manufacturing the same have a flat plate and a side plate thickness of the field plate of the step portion uniformly by using a plating process to prevent cracks, thereby improving reliability and high electron mobility transistor. It is effective to prevent the shortening of the service life.
  • the high electron mobility transistor and the method of manufacturing the same can form a metal film of 3 ⁇ m or more within a relatively short process time, thereby simultaneously forming a source electrode pad and a drain electrode pad together with a field plate, thereby providing a manufacturing process. There is an effect that can be simplified.
  • the high electron mobility transistor of the present invention and a method of manufacturing the same provide a seed layer capable of preventing the peeling of the field plate, which is formed together with the source electrode pad and the drain electrode pad or is formed alone. There is an effect that can prevent the peeling to improve the reliability of the device.
  • the high electron mobility transistor of the present invention and a method of manufacturing the same have an effect of ensuring the reliability and repeatability of the process by defining a thickness of a photoresist that is preferable when forming a field plate.
  • FIG. 1 is a cross-sectional photograph of a state in which a crack occurs in a field plate formed by a conventional deposition method.
  • FIG. 2 is a cross-sectional configuration diagram of a high electron mobility transistor according to a first embodiment of the present invention.
  • 5A through 5F are cross-sectional views of a manufacturing process procedure of a high electron mobility transistor according to a second embodiment of the present invention.
  • top source electrode pad 90 drain electrode pad
  • first, second, etc. are used herein to describe various members, regions, and / or portions, it is obvious that these members, components, regions, layers, and / or portions should not be limited by these terms. Do. These terms do not imply any particular order, up or down, or superiority, and are only used to distinguish one member, region or region from another member, region or region. Accordingly, the first member, region, or region described below may refer to the second member, region, or region without departing from the teachings of the present invention.
  • FIG. 2 is a cross-sectional configuration diagram of a high electron mobility transistor according to a first embodiment of the present invention.
  • the high electron mobility transistor includes a substrate 10, a channel layer 11 formed on the substrate 10, and an upper portion of the channel layer 11.
  • the protective layer 13 formed on the barrier layer 12 and selectively exposing a portion of the barrier layer 12, and through the open region of the protective layer 13
  • the gate electrode 40 and the source electrode 20, the drain electrode 30, and the gate electrode 40, which are in contact with the barrier layer 12, and the top surfaces of the source electrode 20 and the drain electrode 30 are exposed.
  • the passivation layer 50 is disposed on the upper surface of the protective layer 13 and the upper surface of the exposed source electrode 20 and the drain electrode 30, and extends from the source electrode 20.
  • the seed layer 60 is formed on the top side of the gate electrode 40 and extends to the top of the passivation layer 50, respectively. It consists of a field plate 70, a source electrode pad 80 and a drain electrode pad 90.
  • the field plate 70, the source electrode pad 80 and the drain electrode pad 90 are all formed at the same time.
  • the field plate 70 and the source electrode pad 80 are integrally formed, but for convenience of description, the upper region of the source electrode 20 is defined as the source electrode pad 80, and the other regions are defined as the field plate 70. do.
  • the substrate 10 may be a known material such as SiC, sapphire, and the like.
  • the channel layer 11 may be a nitride semiconductor layer such as GaN
  • the barrier layer 12 may be a nitride semiconductor layer such as AlGaN.
  • the channel layer 11 and the barrier layer 12 are assumed to be different nitride-based semiconductor layers.
  • the seed layer may be used when the channel layer 11 is formed, but the drawings are omitted.
  • the protective layer 13 positioned on the upper portion of the barrier layer 12 serves to neutralize the surface trap of the barrier layer 12 and may use a nitride-based semiconductor layer such as SiN.
  • the protective layer 13 may be deposited on the top surface of the barrier layer 12 and then patterned to form a pattern for selectively exposing a portion of the barrier layer 12.
  • the exposed barrier layer 12 is positioned on the source region and the drain region, and the exposed barrier layer 12 is formed to be in contact with the source electrode 20 and the drain electrode 30, respectively.
  • the source electrode 20 and the drain electrode 30 are disposed at positions spaced apart from each other by a predetermined distance.
  • a part covers an upper portion of the surrounding protective layer 13. Modification can be made into various structures such as a structure that can prevent the lower barrier layer 12 from being exposed.
  • a portion of the protective layer 13 between the source electrode 20 and the drain electrode 30 is patterned to expose the lower barrier layer 12, and the gate electrode 40 is formed on the barrier layer 12. do.
  • a seed layer 60 is formed on the entire surface of the structure.
  • a part of the seed layer 60 extending to the upper side of the gate electrode 40 has a field plate 70 formed thereon, and a seed layer positioned on each of the source electrode 20 and the drain electrode 30.
  • the source electrode pad 80 and the drain electrode pad 90 are positioned above the 60.
  • the seed layer 60 may include a peeling prevention layer 61 for firm interlayer bonding between the source electrode 20, the drain electrode 30, which is a metal, and the passivation layer 50, which is an insulating layer, the field plate 70, And a growth layer 62 for growing the source electrode pad 80 and the drain electrode pad 90.
  • the anti-peel layer 61 is preferably a Ti layer and is formed by a deposition method in a range of 80 to 120 Pa.
  • the material of the growth layer 62 is a field plate 70, a source electrode pad 80, and a drain electrode pad 90. It is made of the same material as.
  • the field plate 70, the source electrode pad 80, and the drain electrode pad 90 may be formed of gold (Au) or nickel (Ni), copper (Cu), or the like, respectively.
  • 62 may also be formed from the gold, nickel, copper, and the like listed above.
  • the growth layer 62 has a thickness of 400 to 600 mm.
  • the field plate 70, the source electrode pad 80 and the drain electrode pad 90 are all formed at the same time by the plating method.
  • a high current flows between the source electrode pad 80 and the drain electrode pad 90, and the thickness of the source electrode pad 80 and the drain electrode pad 90 is at least 3 ⁇ m.
  • the process time is very high, and the process time can be shortened by forming the plating method.
  • the passivation layer 50 positioned below the field plate 70 is formed by the gate electrode 40.
  • the field plate 70 formed by electroplating on the stepped portion of the passivation layer 50 has a thick thickness, so that the influence of the step can be ignored, and the stress difference caused by the step does not occur, thereby preventing the occurrence of cracks. have.
  • 3A to 3F are cross-sectional views of a high electron mobility transistor manufacturing process according to a first embodiment of the present invention.
  • the barrier layer 12 is sequentially formed on the channel layer 11 and the channel layer 11 on the substrate 10, and the protective layer 13 is formed on the barrier layer 12. After depositing and patterning the upper entire surface to expose a portion of the barrier layer 12, the source electrode 20 and the drain electrode 30 in contact with the barrier layer 12 is formed.
  • the source electrode 20 and the drain electrode 30 exposed by the removal of the protective layer 13.
  • a gate electrode 40 is formed in contact with the barrier layer 12 therebetween.
  • the reason why the source electrode 20 and the gate electrode 40 are separately formed is that the source electrode 20 and the drain electrode 30 are ohmic contacts, and the gate electrode 40 is a Schottky contact, which has a difference in properties. to be.
  • Such a manufacturing process is to follow the manufacturing process of the conventionally known high electron mobility transistor.
  • an ion implantation layer is formed by implanting ions into the barrier layer 12 in contact with the source electrode 20 and the drain electrode 30 so that the source electrode 20 and the drain electrode 30 are connected to the barrier layer 12.
  • the ohmic contact can be more easily formed in the contact surface with the.
  • the deposited passivation layer 50 is patterned to expose the upper portions of the source electrode 20 and the drain electrode 30.
  • the exposed regions of the source electrode 20 and the drain electrode 30 may be the entire upper portion, and in order to prevent exposure of other regions in consideration of the process margin, the centers of the upper surfaces of the source electrode 20 and the drain electrode 30 are prevented. Only some areas can be exposed.
  • the seed layer 60 is formed on the upper front surface of the structure.
  • the seed layer 60 may be formed by sequentially depositing the anti-peel layer 61 and the growth layer 62.
  • the anti-separation layer 61 is formed by depositing a material having excellent interlayer adhesion with the lower layer, in particular, the passivation layer 50, and an example of the material may be Ti.
  • the anti-peel layer 61 is deposited to a thickness of 80 to 120 ⁇ . When the thickness is less than 80 kPa, the effect of the peeling prevention may be lowered. When the thickness exceeds 120 kPa, a good peeling prevention effect may be obtained, but the process time is relatively high.
  • the growth layer 62 is deposited on the anti-peel layer 61.
  • the growth layer 62 may be formed of the same material as that of the field plate 70, the source electrode pad 80, and the drain electrode pad 90.
  • gold (Au), nickel (Ni), copper (Cu) can be used.
  • the growth layer 62 is preferably deposited to a thickness of 400 to 600 kPa in order to ensure the growth of a uniform thin film thereon. If it is less than 400 ⁇ s, the uniform plating growth of the field plate 70, the source electrode pad 80, and the drain electrode pad 90 to be grown later may be difficult, and if it exceeds 600 ⁇ s, a relatively longer process time is required.
  • a photoresist PR is applied to the entire upper surface of the seed layer 60, and the photoresist PR is exposed and developed to form a photoresist PR pattern exposing a part of the seed layer 60.
  • a part of the seed layer 60 exposed by the photoresist PR pattern may include a seed layer 60 positioned on each of the source electrode 20 and the drain electrode 30, and the source electrode 20. And a portion of the seed layer 60 extending from the seed layer 60 on the upper side passivation layer 50 of the gate electrode 40.
  • a portion of the seed layer 60 exposed on the upper passivation layer 50 of the gate electrode 40 covers at least the gate electrode 40. In this case, a portion of the region between the seed layer 60 exposed on the passivation layer 50 on the gate electrode 40 and the seed layer 60 exposed on the drain electrode 30 is not exposed by the photoresist (PR) pattern. The seed layer 60 region is present.
  • metal is plated on the seed layer 60 exposed by the electroplating method using the photoresist PR pattern as a mask to form the field plate 70, the source electrode pad 80, and The drain electrode pad 90 is formed.
  • the plating solution used for electroplating uses a non-cyanide weak alkaline plating solution.
  • Known non-cyanide plating liquids include MICROFAB Au660, MICROFAB Au3151, etc. of Electroplating Engineer of Japan Ltd.
  • the non-cyanide plating solution minimizes damage to the photoresist (PR) pattern so that the field plate 70 and the source electrode pad ( 80 and the drain electrode pad 90 may be stably formed on the exposed seed layer 60.
  • the circulating flow rate and current value of the plating liquid as a part to be considered in the electroplating, and even if the circulating flow rate and current value is not specified, referring to the embodiment of the present invention, it is easy to find a suitable circulating flow rate and current value by repeated experiments at the level of those skilled in the art. Can be.
  • the height of the photoresist (PR) pattern and the thickness (height) of the field plate 70, the source electrode pad 80 and the drain electrode pad 90 is significantly related, and the field plate 70 to be formed
  • the height of the photoresist (PR) pattern should be higher than the thickness of the back.
  • the thickness (height) of the field plate 70 is 75 to 85% of the thickness (height) of the photoresist (PR) pattern.
  • the deposited passivation layer 50 is patterned to expose the upper portions of the source electrode 20 and the drain electrode 30.
  • the exposed regions of the source electrode 20 and the drain electrode 30 may be the entire upper portion, and only a portion of the upper center portion of the upper surface may be exposed in order to prevent exposure of other regions in consideration of process margins.
  • the anti-separation layer 61 and the growth layer 62 are sequentially deposited on the entire upper surface of the exposed source electrode 20, the drain electrode 30, and the passivation layer 50. Form layer 60.
  • the anti-peel layer 61 may be deposited to a thickness of 80 to 120 ⁇ by using Ti.
  • the growth layer 62 is made of the same material as that of the field plate 70.
  • gold (Au), nickel (Ni), copper (Cu) may be used to deposit a thickness of 400 to 600 kPa.
  • a photoresist PR is coated on the entire upper surface of the seed layer 60, and the photoresist PR is exposed and developed to form a photoresist PR pattern exposing a part of the seed layer 60.
  • a part of the seed layer 60 exposed by the photoresist PR pattern may include a seed layer 60 positioned on the source electrode 20 and the drain electrode 30, and on the source electrode 20. A portion of the seed layer 60 extending from the seed layer 60 onto the upper passivation layer 50 of the gate electrode 40.
  • the reason why it is thicker than the thickness and the thickness of the field plate 70 should be 75 to 85% of the thickness of the photoresist PR is as described above.
  • a metal is plated on the exposed seed layer 60 by the electroplating method using the photoresist PR pattern as a mask to form the field plate 70, the lower source electrode pad 81, and the lower drain electrode pad ( 91) at the same time.
  • the lower source electrode pad 81 and the field plate 70 are integrally formed, a region located above the source electrode 20 is defined as the lower source electrode pad 81 for convenience of description. The area is defined as the field plate 70.
  • the plating solution used for electroplating uses a non-cyanide weak alkaline plating solution.
  • the circulating flow rate and current value of the plating liquid as a part to be considered in the electroplating, and even if the circulating flow rate and current value is not specified, referring to the embodiment of the present invention, it is easy to find a suitable circulating flow rate and current value by repeated experiments at the level of those skilled in the art. Can be.
  • the source electrode pad 80 and the drain electrode pad 90 may be formed by an electroplating method, so that the process time may be shortened as compared with a deposition method which is a general electrode pad manufacturing method.

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Abstract

본 발명은 고전자이동도 트랜지스터 및 그 제조방법에 관한 것으로, 기판의 상부에 순차적층되는 채널층, 장벽층 및 보호층과, 보호층의 개구 부분을 통해 노출되는 보호층의 하부층에 접촉되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 고전자이동도 트랜지스터에 있어서, 상기 소스 전극과 상기 드레인 전극의 상부를 노출시키도록 상기 보호층 및 게이트 전극의 상부 전면에 위치하는 패시베이션층과, 상기 소스 전극과 상기 드레인 전극 각각의 상부에 위치하는 소스 전극 패드와 드레인 전극 패드와, 상기 소스 전극 패드에 연결되어 상기 게이트 전극 상의 상기 패시베이션층으로 연장된 전기도금 필드 플레이트를 포함한다.

Description

고전자이동도 트랜지스터 및 그 제조방법
본 발명은 고전자이동도 트랜지스터 및 그 제조방법에 관한 것으로, 더 상세하게는 필드 플레이트의 신뢰성을 높일 수 있는 고전자이동도 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 GaN, AlGaN, InGaN 등의 질화물계 반도체 재료는 넓은 에너지 밴드 갭과 하이 피크 포화 전자 속도 값을 가지는 것으로, 고전자이동도 트랜지스터와 같이 고전력 고주파 무선통신 응용 분야에 사용되고 있다.
고전자이동도 트랜지스터가 고전력에서 동작하기 위해서는 항복전압을 상승시킬 필요가 있으며, 이를 위하여 필드 플레이트(field plate)의 적용이 제안되었다.
예를 들어 대한민국 등록특허 10-1170730호(2012년 7월 27일 등록, 향상된 필드 플레이트를 갖는 반도체 장치)에는 필드 플레이트가 적용된 고전자이동도 트랜지스터가 기재되어 있다.
위의 등록특허 10-1170730호에서는 3000Å 정도의 두께로 금속을 증착하여 게이트 전극에 접속되는 필드 플레이트를 제조한다는 기재를 하고 있다.
위의 게이트 전극에 접속되는 필드 플레이트와는 다르게 소스 전극에 연결되어 게이트 전극의 상부를 지나는 필드 플레이트를 고려할 수 있으며, 이와 같이 소스 전극에 접속되어 게이트 전극의 상부를 지나는 필드 플레이트는 대한민국 등록특허 10-1057439호(2011년 8월 10일 등록, 복수의 필드 플레이트를 갖는 광대역갭 트랜지스터)에 기재되어 있다.
위의 등록특허 10-1057439호에 기재된 바와 같이 소스 전극과 게이트 전극을 형성한 후, 소스 전극과 게이트 전극을 덮는 절연층인 스페이서층(또는 패시베이션층)을 형성한다.
그리고 스페이서층의 일부를 오픈하여 소스 전극의 일부를 노출시킨 후, 금속을 증착하여 소스 전극의 노출된 영역에 접촉되고, 스페이서층의 상면을 따라 게이트 전극의 상부 측 영역을 덮는 필드 플레이트를 형성한다.
이때 필드 플레이트가 형성되는 스페이서층은, 게이트 전극이 형성된 영역이 돌출된 단차부를 가지는 것이며, 따라서 필드 플레이트 역시 그 단차를 따라 단차진 형상으로 형성된다.
그러나 스퍼터링 등 증착법에 의해 증착되는 금속층은 두께를 두껍게 증착하는데 시간이 많이 소요되는 문제점이 있었다.
또한 상기 스페이서층과 같이 단차가 형성된 영역에서 금속막을 증착할 때, 평탄한 부분에 비해 단차의 측면측에 증착되는 금속막이 더 얇게 증착되며, 따라서 증착 두께의 차이에 의한 응력의 차이로 인하여 크랙이 발생 가능성이 매우 높다.
도 1은 종래 스퍼터링 방법으로 증착한 필드 플레이트에 크랙이 발생한 단면 도이다.
이처럼 크랙이 발생하면 고전자이동도 트랜지스터의 특성이 변화되며, 신뢰성 및 내구성이 저하되는 문제점이 있었다.
상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 기술적 과제는, 필드 플레이트 형성시 게이트 전극에 의한 단차부에 증착되는 금속의 두께를 균일하게 형성할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.
또한 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트와 소스 및 드레인 콘택을 동시에 형성할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.
아울러 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트의 박리를 방지하여 신뢰성과 내구성을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.
그리고 본 발명이 해결하고자 하는 다른 기술적 과제는, 필드 플레이트의 형성시 형성 영역을 정의하는 포토레지스트 패턴의 두께를 정의하여, 공정의 안정성을 확보할 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따른 고전자이동도 트랜지스터는, 기판의 상부에 순차적층되는 채널층, 장벽층 및 보호층과, 보호층의 개구 부분을 통해 노출되는 보호층의 하부층에 접촉되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 고전자이동도 트랜지스터에 있어서, 상기 소스 전극과 상기 드레인 전극의 상부를 노출시키도록 상기 보호층 및 게이트 전극의 상부 전면에 위치하는 패시베이션층과, 상기 소스 전극과 상기 드레인 전극 각각의 상부에 위치하는 소스 전극 패드와 드레인 전극 패드와, 상기 소스 전극 패드에 연결되어 상기 게이트 전극 상의 상기 패시베이션층 상부로 연장된 전기도금 필드 플레이트를 포함한다.
본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께와 동일한 것일 수 있다.
본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께보다 얇은 것일 수 있다.
본 발명의 일실시 예에 따르면, 상기 소스 전극 패드 및 상기 드레인 전극 패드 각각은, 적어도 하부와 상부로 구성되며, 적어도 상기 하부는 전기도금된 것일 수 있다.
본 발명의 일실시 예에 따르면, 상기 필드 플레이트는, 상기 게이트 전극에 의해 단차부가 형성된 상기 패시베이션층 상에 위치하며, 상기 패시베이션층의 단차부의 측면부에서 측면방향으로의 도금 두께와 단차부의 평탄부에서 수직방향으로의 도금 두께가 균일한 것일 수 있다.
본 발명의 일실시 예에 따르면, 상기 필드 플레이트와 상기 소스 전극 패드 및 상기 드레인 전극 패드의 하부에 시드층을 더 포함하며, 상기 시드층은 하부로부터 박리방지층과 성장층이 적층된 것일 수 있다.
본 발명의 다른 측면에 따른 고전자이동도 트랜지스터 제조방법은, a) 기판에 채널층, 장벽층, 보호층, 소스 전극 및 드레인 전극, 게이트 전극을 형성하는 단계와, b) 상기 a) 단계의 결과물 상에 패시베이션층을 형성한 후, 상기 소스 전극과 드레인 전극의 상부 일부를 노출시키는 단계와, c) 상기 b) 단계의 결과물 상에 시드층을 형성하는 단계와, d) 상기 시드층상에 포토레지스트 패턴을 형성하여 상기 소스 전극과 드레인 전극의 상부에 위치하는 시드층의 일부와, 상기 소스 전극의 상부에 위치하는 시드층으로부터 상기 게이트 전극의 상부측으로 연장되는 시드층의 일부를 노출시키는 단계와, e) 상기 포토레지스트 패턴을 마스크로 사용하는 전기도금 공정으로 상기 노출된 시드층의 상에 적어도 필드 플레이트를 형성하는 단계를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 e) 단계는 상기 필드 플레이트와 상기 소스 전극의 상부측에 위치하는 소스 전극 패드 및 드레인 전극의 상부측에 위치하는 드레인 전극 패드를 동시에 형성할 수 있다.
본 발명의 일실시 예에 따르면, 상기 필드 플레이트의 두께는, 상기 포토레지스트 패턴 두께의 75 내지 85%인 것일 수 있다.
본 발명의 일실시 예에 따르면, 상기 e) 단계에서는 상기 필드 플레이트와 동시에 하부 소스 전극 패드 및 하부 드레인 전극 패드를 형성하고, 이후의 공정에서 상기 하부 소스 전극 패드 및 상기 하부 드레인 전극 패드 각각의 상부에 상부 소스 전극 패드 및 상부 드레인 전극 패드를 형성할 수 있다.
본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 도금공정을 이용하여 단차부의 평탄부 및 측면부의 필드 플레이트 두께를 균일하게 형성하여 크랙 발생을 방지함으로써, 신뢰성을 향상시킴과 아울러 고전자이동도 트랜지스터의 수명 단축을 방지할 수 있는 효과가 있다.
아울러 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 상대적으로 짧은 공정시간 내에 3㎛ 이상의 금속막의 형성이 가능하여 필드 플레이트와 함께 소스 전극 패드 및 드레인 전극 패드를 동시에 형성할 수 있어, 제조공정을 단순화할 수 있는 효과가 있다.
그리고 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 소스 전극 패드 및 드레인 전극 패드와 함께 형성되거나 또는 단독으로 형성되는 필드 플레이트의 박리를 방지할 수 있는 시드층을 제공함으로써, 필드 플레이트가 하부층으로부터 박리되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한 본 발명 고전자이동도 트랜지스터 및 그 제조방법은, 필드 플레이트 형성시 바람직한 포토레지스트의 두께를 정의하여, 공정의 신뢰성과 반복성을 확보할 수 있는 효과가 있다.
도 1은 종래 증착법으로 형성된 필드 플레이트에서 크랙이 발생한 상태의 단면 사진이다.
도 2는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 3a 내지 도 3f는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면 구성도이다.
도 4는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 5a 내지 도 5f는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
10:기판 11:채널층
12:장벽층 13:보호층
20:소스 전극 30:드레인 전극
40:게이트 전극 50:패시베이션층
60:시드층 61:박리방지층
62:성장층 70:필드 플레이트
80:소스 전극 패드 81:하부 소스 전극 패드
82:상부 소스 전극 패드 90:드레인 전극 패드
91:하부 드레인 전극 패드 92:상부 드레인 전극 패드
이하, 본 발명 고전자이동도 트랜지스터 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다. 특히 본 발명의 특징적인 구성과 작용이 명확하게 나타날 수 있도록 설명되는 도면은 단순화될 수 있으며, 실제 소자의 각 층의 두께의 비와 도면상의 비에는 차이가 있을 수 있다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
제1실시 예
도 2는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 2를 참조하면 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터는, 기판(10)과, 상기 기판(10) 상부에 형성된 채널층(11)과, 상기 채널층(11) 상부에 형성된 장벽층(12)과, 상기 장벽층(12)의 상부에 형성되며 상기 장벽층(12)의 일부를 선택적으로 노출시키는 보호층(13)과, 상기 보호층(13)의 오픈 영역을 통해 상기 장벽층(12)에 접하는 소스 전극(20), 드레인 전극(30) 및 게이트 전극(40)과, 상기 소스 전극(20)과 드레인 전극(30)의 상면이 노출되도록 게이트 전극(40) 및 보호층(13)의 상부전면에 위치하는 패시베이션층(50)과, 상기 노출된 소스 전극(20)과 드레인 전극(30)의 상부 전면에 위치함과 아울러 상기 소스 전극(20)으로부터 연장되어 상기 게이트 전극(40)의 상부측에 패시베이션층(50)의 상부까지 연장되는 시드층(60)과, 상기 시드층(60) 상에 각각 형성되는 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)로 구성된다.
이때 필드 플레이트(70)와 소스 전극 패드(80) 및 드레인 전극 패드(90)는 모두 동시에 형성된 것으로 한다. 특히 필드 플레이트(70)와 소스 전극 패드(80)는 일체로 구성된 것이지만 설명의 편의상 소스 전극(20) 상부 영역을 소스 전극 패드(80)로 정의하고, 그 외의 영역을 필드 플레이트(70)로 정의한다.
상기 기판(10)은 SiC, 사파이어 등 알려진 재질을 사용할 수 있으며, 채널층(11)은 GaN 등의 질화물계 반도체층이며, 장벽층(12)은 AlGaN 등의 질화물계 반도체층일 수 있다. 이때 채널층(11)과 장벽층(12)은 서로 다른 질화물계 반도체층인 것으로 한다. 또한 채널층(11)의 형성시 시드층을 사용할 수 있으나 도면에는 생략하였다.
상기 장벽층(12)의 상부 일부에 위치하는 보호층(13)은 장벽층(12)의 표면 트랩을 중화시키는 역할을 하는 것으로 SiN 등의 질화물계 반도체층을 사용할 수 있다.
상기 보호층(13)은 장벽층(12)의 상부 전면에 증착된 후, 패터닝되어 상기 장벽층(12)의 일부를 선택적으로 노출시키는 패턴을 형성할 수 있다. 이때 노출되는 장벽층(12)은 소스 영역과 드레인 영역 상에 위치하는 것으로 하며, 그 노출된 장벽층(12)에는 소스 전극(20)과 드레인 전극(30)이 접하도록 각각 형성된다.
상기 소스 전극(20)과 드레인 전극(30)은 상호 소정 거리 이격된 위치에 배치되어 있으며, 각각의 형상에 대하여 본 발명에서는 단순화하여 도시하였지만 일부가 주변의 보호층(13)의 상부일부를 덮어 하부의 장벽층(12)이 노출되는 것을 방지할 수 있는 구조 등 다양한 구조로 변형이 가능하다.
상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13)의 일부를 패터닝하여 그 하부의 장벽층(12)을 노출시키고, 그 장벽층(12)에 게이트 전극(40)을 형성한다.
이와 같이 기판(10), 채널층(11), 장벽층(12), 보호층(13)으로 이루어지는 기판영역에 소스 전극(20), 드레인 전극(30) 및 게이트 전극(40)을 구성하여 기본적인 고전자이동도 트랜지스터의 구조를 완성한다.
그 다음, 상기 구조의 상부 전면에 패시베이션층(50)을 형성한 후 패터닝하여 상기 소스 전극(20)의 상부와 드레인 전극(30)의 상부를 선택적으로 노출시킨다. 상기 패시베이션층(50)으로는 SiN 등의 질화물계 반도체층을 사용할 수 있다.
그 다음, 상기 구조의 전면에 시드층(60)을 형성한다.
상기 게이트 전극(40)의 상부측으로 연장된 시드층(60)의 일부는 그 상부에 필드 플레이트(70)가 형성되며, 소스 전극(20)과 드레인 전극(30) 각각의 상부에 위치하는 시드층(60)의 상부에는 소스 전극 패드(80)와 드레인 전극 패드(90)가 각각 위치하게 된다.
상기 시드층(60)은 금속인 소스 전극(20)과 드레인 전극(30) 및 절연층인 패시베이션층(50)과의 견고한 층간접합을 위한 박리방지층(61)과, 상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 성장을 위한 성장층(62)을 포함한다. 상기 박리방지층(61)은 바람직하게 Ti층이며 80 내지 120Å의 범위에서 증착법으로 형성된 것이고, 성장층(62)의 재질은 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 재질과 동일한 재질로 한다.
상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)는 각각 금(Au)으로 형성되거나, 니켈(Ni), 구리(Cu) 등으로 형성될 수 있으며, 따라서 성장층(62)도 위에 나열된 금, 니켈, 구리 등으로 형성될 수 있다. 성장층(62)의 두께는 400 내지 600Å의 두께로 형성한다.
상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)는 모두 도금법에 의해 동시에 형성되는 것으로 한다. 상기 소스 전극 패드(80)와 드레인 전극 패드(90)는 고전류가 흐르게 되는 것으로, 그 두께가 적어도 3㎛ 이상인 것으로 한다. 이와 같은 두께의 소스 전극 패드(80)와 드레인 전극 패드(90)를 스퍼터링법으로 증착하는 경우 공정 시간이 매우 많이 소요되며, 도금법으로 형성하여 공정시간을 단축할 수 있다.
또한 도 1에서 필드 플레이트(70)의 하부에 위치하는 패시베이션층(50)은 게이트 전극(40)에 의해 단차가 형성된다. 그러나 패시베이션층(50)의 단차 부분에 전기도금으로 형성되는 필드 플레이트(70)는 그 두께가 두꺼워 단차의 영향을 무시할 수 있으며, 단차의 영향에 의한 응력차가 발생하지 않아 크랙의 발생을 방지할 수 있다.
이와 같이 크랙 발생을 방지할 수 있는 제조방법에 대해서는 아래에서 설명되는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터 제조방법을 통해 좀 더 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 제1실시 예에 따른 고전자이동도 트랜지스터 제조공정 수순 단면 구성도이다.
먼저, 도 3a에 도시한 바와 같이 기판(10) 상에 채널층(11), 채널층(11) 상에 장벽층(12)을 순차 형성하고, 보호층(13)을 장벽층(12)의 상부 전면에 증착한 후 패터닝하여 장벽층(12)의 일부를 노출시킨 후, 장벽층(12)에 접하는 소스 전극(20)과 드레인 전극(30)을 형성한다.
그 다음, 다시 상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13) 일부를 제거한 후, 그 보호층(13)의 제거로 노출되는 소스 전극(20)과 드레인 전극(30) 사이의 장벽층(12)에 접하는 게이트 전극(40)을 형성한다. 소스 전극(20)과 게이트 전극(40)을 별도로 형성하는 이유는 소스 전극(20)과 드레인 전극(30)은 오믹 접촉이며, 게이트 전극(40)은 쇼트키 접촉으로 그 성질에 차이가 있기 때문이다. 이와 같은 제조과정은 통상의 알려진 고전자이동도 트랜지스터의 제조과정을 따르는 것으로 한다.
필요에 따라서 상기 소스 전극(20)과 드레인 전극(30)이 접하는 장벽층(12)에는 이온을 주입하여 이온주입층을 형성하여 소스 전극(20)과 드레인 전극(30)이 장벽층(12)과의 접촉면에 오믹 접촉이 더 용이하게 형성되도록 할 수 있다.
그 다음, 도 3b에 도시한 바와 같이 상기 도 3a의 결과물의 상부 전면에 패시베이션층(50)을 증착한다. 상기 패시베이션층(50)은 절연막이며 하부의 보호층(13)과 동일한 재질로 형성하는 것이 바람직하다. 특히 SiN을 증착하여 형성할 수 있다.
그 다음, 상기 증착된 패시베이션층(50)을 패터닝하여 상기 소스 전극(20)과 드레인 전극(30)의 상부를 노출시킨다. 이때 노출되는 소스 전극(20)과 드레인 전극(30)의 영역은 상부 전체일 수 있고, 공정 마진을 고려하여 다른 영역의 노출을 방지하기 위하여 소스 전극(20)과 드레인 전극(30)의 상면 중앙 일부 영역만이 노출되도록 할 수 있다.
그 다음, 도 3c에 도시한 바와 같이 상기 구조의 상부 전면에 시드층(60)을 형성한다. 상기 시드층(60)의 형성은 박리방지층(61)과 성장층(62)을 순차적으로 증착하여 형성할 수 있다.
상기 박리방지층(61)은 하부층, 특히 패시베이션층(50)과 층간접합성이 우수한 재질을 증착하여 형성하며, 그 재질의 예로 Ti를 예로 들 수 있다. 상기 박리방지층(61)은 80 내지 120Å의 두께로 증착된다. 80Å 미만의 두께에서는 박리 방지의 효과가 저하될 수 있으며, 120Å의 두께를 초과하는 경우 양호한 박리 방지의 효과를 얻을 수 있으나 공정시간이 상대적으로 많이 소요된다.
박리방지층(61)의 상부에 성장층(62)을 증착한다. 상기 성장층(62)의 재질은 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 재질과 동일한 재질로 한다. 예를 들어 금(Au), 니켈(Ni), 구리(Cu)를 사용할 수 있다.
성장층(62)은 그 상부에 균일한 박막의 성장을 확보하기 위하여 400 내지 600Å의 두께로 증착하는 것이 바람직하다. 400Å미만에서는 이후 성장될 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 균일한 도금 성장이 어려울 수 있으며, 600Å을 초과하는 경우 상대적으로 공정시간이 더 소요된다.
그 다음, 도 3d에 도시한 바와 같이 시드층(60)의 상부 전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 시드층(60)의 일부를 노출시키는 포토레지스트(PR) 패턴을 형성한다. 구체적으로 포토레지스트(PR) 패턴에 의해 노출되는 시드층(60)의 일부는 소스 전극(20)과 드레인 전극(30) 각각의 상부에 위치하는 시드층(60)과, 상기 소스 전극(20) 상의 시드층(60)으로부터 게이트 전극(40)의 상부측 패시베이션층(50) 상으로 연장되는 시드층(60)의 일부를 포함한다.
상기 게이트 전극(40)의 상부측 패시베이션층(50) 상에서 노출되는 시드층(60)의 일부는 적어도 게이트 전극(40)을 덮는 것으로 한다. 이때 게이트 전극(40) 상의 패시베이션층(50) 상에서 노출된 시드층(60)과 드레인 전극(30) 상에 노출된 시드층(60) 사이의 일부 영역에는 포토레지스트(PR) 패턴에 의해 노출되지 않는 시드층(60) 영역이 존재한다.
그 다음, 도 3e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 마스크로하는 전기도금법으로 노출된 시드층(60) 상부에 금속을 도금하여 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)를 형성한다.
이때 전기도금에 사용되는 도금액은 논시안계 약알칼리성 도금액을 사용한다. 금 도금액 중 알려진 논시안계 도금액은 Electroplating engineer of Japan Ltd.사의 MICROFAB Au660, MICROFAB Au3151 등이 있으며, 이러한 논시안계 도금액은 포토레지스트(PR) 패턴에 손상을 최소화하여 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)를 노출된 시드층(60) 상에 안정적으로 형성할 수 있다.
전기도금에서 고려되어야 할 부분으로 도금액의 순환 유량과 전류값이며, 순환 유량과 전류값을 명시하지 않더라도 본 발명의 실시 예를 참고하여 당업자 수준에서 반복 실험으로 적당한 순환 유량과 전류값을 용이하게 찾을 수 있다.
또한 상기 포토레지스트(PR) 패턴의 높이와 상기 필드 플레이트(70), 소스 전극 패드(80) 및 드레인 전극 패드(90)의 두께(높이)는 상당한 관련이 있으며, 형성하고자 하는 필드 플레이트(70) 등의 두께에 비하여 포토레지스트(PR) 패턴의 높이는 더 높게 형성되어야 한다.
바람직하게, 상기 필드 플레이트(70)의 두께(높이)는 포토레지스트(PR) 패턴 두께(높이)의 75 내지 85%가 되도록 한다.
이와 같은 높이의 차는 포토레지스트(PR)를 사이에 두고 인접하게 위치하는 영역(예를 들어 필드 플레이트(70)의 일측 단부와 드레인 전극 패드(90))이 서로 전기적으로 연결되는 것을 방지하기 위함이다.
상기 필드 플레이트(70) 등의 두께가 포토레지스트(PR) 패턴 두께의 85%를 초과하는 경우 공정 중 필드 플레이트(70)와 드레인 전극 패드(90)가 서로 전기적으로 연결될 가능성이 있으며, 필드 플레이트(70)의 두께가 포토레지스트(PR) 패턴 두께의 75% 미만인 경우에는 상대적으로 포토레지스트(PR) 패턴의 두께가 불필요하게 두꺼워지며, 특히 포토레지스트(PR) 패턴의 하단의 형상 파악이 더 어려워지는 문제점이 발생할 수 있다.
통상 상기 소스 전극 패드(80)와 드레인 전극 패드(90)는 고전압 환경에서도 안정적인 동작이 가능하도록 3㎛ 이상의 두께로 형성됨이 바람직하다.
그 다음, 도 3f에 도시한 바와 같이 포토레지스트(PR) 패턴을 모두 제거하고, 상기 소스 전극 패드(80)와 필드 플레이트(70) 및 드레인 전극 패드(90)의 사이 영역에서 노출된 시드층(60)을 제거한다. 이후의 공정에서는 패시베이션층 등을 더 증착하게 되며, 이는 일반적인 고전자이동도 트랜지스터의 제조방법을 따르는 것으로 본 발명에서는 설명을 생략한다.
이와 같이 제조되는 본 발명의 제1실시 예에 따른 본 발명은 필드 플레이트를 전기도금법으로 형성하여 게이트 전극(40)에 의해 형성되는 단차를 따라 형성되는 필드 플레이트(70)의 두께를 균일하게 형성할 수 있어, 응력 차에 의한 크랙 발생을 방지하고, 신뢰성을 향상시킬 수 있게 된다.
또한 소스 전극 패드(80) 및 드레인 전극 패드(90)를 필드 플레이트(70)와 동시에 형성함으로써, 제조공정을 단순화할 수 있어 생산성을 높이고 제조비용을 절감할 수 있다.
그리고 전기도금으로 필드 플레이트(70)를 형성할 때, 그 필드 플레이트(70)의 두께와 선택적 도금이 가능하도록 형성되는 포토레지스트(PR) 패턴의 두께에 대한 관계를 특정하여 불량의 발생을 방지하여 수율 저하를 방지할 수 있으며, 공정의 안정성을 확보할 수 있다.
제2실시 예
도 4는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 단면 구성도이다.
도 4를 참조하면 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터는, 상기 도 2를 참조하여 설명한 제1실시 예에 따른 고전자이동도 트랜지스터와 다른 구성은 모두 동일하며, 필드 플레이트(70)의 두께가 소스 전극 패드(80) 및 드레인 전극 패드(90)의 두께에 비하여 더 얇은 것에 차이가 있다.
이와 같은 구조의 차이는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터는 필드 플레이트(70)에 인가되는 전위차가 소스 전극 패드(80) 및 드레인 전극 패드(90)의 그것에 비하여 더 작다는 점을 고려한 것으로, 이때 필드 플레이트(70)의 두께는 3000 내지 7000Å의 두께가 되도록 하는 것이 바람직하다.
이처럼 소스 전극 패드(80)의 두께에 비하여 더 얇은 필드 플레이트(70) 역시 전기도금법으로 형성된 것으로, 앞서 상세히 설명한 바와 같이 게이트 전극(40)에 의해 발생되는 단차부의 측면부에서 성장되는 두께와 평탄부에서 성장되는 두께가 균일하며, 응력차에 의한 크랙 발생을 방지할 수 있다.
이처럼 단차부에서 응력차에 의한 크랙 발생을 방지할 수 있음은, 아래의 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터 제조방법을 통해 좀 더 상세히 설명한다.
도 5a 내지 도 5f는 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터의 제조공정 수순 단면도이다.
도 5a를 참고하면 기판(10)의 상부에 순차적으로 채널층(11), 장벽층(12) 및 보호층(13)을 형성한 후, 패터닝하여 장벽층(12)의 일부를 노출시키고, 장벽층(12)에 접하는 소스 전극(20)과 드레인 전극(30)을 형성한다. 이때 소스 전극(20)의 하부에는 선택적으로 이온주입층을 더 형성할 수 있다.
그 다음, 다시 상기 소스 전극(20)과 드레인 전극(30) 사이의 보호층(13) 일부를 제거한 후, 그 보호층(13)의 제거로 노출되는 소스 전극(20)과 드레인 전극(30) 사이의 장벽층(12)에 접하는 게이트 전극(40)을 형성한다.
그 다음, 도 5b에 도시한 바와 같이 소스 전극(20), 드레인 전극(30), 게이트 전극(40) 및 보호층(13)의 상부 전면에 패시베이션층(50)을 증착한다.
그 다음, 상기 증착된 패시베이션층(50)을 패터닝하여 상기 소스 전극(20)과 드레인 전극(30)의 상부를 노출시킨다. 이때 노출되는 소스 전극(20)과 드레인 전극(30)의 영역은 상부 전체일 수 있고, 공정 마진을 고려하여 다른 영역의 노출을 방지하기 위하여 상면 중앙 일부 영역만이 노출되도록 할 수 있다.
그 다음, 도 5c에 도시한 바와 같이 상기 노출된 소스 전극(20), 드레인 전극(30) 및 패시베이션층(50)의 상부 전면에 박리방지층(61)과 성장층(62)을 순차 증착하여 시드층(60)을 형성한다.
상기 박리방지층(61)은 Ti를 사용하여 80 내지 120Å의 두께로 증착할 수 있다. 또한 성장층(62)은 필드 플레이트(70)의 재질과 동일한 재질로 한다. 예를 들어 금(Au), 니켈(Ni), 구리(Cu)를 사용하여 400 내지 600Å의 두께로 증착할 수 있다.
그 다음, 도 5d에 도시한 바와 같이 시드층(60)의 상부 전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 시드층(60)의 일부를 노출시키는 포토레지스트(PR) 패턴을 형성한다. 구체적으로 포토레지스트(PR) 패턴에 의해 노출되는 시드층(60)의 일부는 소스 전극(20)과 드레인 전극(30)의 상부에 위치하는 시드층(60)과, 상기 소스 전극(20) 상의 시드층(60)으로부터 게이트 전극(40)의 상부측 패시베이션층(50) 상으로 연장되는 시드층(60)의 일부를 포함한다.
상기 게이트 전극(40)의 상부측 패시베이션층(50) 상에서 노출되는 시드층(60)의 일부는 적어도 게이트 전극(40)을 덮는 것으로 하며, 포토레지스트(PR)의 두께는 필드 플레이트(70)의 두께보다 두꺼우며, 필드 플레이트(70)의 두께가 포토레지스트(PR) 두께의 75 내지 85%가 되어야 하는 이유는 앞에서 설명한 바와 같다.
그 다음, 상기 포토레지스트(PR) 패턴을 마스크로하는 전기도금법으로 노출된 시드층(60) 상부에 금속을 도금하여 필드 플레이트(70)와, 하부 소스 전극 패드(81) 및 하부 드레인 전극 패드(91)를 동시에 형성한다.
상기 하부 소스 전극 패드(81)와 필드 플레이트(70)는 일체로 형성된 것이지만, 설명의 편의를 위하여 소스 전극(20)의 상부에 위치하는 영역을 하부 소스 전극 패드(81)로 정의하고, 그 외의 영역을 필드 플레이트(70)로 정의한다.
이때 전기도금에 사용되는 도금액은 논시안계 약알칼리성 도금액을 사용한다.
전기도금에서 고려되어야 할 부분으로 도금액의 순환 유량과 전류값이며, 순환 유량과 전류값을 명시하지 않더라도 본 발명의 실시 예를 참고하여 당업자 수준에서 반복 실험으로 적당한 순환 유량과 전류값을 용이하게 찾을 수 있다.
이처럼 전기도금으로 형성된 필드 플레이트(70)는 상기 게이트 전극(40) 상부측의 패시베이션층(50)을 덮으며, 게이트 전극(40)에 의해 발생되는 패시베이션층(50)의 단차부에서도 두께 균일성을 유지하여 응력차가 발생되지 않는다.
즉, 상기 패시베이션층(50)은 기판(10)과 수직 방향으로 위치하는 측면부(51)와 그 측면부(51)의 저부와 상부에서 기판(10)과 수평방향으로 연장되는 평탄부(52)를 포함하는 구성이다. 상기 도금법으로 형성되는 필드 플레이트(70)는 상기 측면부(51)의 측면 방향으로 성장되는 두께(d1)와 평탄부(52)의 상면 방향으로 성장되는 두께(d2)의 균일도를 보장할 수 있으며, 따라서 응력의 차이에 의한 크랙 발생을 방지할 수 있다. 여기서 균일도는 d1과 d2가 완전히 동일하다는 의미와 함께 오차범위 또는 수용범위 내에서 균일하다는 것을 뜻한다. 오차범위 또는 수용범위는 최대 5%인 것으로 할 수 있다.
그 다음, 도 5e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 모두 제거한 후, 다시 포토레지스트(PR1)를 도포하고 노광 및 현상하여 상기 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91)를 선택적으로 노출시키는 패턴을 형성하고, 노출된 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91) 각각의 상부에 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)를 형성한다.
이때 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)는 전기도금법으로 형성될 수 있으며, 스퍼터링 등의 다른 증착법으로도 형성될 수 있다.
도면은 전기도금법으로 형성되는 것에 한정된 것이며, 상부 소스 전극 패드(82)와 상부 드레인 전극 패드(92)의 형성을 위한 금속층을 증착한 후, 패터닝하여 형성하는 경우 또는 리프트 오프 방법으로 형성하는 경우에는 도 5e의 도면과는 차이가 있을 수 있다.
그 다음, 도 5f에 도시한 바와 같이 포토레지스트(PR1) 패턴을 모두 제거하고, 상기 상부 소스 전극 패드(82)와 필드 플레이트(70) 및 상부 드레인 전극 패드(92)의 사이 영역에서 노출된 시드층(60)을 제거한다.
이와 같은 방법으로 소스 전극 패드(80)와 드레인 전극 패드(90)를 하부와 상부로 나누어 형성할 수 있다. 여기서 적어도 하부 소스 전극 패드(81)와 하부 드레인 전극 패드(91)는 전기도금에 의해 형성되는 특징이 있다. 두께가 3㎛ 이상인 소스 전극 패드(80)와 드레인 전극 패드(90)의 적어도 일부를 전기 도금에 의해 형성하기 때문에 일반적인 증착법을 사용하는 방법에 비하여 공정시간을 단축할 수 있다.
이처럼 본 발명의 제2실시 예에 따른 고전자이동도 트랜지스터 및 그 제조방법은, 필드 플레이트(70)를 전기도금법으로 형성하여 게이트 전극(40)에 의해 형성되는 단차를 따라 형성되는 필드 플레이트(70)의 두께를 균일하게 형성할 수 있어, 응력차에 의한 크랙 발생을 방지하고, 신뢰성을 향상시킬 수 있게 된다.
또한 소스 전극 패드(80) 및 드레인 전극 패드(90)의 적어도 일부를 전기도금법으로 형성하여, 일반적인 전극 패드 제조방법인 증착법에 비하여 공정 시간을 단축할 수 있다.
그리고 전기도금으로 필드 플레이트(70)를 형성할 때, 그 필드 플레이트(70)의 두께와 선택적 도금이 가능하도록 형성되는 포토레지스트(PR) 패턴의 두께에 대한 관계를 특정하여 불량의 발생을 방지하여 수율 저하를 방지할 수 있으며, 공정의 안정성을 확보할 수 있다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
본 발명은 필드 플레이트의 신뢰성을 높일 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공한다.

Claims (10)

  1. 기판의 상부에 순차적층되는 채널층, 장벽층 및 보호층과, 보호층의 개구 부분을 통해 노출되는 보호층의 하부층에 접촉되는 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 고전자이동도 트랜지스터에 있어서,
    상기 소스 전극과 상기 드레인 전극의 상부를 노출시키도록 상기 보호층 및 게이트 전극의 상부 전면에 위치하는 패시베이션층;
    상기 소스 전극과 상기 드레인 전극 각각의 상부에 위치하는 소스 전극 패드와 드레인 전극 패드; 및
    상기 소스 전극 패드에 연결되어 상기 게이트 전극 상의 상기 패시베이션층의 상부측으로 연장된 전기도금 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  2. 제1항에 있어서,
    상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께와 동일한 것을 특징으로 하는 고전자이동도 트랜지스터.
  3. 제1항에 있어서,
    상기 필드 플레이트의 두께는 상기 소스 전극 패드 및 상기 드레인 전극 패드의 두께보다 얇은 것을 특징으로 하는 고전자이동도 트랜지스터.
  4. 제3항에 있어서,
    상기 소스 전극 패드 및 상기 드레인 전극 패드 각각은,
    적어도 하부와 상부로 구성되며,
    적어도 상기 하부는 전기도금된 것을 특징으로 하는 고전자이동도 트랜지스터.
  5. 제3항 또는 제4항에 있어서,
    상기 필드 플레이트는,
    상기 게이트 전극에 의해 단차부가 형성된 상기 패시베이션층 상에 위치하며,
    상기 패시베이션층의 단차부의 측면부에서 측면방향으로의 도금 두께와 단차부의 평탄부에서 수직방향으로의 도금 두께가 균일한 것을 특징으로 하는 고전자이동도 트랜지스터.
  6. 제1항에 있어서,
    상기 필드 플레이트와 상기 소스 전극 패드 및 상기 드레인 전극 패드의 하부에 시드층을 더 포함하며,
    상기 시드층은 하부로부터 박리방지층과 성장층이 적층된 것을 특징으로 하는 고전자이동도 트랜지스터.
  7. a) 기판에 채널층, 장벽층, 보호층, 소스 전극 및 드레인 전극, 게이트 전극을 형성하는 단계;
    b) 상기 a) 단계의 결과물 상에 패시베이션층을 형성한 후, 상기 소스 전극과 드레인 전극의 상부 일부를 노출시키는 단계;
    c) 상기 b) 단계의 결과물 상에 시드층을 형성하는 단계;
    d) 상기 시드층상에 포토레지스트 패턴을 형성하여 상기 소스 전극과 드레인 전극의 상부에 위치하는 시드층의 일부와, 상기 소스 전극의 상부에 위치하는 시드층으로부터 상기 게이트 전극의 상부측으로 연장되는 시드층의 일부를 노출시키는 단계;
    e) 상기 포토레지스트 패턴을 마스크로 사용하는 전기도금 공정으로 상기 노출된 시드층의 상에 적어도 필드 플레이트를 형성하는 단계; 및
    f) 노출된 시드층을 제거하는 단계를 포함하는 고전자이동도 트랜지스터 제조방법.
  8. 제7항에 있어서,
    상기 e) 단계는,
    상기 필드 플레이트와 상기 소스 전극의 상부측에 위치하는 소스 전극 패드 및 드레인 전극의 상부측에 위치하는 드레인 전극 패드를 동시에 형성하는 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.
  9. 제7항에 있어서,
    상기 필드 플레이트의 두께는,
    상기 포토레지스트 패턴 두께의 75 내지 85%인 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.
  10. 제7항에 있어서,
    상기 e) 단계에서는 상기 필드 플레이트와 동시에 하부 소스 전극 패드 및 하부 드레인 전극 패드를 형성하고,
    이후의 공정에서 상기 하부 소스 전극 패드 및 상기 하부 드레인 전극 패드 각각의 상부에 상부 소스 전극 패드 및 상부 드레인 전극 패드를 형성하는 것을 특징으로 하는 고전자이동도 트랜지스터 제조방법.
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