KR20110137809A - 증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법 - Google Patents

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Abstract

증가형 GaN 트랜지스터 및 그 형성 방법. 증가형 GaN 트랜지스터는, 기판, 천이층, Ⅲ 나이트라이드 물질로 구성된 완충층, Ⅲ 나이트라이드 물질로 구성된 장벽층, 드레인 콘택 및 소스 콘택, 억셉터형 도펀트 원소를 함유한 게이트 Ⅲ-V 화합물, 및 게이트 금속을 포함하고, 상기 게이트 Ⅲ-V 화합물과 게이트 금속은, 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 게이트 금속의 하측부와 상기 게이트 화합물의 상측부는 동일한 치수를 갖는다. 또한, 증가형 GaN 트랜지스터는, 오믹(ohmic) 금속으로 형성된 필드 플레이트를 가질 수 있고, 드레인 오믹 금속, 소스 오믹 금속, 필드 플레이트는 단일의 포토마스크 공정에 의해 형성된다.

Description

증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법{ENHANCEMENT MODE GaN HEMT DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은, 증가형(enhancement mode) 갈륨 나이트라이드 하이 일렉트론 모빌리티 트랜지스터(gallium nitride(GaN) high electron mobility transistor: HEMT) 장치에 관한 것이다. 특히, 본 발명은, 증가형 HEMT 장치를 제공하는 방법 및 장치에 관한 것이다.
갈륨 나이트라이드(GaN) 반도체 장치는, 대전류를 흘려보내고 고압을 지지하는 능력 때문에 전력(power) 반도체 장치용으로 점차 바람직해지고 있다. 이러한 장치의 개발은, 일반적으로 고전력/고주파 애플리케이션(applications)을 목표로 하여 왔다. 이러한 종류의 애플리케이션을 위해 제조된 장치는, 고 전자 이동도(high electron mobility)를 나타내는 일반적인 장치 구조를 기반으로 하며, 헤테로정션 필드 이펙트 트랜지스터(heterojunction field effect transistors: HFET), 하이 일렉트론 모빌리티 트랜지스터(high electron mobility transistors: HEMT), 또는 모듈레이션 도프트 필드 이펙트 트랜지스터(modulation doped field effect transistors: MODFET)로 다양하게 불린다.
GaN HEMT 장치는, 2개 이상의 나이트라이드층을 구비한 나이트라이드 반도체를 포함한다. 상기 반도체 위에 또는 완충층(buffer layer) 위에 형성된 상이한 물질은, 상기 나이트라이드층들이 상이한 띠 단격(band gaps)을 갖게 한다. 또한, 인접하는 나이트라이드층들의 상이한 물질은, 분극(polarization)을 야기하는데, 이는 2개 층, 특히 띠 단격이 더 좁은 층의 접합 근처에, 도전성의 2차원 전자가스(two dimensional electron gas: 2DEG) 영역을 초래한다.
분극을 야기하는 나이트라이드층들은, 일반적으로, 전하(charge)를 상기 장치를 통과하여 흐르게 해주는 2DEG 영역을 포함하도록 GaN의 층에 인접한 AlGaN의 장벽층을 포함한다. 이러한 장벽층을 도핑하거나 미도핑할 수가 있다. 제로(0)의 게이트 바이어스(gate bias)에서, 2DEG 영역이 게이트 아래에 존재하기 때문에, 대부분의 나이트라이드 장치는 일반적으로, 온(on) 또는 공핍형(depletion mode) 장치이다. 제로(0)가 인가되는 게이트 바이어스에서, 2DEG 영역을 게이트 아래에서 공핍, 즉 제거시키면, 상기 장치는 증가형 장치가 될 수 있다. 증가형 장치는, 일반적으로 오프(off) 상태이며, 상기 장치가 더 높은 안전성을 제공하고, 상기 장치를 간단하고 저렴한 구동회로로 제어하기가 보다 용이하기 때문에 바람직하다. 증가형 장치는, 전류를 흘려보내기 위하여, 게이트에 양(positive)의 바이어스를 인가하는 것이 필요하다.
종래의 증가형 GaN 트랜지스터에서, 개별적인 포토마스크(photo mask)를 사용함으로써 게이트 금속과 p형 GaN 물질 또는 p형 AlGaN 물질을 정의(define)한다. 예를 들면, 도 1(종래 기술)은, 2개의 다른 포토마스크로써 게이트 금속과 게이트 pGaN을 처리하였음을 보여준다. 도 1은, 사파이어(sapphire) 또는 실리콘(Si)이 될 수 있는 기판(101), 천이층(transition layer)(102), 미도핑 GaN 물질(103), 미도핑 AlGaN 물질(104), 소스 오믹 콘택(source ohmic contact) 금속(109), 드레인 오믹 콘택(drain ohmic contact) 금속(110), p형 AlGaN 또는 p형 GaN 물질(105), 고농도 도핑 p형 GaN 물질(106), 및 게이트 금속(111)을 포함하는 종래의 증가형 GaN 트랜지스터 장치(100)를 도시한다.
도 1에 도시된 바와 같이, 2개의 개별적인 포토마스크에 의해 게이트 금속, p형 GaN, 또는 p형 AlGaN 물질을 정의(define)한다. 제1마스크는, 하드마스크(hard mask)를 패터닝(patterning)하고 p형 GaN을 성장시키거나, p형 GaN을 패터닝하고 에칭(etching)함으로써 p형 GaN이나 p형 AlGaN을 형성하는데 사용된다. 제2마스크는, 게이트 금속을 패터닝하고 리프팅 오프(lifting off)하거나, 게이트 금속을 패터닝하고 에칭함으로써 게이트 금속을 형성하는데 사용된다. 2개의 마스크 공정은, 포토/에치 최소 임계치수(critical dimension: CD)보다 더 큰 게이트 길이를 야기한다. 이는, 높은 게이트 전하, 더 넓은 셀 피치(cell pitch), 더 높은 Rdson("온 저항(on resistance)")을 초래한다. 또한, 종래의 제조 방법은, 제조 원가를 증가시킨다. 또 다른 단점은, 드레인 오믹 콘택 금속 쪽의 p형 GaN 물질 또는 p형 AlGaN 물질 게이트 모서리부에 최고의 전기장(electric field)이 위치하는 것이다. 이러한 높은 전기장은, 높은 게이트 누설전류와, 게이트 신뢰도 위험성을 야기한다.
상기한 종래 기술의 단점을 방지하는 자기정합형(self-aligned) 게이트를 구비한 증가형 GaN 트랜지스터 구조를 제공하는 것이 바람직하다. 또한, p형 GaN 또는 AlGaN의 게이트 모서리부에서의 높은 전기장을 감소시키는 특징을 제공하는 것이 바람직하다.
증가형 GaN 트랜지스터 및 그 형성 방법. 증가형 GaN 트랜지스터는, 기판, 천이층, Ⅲ 나이트라이드 물질로 구성된 완충층, Ⅲ 나이트라이드 물질로 구성된 장벽층, 드레인 콘택 및 소스 콘택, 억셉터형 도펀트 원소를 함유한 게이트 Ⅲ-V 화합물, 및 게이트 금속을 포함하고, 상기 게이트 Ⅲ-V 화합물과 게이트 금속은, 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 게이트 금속의 하측부와 상기 게이트 화합물의 상측부는 동일한 치수를 갖는다. 또한, 증가형 GaN 트랜지스터는, 오믹(ohmic) 금속으로 형성된 필드 플레이트를 가질 수 있고, 드레인 오믹 금속, 소스 오믹 금속, 필드 플레이트는 단일의 포토마스크 공정에 의해 형성된다.
도 1은, 종래의 증가형 GaN 트랜지스터의 단면도를 나타낸다.
도 2는, 본 발명의 제1실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 3a 내지 도 3e는, 본 발명의 제1실시예에 따른 증가형 GaN HEMT 장치의 형성방법을 개략적으로 나타낸다.
도 4는, 본 발명의 제2실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 5a 내지 도 5e는, 본 발명의 제2실시예에 따른 증가형 GaN HEMT 장치의 형성 방법을 개략적으로 나타낸다.
도 6은, 본 발명의 제3실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 7a 내지 도 7f는, 본 발명의 제3실시예에 따른 증가형 GaN HEMT 장치의 형성 방법을 개략적으로 나타낸다.
도 8은, 본 발명의 제4실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 9는, 본 발명의 제5실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 10은, 본 발명의 제6실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 11은, 본 발명의 제7실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
도 12는, 본 발명의 제8실시예에 따라 형성된 증가형 GaN HEMT 장치를 나타낸다.
이하, 상세한 설명에서, 특정한 실시예들을 참조하기로 한다. 이러한 실시예들을, 당업자가 실시할 수 있을 정도로 충분히 상세하게 설명하기로 한다. 다른 실시예들을 이용할 수 있고, 다양한 구조적인, 논리적인, 및 전기적인 변경을 할 수 있다는 것을 알아야 한다.
본 발명은, 자기정합된 게이트 금속 물질과 도핑 GaN 또는 AlGaN 물질을 구비한 증가형 GaN HEMT 장치와 그 제조 방법이다. 단일의 포토마스크를 사용하여 상기 물질들을 패터닝하고 에칭하는데, 이는 제조 원가를 절감한다. 더욱이, 소스 전위(source potential)의 필드 플레이트(field plate)를 드레인 오믹 콘택 물질 및 소스 오믹 콘택 물질과 함께 패터닝 및 에칭한다. 필드 플레이트는, 이러한 증가형 GaN HEMT 장치의 게이트 모서리부에서의 전기장을 감소시킨다.
도 2 및 도 3a 내지 도 3e를 참조하면, 자기정합형 게이트를 구비한 증가형 GaN HEMT 장치를 형성하는 제1실시예를 설명하고, 도면 전체에 걸쳐 동일 부분에 동일 참조부호를 일관하여 사용한다. 도 2는, 자기정합된 게이트 금속(17)과 p형 GaN 물질(15)을 갖는, 도 3a 내지 도 3e에 관하여 후술하는 방법에 의해 형성된 증가형 GaN HEMT 장치(200)를 나타낸다. 장치(200)는, 실리콘 기판(11), 천이층(12), 미도핑 GaN 완충 물질(13), 미도핑 AlGaN 장벽 물질(14), p형 GaN 게이트층(15), 게이트 금속(17), 유전체 물질(18), 드레인 오믹 콘택(19), 및 소스 오믹 콘택(20)을 포함한다. 또한, 소스 금속(20)은, 게이트를 넘어서 드레인 콘택 쪽으로 연장하는 필드 플레이트(field plate)의 역할을 담당한다. 층(13,14,15)은, Ⅲ 나이트라이드 물질로 형성된다. Ⅲ 나이트라이드 물질은, InxAlyGa1-x-yN(x+y≤1)로 구성될 수 있다.
도 3a는, 하측에서부터 상측으로, 실리콘 기판(11), 천이층(12), 미도핑 GaN 완충 물질(13), 미도핑 AlGaN 장벽층(14), 및 p형 GaN 게이트층(15)을 포함한 GaN HEMT 장치(200a)의 에피(EPI) 구조를 나타낸다. 미도핑 GaN 완충 물질(13)은, 바람직하게는 약 0.5㎛ 내지 약 5㎛의 두께를 가진다. 미도핑 AlGaN 장벽층(14)은, 바람직하게는 약 50Å 내지 약 300Å의 두께를 가진다. 미도핑 AlGaN 장벽층(14)은, AlGaN 물질의 금속 함유량 중 약 12퍼센트에서 100 퍼센트까지의 알루미늄(Al)을 포함한다. p형 GaN 게이트층(15)은, 약 100Å 내지 약 2000Å의 두께를 가질 수 있다. 게다가 p형 GaN 게이트층은, 약 1018 내지 1021 원자/㎤ 의 도핑 농도를 가질 수 있다.
도 3b에 도시된 바와 같이, 도 3a에 도시된 에피(EPI) 구조 상에 게이트 금속(17)을 증착한다. 한편, 에피(EPI) 성장의 종료 때에 게이트 금속(17)을 성장시킬 수 있다. 게이트 금속(17)을, 리프랙토리 금속(refractory metal) 또는 그 화합물, 예를 들어 탄타륨(Ta), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 파라듐(Pd), 텅스텐(W), 텅스텐 실리사이드(WSi2)로 형성할 수 있다.
이어서, 단일의 포토마스크를 사용하여 게이트 금속(17)과 p형 GaN 게이트층(15)을 패터닝하고 식각하여 도 3c에 도시된 구조를 형성한다. 공지된 기술, 예를 들어 플라즈마 에칭에 의해 게이트 금속(17)과 p형 GaN 게이트층(15)을 에칭하고 뒤이어 포토레지스트 스트립(photoresist strip)을 수행한다. p형 GaN 게이트층(15)을 언더 에칭(under-etching)하여 게이트 영역의 외부에 약 0 내지 약 10㎚의 게이트 물질을 남겨둘 수 있다. 또한, 게이트층(15)을 오버 에칭(over-etching)하여 게이트 영역의 외부에 있는 약 0 내지 약 3㎚의 장벽층(14)을 제거할 수도 있다. 오버 에칭의 경우, 장벽층(14)은, 게이트 영역 내에서보다 게이트 영역의 외부에서 약 0 내지 약 3㎚ 더 얇다.
도 3d를 참조하면, 실리콘 나이트라이드(Si3N4)와 같은 유전체 물질(18)을 증착한다. 유전체 물질(18)의 증착 후에, 콘택 포토마스크를 사용하여 유전체 물질(18)을 패터닝하고 에칭하고 뒤이어 포토레지스트 스트립을 수행하여 도 3d에 도시된 구조를 형성한다.
도 3e를 참조하면, 오믹 콘택 금속을 증착한다. 오믹 콘택 금속을 티타늄(Ti), 알루미늄(Al), 및 캐핑(capping)용 금속 스택(stack)으로 형성할 수 있다. 오믹 금속 증착 후에, 금속 마스크를 사용하여 오믹 콘택 금속을 패터닝하고 에칭하여 도 3e에 도시된 바와 같은 드레인 오믹 콘택(19)과 소스 오믹 콘택(20)을 형성한다. 급속열처리(rapid thermal anneal: RTA)를 수행하여 AlGaN/GaN 2DEG와의 오믹 콘택을 형성한다. 소스 오믹 콘택 금속(20)은, 상기 게이트 상에 제공되고, 필드 플레이트로서 역할을 한다. 이는, 드레인 오믹 콘택(19)에 가장 가까운 p형 GaN 물질 게이트(15)의 모서리부에서의 전기장을 감소시킨다.
상기한 방법에 따르면, 게이트 금속(17)과 p형 GaN 물질(15)은, 단일의 포토마스크를 사용하여 패터닝되어 에칭되고, 이로써 자동적으로 자기정합된다. 이는, 제조원가를 절감한다. 최소의 게이트 길이는, 포토/에칭의 최소 시디(CD: critical dimension)와 같아질 수 있음으로써 게이트 전하를 최소화할 수가 있다. 셀 피치(cell pitch)를 감소함으로써 더 낮은 RdsON을 달성한다. 드레인 오믹 콘택(19)에 가장 가까운 p형 GaN 물질 게이트 모서리부에서의 전기장을 완화하도록 소스 오믹 콘택 금속(20)을 필드 플레이트로서 사용하기 때문에, 더 적은 게이트 누설전류와 개선된 게이트 신뢰도를 달성한다. 게다가 소스 전위의 필드 플레이트는 게이트를 드레인 바이어스로부터 차단한 결과, 게이트-드레인 전하(Qgd)가 감소한다.
도 4 및 도 5a 내지 도 5e를 참조하면, 본 발명의 제2실시예를 설명하기로 한다. 도 4는, 자기정합된 게이트 금속(17), p형 GaN 게이트층(15), 및 p형 AlGaN 물질(21)이 형성되는, 도 5a 내지 도 5e에 도시된 방법에 의해 형성한 증가형 GaN HEMT 장치(200)를 도시한다. 도 4의 장치(200)는, 추가 층, 즉 p형 AlGaN 물질(21)로 형성된 층을 포함하는 점에서, 도 2 및 도 3a 내지 도 3e의 장치(200)와 다르다.
도 5a는, 하측에서부터 상측으로, 실리콘 기판(11), 천이층(12), 미도핑 GaN 완충 물질(13), 미도핑 AlGaN 장벽 물질(14), p형 AlGaN 물질(21), 및 p형 GaN 물질(15)을 포함한 에피(EPI) 구조를 나타낸다. 여러 가지 층의 치수 및 조성물은 제1실시예의 것과 같다. p형 AlGaN 물질(21)의 추가 층은, 바람직하게는 약 20Å 내지 약 300Å의 두께를 갖고, AlGaN 물질 중 약 12퍼센트에서 약 100 퍼센트까지의 알루미늄(Al)을 포함한다.
도 5b에 도시된 바와 같이, 제1실시예처럼 도 5a에 도시된 에피(EPI) 구조 상에 게이트 금속(17)을 증착하거나 성장시킨다.
이어서, 단일의 포토마스크를 사용하여 게이트 금속(17)과 p형 GaN 물질(15), 및 본 경우에, 또한 p형 AlGaN 물질(21)을 패터닝하고 에칭하여 도 5c에 도시된 구조를 형성한다.
도 5d를 참조하면, 앞서와 같이 유전체, 즉 실리콘 나이트라이드 (Si3N4)를 증착하고, 콘택 포토마스크를 사용하여 유전체 물질(18)을 패터닝하고 에칭하고, 뒤이어 포토레지스트 스트립을 수행하여 도 5d에 도시된 구조를 형성한다.
도 5e를 참조하면, 앞서와 같이, 오믹 콘택 금속을 증착하고, 금속 마스크를 사용하여 오믹 콘택 금속을 패터닝하고 에칭하여 도 5f에 도시된 바와 같은 드레인 오믹 콘택(19)과 소스 오믹 콘택(20)을 형성한다. 급속 열처리(rapid thermal annealing: RTA)를 수행하여 AlGaN/GaN 2DEG와의 오믹 콘택을 형성한다.
상기한 방법에 따르면, 게이트 금속(17)과 p형 GaN 물질(15), 및 p형 AlGaN 물질은, 단일의 포토마스크를 사용하여 패터닝되고 에칭됨으로써 자기정합되고, 이로써 제1실시예와 같은 이점을 가진 채 자기정합된다.
도 6 및 도 7a 내지 도 7f를 참조하면, 본 발명의 제3실시예를 설명하기로 한다. 본 발명의 본 실시예는, 본 실시예에서 p형 AlGaN 물질(21)이 게이트에서 드레인 오믹 콘택(19) 쪽으로 연장하는 점을 제외하고, 상기한 제2실시예와 같다. 게이트에서 드레인 오믹 콘택(19) 쪽으로 연장하는 p형 AlGaN 물질(21)의 존재는, 2DEG 밀도가 감소한 영역을 형성한다. 이는, 게이트 모서리부와 필드 플레이트의 모서리부에서의 전기장을 더욱 감소시켜 더 높은 항복전압 및 감소한 게이트-드레인 전하(Qgd)를 가져온다.
도 7a 내지 도 7c는, 상기한 도 5a 내지 도 5c와 같다. 하지만, 도 7c에서, 포토마스크를 사용하여 단지 게이트 금속(17)과 p형 GaN 물질(15)만을 패터닝하고 에칭하여(p형 AlGaN 물질(21)을 패터닝하고 에칭하지 아니 함) 도 7c에 도시된 자기정합형 구조를 형성한다. 그 다음에, 포토마스크를 사용하여 p형 AlGaN 물질(21)을 도 7d에 도시된 패턴으로 패터닝하고 에칭한 결과, p형 AlGaN 물질(21)이 게이트에서부터 외측으로(드레인 콘택을 형성할 방향으로) 연장한다.
도 7e를 참조하면, 앞서와 같이 유전체 물질(18), 실리콘 나이트라이드(Si3N4)를 패터닝하여 에칭하고, 도 7f에서, 앞서와 같이 오믹 콘택 금속을 형성한다.
상기한 방법에 따르면, 게이트 금속(17)과 p형 GaN 물질(15)은 자기정합된다. 게다가 본 실시예에서, 게이트에서 드레인 콘택 쪽으로 연장하는 p형 AlGaN 물질의 존재는, 게이트 모서리부와 필드 플레이트의 모서리부에서의 전기장을 더욱 감소시켜 더 높은 항복전압 및 감소한 게이트-드레인 전하(Qgd)를 가져온다.
도 8을 참조하면, 본 발명의 제4실시예를 설명하기로 한다. 본 발명의 본 실시예는, p형 GaN 물질(15)을 에칭하여 상기 물질의 하측부가 상기 물질의 상측부보다 10%보다 더 넓어져서 경사형 에지(edge)부를 형성하는 점을 제외하고, 상기한 제1실시예와 같다.
p형 GaN 물질(15)의 경사형 에지부를 달성하기 위하여, 에칭 화학(chemistry)을 변경한다. 바람직한 실시예에서, 플라즈마 에칭을 사용하고, p형 GaN 물질의 경사를 제어하도록 파워 설정을 변경한다. 이로써, 상기한 방법에 따르면, p형 GaN은, 상측부보다 10% 초과하여 더 넓은 기저부를 가진다. 더 넓은 기저부는, 전자가 pGaN 측벽을 따라 게이트 금속(17)과 2DEG 사이에서 이동하는 더 긴 경로를 야기한다. 이러한 더 긴 경로는, 더 낮은 게이트 누설전류를 가져온다.
도 9를 참조하면, 본 발명의 제5실시예를 설명하기로 한다. 본 발명의 본 실시예는 단차형 게이트를 형성하도록 에칭한 바와 같은 장치인 점을 제외하고, 상기한 제1실시예와 같다.
본 실시예의 방법은, 도 3a 내지 도 3c의 공정을 뒤따른다. 도 3c에 도시된 단계를 뒤이어, 장치의 어떠한 다른 부분이든지를 에칭하지 않은 채 게이트 금속층(17)만을 식각하는 에칭 장비에 웨이퍼를 놓아둔다. 도 9에 도시된 바와 같은 그 결과의 구조는, 전자가 p형 GaN 에지부를 따라 게이트 금속(17)에서 2DEG로 흐르는 더 긴 저항 경로를 형성하는 단차형 프로파일(profile)을 가진다. 이는, 모든 바람직한 자기정합형 구조의 특성을 유지하면서 바람직하지 못한 게이트 누설전류를 감소시킨다.
도 10을 참조하면, 본 발명의 제6실시예를 설명하기로 한다. 본 실시예는, 본질적으로, 상기한 제4실시예와 제5실시예의 조합이고, 단차형 게이트 프로파일과, 경사형 에지부를 구비한 p형 GaN 물질을 포함한다. 이러한 구조를 형성하는데 사용한 방법은, 제4실시예와 제5실시예에 관하여 상기한 바와 같은 방법과 같다. 본 실시예는, 게이트 에지부를 따라 게이트 전류 경로를 늘림으로써 게이트 누설전류를 감소시킨다.
도 11을 참조하면, 본 발명의 제7실시예를 설명하기로 한다. 본 실시예는, p형 GaN 물질(15)이 AlGaN 장벽 바로 옆에 있는 대칭형 돌출부(ledge)를 갖고 있는 점을 제외하고, 제1실시예와 같다. 이 방법은, 도 3a와 도 3b의 공정을 뒤따른다. 도 3b에 도시된 단계에 뒤이어, 에칭 공정 동안에 에칭 조건을 변경하도록 자기정합 게이트 에칭을 수행한다. 이것을 수행하는 한 가지 방법은, 에칭 공정 동안에 웨이퍼를 놓아둔 척(chuck)의 온도를 변경하는 것이다. 더 높은 척 온도는, 플라즈마와 포토레지스트의 반응 결과로서 더 많은 폴리머(polymer)를 형성시킨다. 이러한 폴리머는, 게이트 금속 측벽의 인접부에서의 에칭을 효과적으로 감속시켜 돌출부를 형성시킨다. 낮은 척 온도가 큰 돌출부를 형성하지 못하는 반면에, 더 높은 온도는 넓은 돌출부를 형성한다. 또한, 제7실시예는 제3실시예의 이점을 갖는다. p형 GaN 돌출부는, 2DEG 밀도를 감소시키고, 게이트 모서리부에서의 전기장을 낮추고, 장치의 항복전압을 개선하도록 제3실시예의 p형 AlGaN과 같은 역할을 한다.
도 12를 참조하면, 본 발명의 제8실시예를 설명하기로 한다. 본 실시예는, 본질적으로, 상기한 제5실시예와 제7실시예의 조합이고, 단차형 게이트 프로파일과 대칭형 돌출부를 포함한다. 이러한 구조를 형성하도록 사용한 방법은, 제5실시예와 제7실시예에 관하여 상기한 바와 같은 방법과 같다. 본 실시예는, 제5실시예와 제7실시예의 이점을 가짐으로써 게이트 누설전류를 감소시키는 구조를 제공한다.
제9실시예에서, 예를 들어 도 3의 에피(EPI)층의 상측부를 성장시키는 동안에, 마그네슘(Mg) 불순물을 도입함으로써 pGaN 물질(15)을 형성한다. 마그네슘은, 억셉터가 풍부한(p형) GaN을 형성하는데 사용하는 가장 일반적인 불순물 원자이다.
제10실시예에서, 마그네슘 불순물을 수소로 보상하여 도전성 층 대신에 반절연성 p형 GaN층을 형성한다. 반절연성 게이트를 갖는 것에 대해 여러 가지 이점이 있다. 이점 중 하나는, 게이트와 소스 또는 드레인 사이의 누설전류가 감소하는 것이다. 또 다른 이점은, p형 GaN와 AlGaN 사이에 형성된 다이오드가 반절연성 GaN와 AlGaN 사이에 형성된 다이오드보다 더 낮은 순방향 강하를 갖는 것이다. 본 실시예의 장치에서는, 다이오드 순방향 강하가 너무 높아서 2DEG를 (1V와 5V 사이에서) 완전히 인핸스시킬 때까지 크게 전류를 흘려보내지 않는다.
제11실시예에서, GaN 게이트층(15)의 성장 동안에 카본(carbon) 불순물을 도입하고, 마그네슘을 사용하지 않는다. 카본 불순물은, GaN 게이트층의 전기적인 특성에, 수소로 보상한 마그네슘과 같은 영향을 미친다.
제12실시예에서, 수소로 보상한 마그네슘 불순물을, 카본 불순물과 함께 사용한다. 이는, 전기적인 특성이 개선된 반절연성 GaN 게이트를 가져온다.
상기한 설명 및 도면은, 여기에 기술한 특징과 이점을 달성하는 특정 실시예의 예시로서 간주되어야만 한다. 특정 공정조건의 변경 및 치환을 할 수가 있다. 따라서 본 발명의 실시예는, 상기한 설명 및 도면에 의해 한정되지 않는 것으로 간주한다.

Claims (23)

  1. 기판;
    천이층;
    Ⅲ 나이트라이드 물질로 구성된 완충층;
    Ⅲ 나이트라이드 물질로 구성된 장벽층;
    드레인 콘택 및 소스 콘택;
    억셉터형 도펀트 원소를 함유한 게이트 Ⅲ-Ⅴ 화합물; 및
    게이트 금속을 포함하고,
    상기 게이트 Ⅲ-Ⅴ 화합물 및 상기 게이트 금속은, 자기정합되도록 단일의 포토마스크 공정으로 형성되는, 증가형 GaN 트랜지스터.
  2. 제1항에 있어서,
    상기 완충층은 InAlGaN으로 구성되는, 증가형 GaN 트랜지스터.
  3. 제1항에 있어서,
    상기 장벽층은 상기 완충층보다 띠 간격이 더 큰 InAlGaN으로 구성되는, 증가형 GaN 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 금속의 하측부와 상기 게이트 Ⅲ-Ⅴ 화합물의 상측부는 같은 치수를 갖고, 상기 게이트 Ⅲ-Ⅴ 화합물의 측벽은 약 80 내지 약 90도의 각도를 가지는, 증가형 GaN 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물의 측벽은, 약 30 내지 약 80도의 각도를 가지는, 증가형 GaN 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물 및 상기 게이트 금속은 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 게이트 화합물의 상측부에 대칭형 돌출부가 있도록 상기 게이트 금속이 상기 게이트 Ⅲ-Ⅴ 화합물보다 좁은, 증가형 GaN 트랜지스터.
  7. 제6항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물의 측벽은 약 80 내지 약 90도의 각도를 가지는, 증가형 GaN 트랜지스터.
  8. 제6항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물의 측벽은 30 내지 80도의 각도를 가지며 경사지는, 증가형 GaN 트랜지스터.
  9. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물 및 상기 게이트 금속은 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 게이트 금속의 하측부와 상기 게이트 Ⅲ-Ⅴ 화합물의 상측부는 거의 같은 치수를 갖고, 상기 게이트 Ⅲ-Ⅴ 화합물의 하측부는 상기 장벽층 바로 위에 있는 대칭형 돌출부를 포함하는, 증가형 GaN 트랜지스터.
  10. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물 및 상기 게이트 금속은 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 게이트 화합물의 상측부에 대칭형 돌출부가 있도록 상기 게이트 금속이 상기 게이트 Ⅲ-Ⅴ 화합물보다 좁고, 상기 게이트 Ⅲ-Ⅴ 화합물의 하측부는 상기 장벽층 바로 위에 있는 대칭형 돌출부를 포함하는, 증가형 GaN 트랜지스터.
  11. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물은 Mg, C, Zn, Ca와 같은 억셉터형 도펀트로 도핑된 GaN이고, p형 도펀트는 활성화되는, 증가형 GaN 트랜지스터.
  12. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물은 Mg, C, Zn, Ca와 같은 억셉터형 도펀트로 도핑된 GaN이고, p형 도펀트는 수소로 보상되는, 증가형 GaN 트랜지스터.
  13. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물은 AlGaN층과, Mg, C, Zn, Ca와 같은 억셉터형 도펀트로 도핑된 GaN층을 포함하는, 증가형 GaN 트랜지스터.
  14. 제1항에 있어서,
    상기 게이트 Ⅲ-Ⅴ 화합물은 AlGaN층 및 GaN층을 포함하고, 상기 게이트 금속 및 게이트 GaN은 단일의 포토마스크 공정으로 에칭되고, 게이트 AlGaN은 제2 포토마스크 공정으로 인하여 드레인 방향으로 연장하는, 증가형 GaN 트랜지스터.
  15. 제1항에 있어서,
    상기 게이트 금속은 TiN인, 증가형 GaN 트랜지스터.
  16. 제1항에 있어서,
    상기 게이트 금속은 Ta, W, TaN, TiN, WN, WSi와 같은 1개 이상의 리프랙토리(refractory) 금속, 금속성 화합물, 및 합금을 포함하는, 증가형 GaN 트랜지스터.
  17. 기판;
    천이층;
    Ⅲ 나이트라이드 물질로 구성된 완충층;
    Ⅲ 나이트라이드 물질로 구성된 장벽층;
    드레인 콘택 및 소스 콘택;
    억셉터형 도펀트 원소를 함유한 게이트 Ⅲ-Ⅴ 화합물; 및
    게이트 금속; 및
    오믹 금속으로 형성된 필드 플레이트를 포함하고,
    드레인 오믹 금속, 소스 오믹 금속, 및 상기 필드 플레이트는 단일의 포토마스크 공정으로 형성되는, 증가형 GaN 트랜지스터.
  18. 기판 상에 천이층을 핵생성하여 성장시키는 단계;
    상기 천이층 상에 Ⅲ 나이트라이드 에피(EPI)층을 성장시키는 단계;
    상기 에피층 상에 Ⅲ 나이트라이드 장벽층을 성장시키는 단계;
    상기 장벽층 상에 억셉터형 도펀트로 도핑된 GaN층을 성장시키는 단계;
    상기 도핑된 GaN층 상에 게이트 콘택층을 증착하는 단계;
    게이트 포토레지스트 패턴을 도포하는 단계;
    게이트 영역 외측에 있는 게이트 콘택층을 에칭하는 단계;
    게이트 콘택 아래에 있는 상기 도핑된 GaN층의 일부분 이외에 상기 도핑된 GaN층을 에칭하는 단계;
    상기 게이트 포토레지스트 패턴을 제거하는 단계;
    유전체층을 증착하는 단계;
    콘택 포토레지스트 패턴을 도포하는 단계;
    상기 유전체층을 에칭하여 드레인 콘택 영역과 소스 콘택 영역을 노출시키는 단계;
    상기 콘택 포토레지스트 패턴을 제거하는 단계;
    오믹 콘택 금속을 증착하는 단계;
    금속 포토레지스트 패턴을 도포하는 단계;
    상기 오믹 콘택 금속을 에칭하는 단계;
    상기 금속 포토레지스트 패턴을 제거하는 단계; 및
    급속열처리를 수행하여 오믹 드레인 콘택 및 오믹 소스 콘택을 형성하는 단계를 포함하는, 증가형 GaN 트랜지스터 형성 방법.
  19. 제18항에 있어서,
    상기 에피층은 InAlGaN으로 구성되는, 증가형 GaN 트랜지스터 형성 방법.
  20. 제18항에 있어서,
    상기 장벽층은 상기 완충층보다 띠 간격이 더 큰 InAlGaN으로 구성되는, 증가형 GaN 트랜지스터 형성 방법.
  21. 기판 상에 천이층을 핵생성하여 성장시키는 단계;
    상기 천이층 상에 InAlGaN 에피(EPI)층을 성장시키는 단계;
    상기 InAlGaN 에피층 상에 InAlGaN 장벽층을 성장시키는 단계;
    상기 InAlGaN 장벽층 상에 억셉터형 도펀트로 도핑된 InAlGaN층을 성장시키는 단계;
    상기 도핑된 InAlGaN 상에 억셉터형 도펀트로 도핑된 GaN층을 성장시키는 단계;
    상기 도핑된 GaN층 상에 게이트 콘택층을 증착하는 단계;
    게이트 포토레지스트 패턴을 도포하는 단계;
    게이트 영역 외측에 있는 게이트 콘택층을 에칭하는 단계;
    게이트 콘택 아래에 있는 상기 도핑된 GaN층과 상기 도핑된 InAlGaN층의 일부분 이외에 상기 도핑된 GaN층과 상기 도핑된 InAlGaN층을 에칭하는 단계;
    상기 게이트 포토레지스트 패턴을 제거하는 단계;
    유전체층을 증착하는 단계;
    콘택 포토레지스트 패턴을 도포하는 단계;
    상기 유전체층을 에칭하여 드레인 콘택 영역과 소스 콘택 영역을 노출시키는 단계;
    상기 콘택 포토레지스트 패턴을 제거하는 단계;
    오믹 콘택 금속을 증착하는 단계;
    금속 포토레지스트 패턴을 도포하는 단계;
    상기 오믹 콘택 금속을 에칭하는 단계;
    상기 금속 포토레지스트 패턴을 제거하는 단계; 및
    급속열처리를 수행하여 오믹 드레인 콘택 및 오믹 소스 콘택을 형성하는 단계를 포함하는, 증가형 GaN 트랜지스터 형성 방법.
  22. 기판 상에 천이층을 핵생성하여 성장시키는 단계;
    상기 천이층 상에 InAlGaN 에피(EPI)층을 성장시키는 단계;
    상기 InAlGaN 에피층 상에 AlGaN 장벽층을 성장시키는 단계;
    상기 AlGaN 장벽층 상에 억셉터형 도펀트로 도핑된 AlGaN층을 성장시키는 단계;
    상기 도핑된 AlGaN 상에 억셉터형 도펀트로 도핑된 GaN층을 성장시키는 단계;
    상기 도핑된 GaN층 상에 게이트 콘택층을 증착하는 단계;
    게이트 포토레지스트 패턴을 도포하는 단계;
    게이트 영역 외측에 있는 게이트 콘택층을 에칭하는 단계;
    게이트 콘택 아래에 있는 상기 도핑된 GaN층과 상기 도핑된 AlGaN층의 일부분 이외에 상기 도핑된 GaN층을 에칭하는 단계;
    상기 게이트 포토레지스트 패턴을 제거하는 단계;
    또 다른 포토레지스트 패턴을 도포하는 단계;
    상기 도핑된 AlGaN층이 드레인 방향으로 게이트 영역 외측으로 연장하도록 상기 도핑된 AlGaN층을 에칭하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    유전체층을 증착하는 단계;
    콘택 포토레지스트 패턴을 도포하는 단계;
    상기 유전체층을 에칭하여 드레인 콘택 영역과 소스 콘택 영역을 노출시키는 단계;
    상기 콘택 포토레지스트 패턴을 제거하는 단계;
    오믹 콘택 금속을 증착하는 단계;
    제4 포토레지스트 패턴을 도포하는 단계;
    상기 오믹 콘택 금속을 에칭하는 단계;
    상기 제4 포토레지스트 패턴을 제거하는 단계; 및
    급속열처리를 수행하여 오믹 드레인 콘택 및 오믹 소스 콘택을 형성하는 단계를 포함하는, 증가형 GaN 트랜지스터 형성 방법.
  23. 기판;
    천이층;
    Ⅲ 나이트라이드 물질로 구성된 완충층;
    Ⅲ 나이트라이드 물질로 구성된 장벽층;
    오믹 금속으로 구성된 드레인 콘택 및 소스 콘택;
    억셉터형 도펀트 원소를 함유한 게이트 Ⅲ-Ⅴ 화합물;
    게이트 금속; 및
    오믹 금속으로 구성된 필드 플레이트를 포함하고,
    상기 게이트 Ⅲ-Ⅴ 화합물 및 상기 게이트 금속은 단일의 포토마스크 공정으로 형성되어 자기정합되고, 상기 필드 플레이트, 드레인 오믹 금속, 및 소스 오믹 금속은 단일의 포토마스크 공정으로 형성되는, 증가형 GaN 트랜지스터.
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