DE102017210711A1 - Halbleiterbauelement - Google Patents

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Abstract

Die Erfindung betrifft ein Halbleiterbauelement, welches zumindest einen Feldeffekttransistor (1) enthält, welcher eine Rückseitenbarrierenschicht (2), einer darauf angeordneten Einbettungsschicht (3), eine darauf angeordnete Kanalschicht (4), eine darauf angeordnete Barrierenschicht (5) und eine darauf angeordnete Deckschicht (6) enthält, wobei die Barrierenschicht (5) AlzGa1-zN enthält oder daraus besteht und die Einbettungsschicht (3) AlxGa1-xN und zumindest einen Dotierstoff enthält oder daraus besteht, wobei der Dotierstoff eine p-Leitfähigkeit bewirkt und die Deckschicht (6) GaN und/oder AluInvGa1-v-uN enthält oder daraus besteht.

Description

  • Die Erfindung betrifft ein Halbleiterbauelement, welches zumindest einen Feldeffekttransistor enthält, welcher eine Rückseitenbarrierenschicht, eine darauf angeordnete Einbettungsschicht, eine darauf angeordnete Kanalschicht, eine darauf angeordnete Barrierenschicht und eine darauf angeordnete Deckschicht enthält, wobei die Barrierenschicht AlGaN enthält oder daraus besteht. Halbleiterbauelemente der eingangs genannten Art können beispielsweise als Leistungstransistoren verwendet werden.
  • Aus K. Hyeongnam, N. Digbijoy, R. Siddharth and L. Wu: Polarization-Engineered Ga-Face GaN-Based Heterostructures for Normally-Off Heterostructure Field-Effect Transistors; J. of Electronic Materials, Vol. 42, No. 1 2013 ist bekannt, einen Feldeffekttransistor herzustellen, welcher fünf unterschiedliche, übereinander abgeschiedene Halbleiterschichten enthält. Hierzu wird auf einem Substrat zunächst eine Rückseitenbarrierenschicht abgeschieden, welche GaN enthält. Darauf folgt eine Einbettungsschicht, welche undotiertes AlGaN oder p-dotiertes GaN enthält. Darauf wird eine Kanalschicht erzeugt, welche GaN enthält. Den Abschluss bildet eine Barrierenschicht aus AlGaN. Unterhalb des Gatekontaktes befindet sich eine zusätzliche Deckschicht aus GaN. Wenn an der Gateelektrode keine elektrische Spannung anliegt, befindet sich das Ferminiveau unterhalb des Leitungsbandminimums. Somit ist der Kanal des Feldeffekttransistors isolierend. Ein solcher Transistor wird in der folgenden Beschreibung Normally-Off Transistor genannt. Durch Anlegen einer positiven Spannung an die Gateelektrode verschiebt sich das Ferminiveau über das Leitungsbandminimum, so dass der Transistor leitend wird.
  • Nachteilig an diesem bekannten Transistor ist jedoch, dass die Schwellenspannung, bei welcher der Stromfluss im Kanal einsetzt, nur 200 mV beträgt. Dies führt dazu, dass die Beschaltung des bekannten Transistors sehr aufwändig wird, da die Gatespannung sehr genau kontrolliert werden muss. Weiterhin weist der bekannte Transistor den Nachteil auf, dass die Ladungsträgerkonzentration im Leitungsband sehr gering ist, so dass auch im nominell leitenden Zustand nur eine geringe Stromdichte erreicht wird.
  • Aus der WO 2011/023607 A1 ist ein Leistungstransistor auf der Basis von Gruppe-III-Nitriden bekannt, welcher schnelle Schaltfrequenzen aufweist und einen niedrigen Widerstand des Kanals aufweist, so dass dieser bekannte Transistor eine hohe Ausgangsleistung bereitstellen kann. Dieser bekannte Transistor weist jedoch den Nachteil auf, dass der Kanal leitend ist, wenn keine Gatespannung anliegt. Um den Kanal hochohmig zu schalten und den Stromfluss durch den Transistor zu sperren, ist eine negative Gatespannung erforderlich. Ein solcher Transistor wird in der nachfolgenden Beschreibung Normally-On-Transistor genannt. Dieser weist den Nachteil auf, dass aufwändige Schutzschaltungen erforderlich sind, um eine Zerstörung des Transistors oder nachfolgender Baugruppen im Fehlerfall zu vermeiden.
  • Ausgehend vom Stand der Technik liegt der Erfindung somit die Aufgabe zugrunde, einen Feldeffekttransistor bereitzustellen, welcher einerseits einen Normally-Off-Betrieb ermöglicht und andererseits große elektrische Leistungen und/oder hohe Frequenzen schalten kann und eine hinreichend große Schwellenspannung aufweist.
  • Das beanspruchte Halbleiterbauelement kann in einigen Ausführungsformen der Erfindung ein einzelner Feldeffekttransistor sein. In anderen Ausführungsformen der Erfindung kann das Halbleiterbauelement eine Mehrzahl von Feldeffekttransistoren enthalten oder daraus bestehen. Daneben kann das Halbleiterbauelement weitere monolithisch integrierte Bauelemente enthalten, beispielsweise Bipolartransistoren, Widerstände, Kapazitäten, Freilaufdioden oder weitere, an sich bekannte Elemente. Insoweit kann das Halbleiterbauelement auch ein monolithischer oder hybrider integrierter Schaltkreis sein, welcher beispielsweise einen Verstärker oder einen Leistungsumsetzer bzw. Spannungswandler enthalten kann.
  • Der erfindungsgemäße Feldeffekttransistor enthält eine Schichtenfolge von Halbleitermaterialien unterschiedlicher Zusammensetzung und/oder Dotierung, welche auf einem Substrat abgeschieden sind. Das Substrat kann in einigen Ausführungsformen der Erfindung SOI (Silicon-on-insulator) und/oder Al2O3 und/oder SiC und/oder Si und/oder GaN und/oder SiO2 enthalten oder daraus bestehen. In einigen Ausführungsformen kann das Substrat aus einer Mehrzahl von Einzelschichten bestehen, welche selbst wieder eine unterschiedliche Zusammensetzung aufweisen können. Das Substrat kann in einigen Ausführungsformen der Erfindung einkristallin sein. Das Substrat kann optional nach der Herstellung des Feldeffekttransistors bzw. des Halbleiterbauelementes entfernt werden, beispielsweise durch nass- oder trockenchemisches Ätzen.
  • Auf dem Substrat wird in einigen Ausführungsformen der Erfindung eine Pufferschicht abgeschieden, welche dazu eingerichtet ist, Unterschiede der Gitterkonstante und/oder der thermischen Ausdehnung zwischen dem Substrat und den nachfolgenden Schichten auszugleichen oder anzugleichen. Dazu kann die Pufferschicht selbst aus einer Mehrzahl von Einzelschichten bestehen, welche sich in ihrer Zusammensetzung unterscheiden.
  • Auf dem Substrat bzw. auf der Pufferschicht wird eine Rückseitenbarrierenschicht abgeschieden. Die Rückseitenbarrierenschicht kann in einigen Ausführungsformen der Erfindung AlyGa1-yN enthalten oder daraus bestehen. Sofern keine separate Pufferschicht vorhanden ist, kann die Rückseitenbarrierenschicht in einigen Ausführungsformen der Erfindung auch dazu dienen, Gitterfehlanpassungen zwischen dem Substrat und nachfolgenden Schichten zu reduzieren. Daneben kann die Rückseitenbarrierenschicht eine elektrische Isolation bieten, so dass benachbarte Bauelemente nicht über das Substrat elektrisch verbunden sind.
  • Auf der Rückseitenbarrierenschicht wird erfindungsgemäß eine Einbettungsschicht erzeugt. Die Einbettungsschicht kann in einigen Ausführungsformen der Erfindung AlxGa1-xN enthalten. In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt der Einbettungsschicht größer sein als der Aluminiumgehalt der Rückseitenbarrierenschicht. Die Einbettungsschicht kann eine p-Dotierung enthalten. Die p-Dotierung kann durch Dotierstoffe erzeugt werden, welche ausgewählt sind aus Kohlenstoff und/oder Zink und/oder Magnesium und/oder Beryllium enthalten oder daraus bestehen. Die Einbettungsschicht kann in einigen Ausführungsformen der Erfindung ein Mehrlagenschichtsystem sein bzw. aus einer Mehrzahl von Einzelschichten zusammengesetzt sein.
  • Auf der Einbettungsschicht ist zumindest eine Kanalschicht angeordnet. Die Kanalschicht kann beispielsweise GaN oder AlGaN enthalten oder daraus bestehen. Zwischen der Einbettungsschicht und der Kanalschicht kann zumindest eine optionale Zwischenschicht angeordnet sein.
  • Auf der Kanalschicht ist eine Barrierenschicht angeordnet, welche AlzGa1-zN enthält oder daraus besteht. Dies führt dazu, dass sich bei einigen Betriebszuständen an der Grenzfläche zwischen der Barrierenschicht und der Kanalschicht ein zweidimensionales Elektronengas ausbildet. Das zweidimensionale Elektronengas, welches sich an der Halbleiterheterostruktur zwischen Barrierenschicht und der Kanalschicht ausbildet, kann eine größere Ladungsträgerbeweglichkeit aufweisen, als ein entsprechend dotierter Volumenhalbleiter. Hierdurch können der elektrische Widerstand und dadurch die Verlustleistung des Feldeffekttransistors verringert sein.
  • Auf der Barrierenschicht ist eine Deckschicht angeordnet. Die Deckschicht ist zumindest in derjenigen Teilfläche der Oberfläche des Halbleiterbauelementes vorhanden, welche vom Gate-Kontakt eingenommen wird. Andere Teilflächen, beispielsweise unterhalb des Source- oder Drainkontaktes oder Zwischenbereiche zwischen Source- oder Drainkontakt einerseits und Gatekontakt andrerseits, können ohne Deckschicht ausgeführt sein. Die Deckschicht enthält in einigen Ausführungsformen der Erfindung nominell undotiertes GaN. Dies schließt nicht aus, dass unvermeidbare Verunreinigungen in der Deckschicht enthalten sein können.
  • Erfindungsgemäß wurde nun erkannt, dass im Zusammenwirken der Einbettungsschicht und der Deckschicht eine Polarisationsspannung auftritt, welche dazu führt, dass das Ferminiveau unterhalb des Leitungsbandminimums liegt, wenn am Feldeffekttransistor keine Spannung anliegt. Dies bedeutet, dass der erfindungsgemäß erzeugte Transistor ein „Normally-Off“-Verhalten zeigt, d.h. der Transistor ist in einem hochohmigen bzw. nicht-leitenden Zustand, wenn keine Gatespannung anliegt.
  • Gleichzeitig lässt sich der erfindungsgemäß vorgeschlagene Feldeffekttransistor einfach herstellen, da das Herstellungsverfahren keine Ionenimplantation vorsieht. Sämtliche beschriebenen Schichten können in an sich bekannten epitaktischen Abscheideverfahren hergestellt werden, beispielsweise mittels MBE, MOVPE oder MOCVD. Diese Verfahren erlauben eine einfache Prozesskontrolle, so dass die Strombelastbarkeit und die Schwellenspannung mit hoher Genauigkeit vorhergesagt werden können und der Transistor in großen Stückzahlen mit geringen Toleranzen hergestellt werden kann. Durch Anpassung der Schichtdicken, der Dotierstoffkonzentration und/oder des Aluminiumgehalts der verschiedenen AlGaN-Schichten kann sowohl die Strombelastbarkeit als auch die Schwellenspannung in weiten Grenzen eingestellt werden, so dass die erfindungsgemäß vorgeschlagene Basisstruktur dazu geeignet ist, Transistoren mit unterschiedlichen elektrischen Eigenschaften bereit zu stellen.
  • In einigen Ausführungsformen der Erfindung kann die Deckschicht eine Dicke zwischen etwa 10 nm und etwa 100 nm aufweisen. In anderen Ausführungsformen der Erfindung kann die Deckschicht eine Dicke zwischen etwa 10 nm und etwa 40 nm aufweisen. In wiederum anderen Ausführungsformen der Erfindung kann die Deckschicht eine Dicke zwischen etwa 10 nm und etwa 20 nm oder zwischen etwa 10 nm und etwa 15 nm aufweisen. In wiederum anderen Ausführungsformen der Erfindung kann die Deckschicht eine Dicke zwischen etwa 20 nm und etwa 40 nm aufweisen. Die Dicke kann dabei so gewählt werden, dass der Abstand zwischen Ferminiveau und Leitungsbandminimum an der Grenzfläche zwischen der Barrierenschicht und der Kanalschicht maximiert wird, um so eine höhere Schwellenspannung zu erzeugen. In einigen Ausführungsformen der Erfindung kann dabei die Schwellenspannung höher als 1 V und gleichzeitig die Ladungsträgerdichte größer als ns = 7·1012 cm–2 sein.
  • In einigen Ausführungsformen der Erfindung kann die Deckschicht einen optionalen Dotierstoff enthalten, welcher eine p-Leitfähigkeit bewirkt. In einigen Ausführungsformen der Erfindung kann der Dotierstoff in einer Konzentration von etwa 1·1018 cm–3 bis etwa 2·1020 cm–3 oder von etwa 5·1018 cm–3 bis etwa 2·1019 cm–3 eingebracht werden. In einigen Ausführungsformen der Erfindung kann der Dotierstoff in einer Konzentration eingebracht werden, welche eine Löcherladungsträgerdichte von etwa 1·1017 cm–3 bis etwa 2·1018 cm–3 bei Raumtemperatur bewirkt. Hierdurch kann die Schwellenspannung weiter ansteigen.
  • In einigen Ausführungsformen der Erfindung kann die Deckschicht als Teilbeschichtung ausgeführt sein, d.h. die Deckschicht bedeckt nur eine Teilstrecke des vom Source- und vom Drainkontakt begrenzten Kanals des Transistors. Beim Entfernen der Deckschicht durch Ätzen können dabei Reste auf der Oberfläche verbleiben, so dass auch dann von einer Teilfläche im Sinne dieser Beschreibung gesprochen werden kann, wenn die Deckschicht in ersten Teilflächen die ursprüngliche Dicke aufweist und in zweiten Teilflächen eine geringere Dicke. Diese geringere Dicke kann weniger als 5 nm oder weniger als 1 nm oder weniger als 0,5 nm betragen. In einigen Ausführungsformen der Erfindung kann die Deckschicht ein aus einer Mehrzahl von Einzellagen zusammengesetztes Multilayersystem sein. Die Einzelschichten des Multilayersystem können sich in ihrer Dotierung und/oder Zusammensetzung unterscheiden.
  • In einigen Ausführungsformen der Erfindung kann die Deckschicht AluInvGa1-v-uN enthalten oder daraus bestehen. Diese ternäre oder quaternäre Verbindung ist Piezoelektrisch und kann somit die durch die Deckschicht und die Einbettungsschicht erzeugte Polarisation unterhalb der Gateelektrode verstärken. Hierdurch kann die Schwellenspannung weiter ansteigen, so dass das Einsatzspektrum des erfindungsgemäßen Halbleiterbauelementes vergrößert ist oder die äußere Beschaltung des Halbleiterbauelementes, insbesondere die Ansteuerschaltung für die Gatespannung, einfacher gestaltet werden kann.
  • In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt der Barrierenschicht zwischen etwa 0,20 und etwa 0,35 gewählt sein. In einigen Ausführungsformen der Erfindung kann die Barrierenschicht eine Dicke zwischen etwa 5 nm und etwa 20 nm oder zwischen etwa 8 nm und etwa 15 nm aufweisen.
  • In einigen Ausführungsformen der Erfindung kann die Barrierenschicht nominell undotiert sein, d.h. bei der Herstellung der Barrierenschicht wird kein Dotierstoff zugegeben. Dies schließt unvermeidbare Verunreinigungen in der Barrierenschicht aufgrund des Herstellungsprozesses nicht aus.
  • In einigen Ausführungsformen der Erfindung kann die Kanalschicht eine Dicke zwischen etwa 10 nm und etwa 100 nm aufweisen. In anderen Ausführungsformen der Erfindung kann die Kanalschicht eine Dicke zwischen etwa 20 nm und etwa 40 nm aufweisen. Die geringere Schichtdicke gegenüber bekannten Transistoren führt zu einer höheren Feldstärke aufgrund der durch die Einbettungsschicht und die Deckschicht erzeugten Polarisation, so dass der Transistor in einigen Ausführungsformen eine höhere Schwellenspannung aufweist.
  • In einigen Ausführungsformen der Erfindung kann die Kanalschicht nominell undotiert sein, d.h. bei der Herstellung der Kanalschicht wird kein Dotierstoff zugegeben. Dies schließt unvermeidbare Verunreinigungen in der Kanalschicht aufgrund des Herstellungsprozesses nicht aus.
  • In einigen Ausführungsformen der Erfindung kann die Kanalschicht AldGa1-dN enthalten oder daraus bestehen. Der Parameter d kann in einigen Ausführungsformen der Erfindung zwischen etwa 0,0 und etwa 0,09 gewählt sein. In anderen Ausführungsformen der Erfindung kann der Parameter d zwischen etwa 0,02 und etwa 0,08 gewählt sein. Ein niedriger Al-Gehalt erhöht dabei im Allgemeinen die Ladungsträgerbeweglichkeit, so dass die Strombelastbarkeit des Transistors erhöht sein kann. Ein höherer Al-Gehalt kann aufgrund höherer Polarisationsspannungen eine höhere Schwellenspannung bewirken.
  • In einigen Ausführungsformen der Erfindung kann der erfindungsgemäße Feldeffekttransistor für Anwendungen eingesetzt werden, welche eine hohe Grenzfrequenz und/oder eine hohe Strombelastbarkeit fordern, beispielsweise in der Radartechnik oder in Mobilfunkbasisstationen oder in Spannungswandlern oder Leistungsumsetzern oder in Schaltnetzteilen oder zum Schalten großer Lasten, beispielsweise der Ansteuerung von Elektromotoren.
  • In einigen Ausführungsformen der Erfindung kann die Konzentration des Dotierstoffes in der Einbettungsschicht zwischen etwa 1·1018 cm–3 und etwa 2·1020 cm–3 betragen. Dies kann in einigen Ausführungsformen der Erfindung zu einer Konzentration positiver Ladungsträger bzw. Löcher zwischen etwa 1·1017 cm–3 und etwa 2·1018 cm–3 führen. Der Dotierstoff kann in einigen Ausführungsformen der Erfindung ausgewählt sein aus mindestens einem der folgenden Elemente: Magnesium und/oder Kohlenstoff und/oder Zink. Eine höhere Dotierung führt dabei zu einem steileren Verlauf der Potentialtöpfe im Kanal, so dass das Energieniveau des Leitungsbandes unterhalb des Gatekontaktes ansteigt. Eine höhere Dotierung führt zu einem steileren Potentialtopf. Hierdurch steigt auch die Schwellenspannung weiter an, so dass der Transistor einfacher beschaltet werden kann.
  • In einigen Ausführungsformen der Erfindung kann die Dicke der Einbettungsschicht zwischen etwa 20 nm und etwa 150 nm betragen. In anderen Ausführungsformen der Erfindung kann die Dicke der Einbettungsschicht zwischen etwa 60 nm und etwa 90 nm betragen.
  • In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt der Einbettungsschicht zwischen etwa 0,05 und etwa 0,20 gewählt sein. In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt der Einbettungsschicht zwischen etwa 0,07 und etwa 0,15 gewählt sein. Diese Werte erlauben einerseits eine hinreichende Polarisationsspannung, um einen zuverlässigen Normally-Off-Betrieb sicher zu stellen. Gleichzeitig wird die Ladungsträgerkonzentration im Kanal des Feldeffekttransistors nicht zu stark beeinträchtigt, so dass ein hinreichend niedriger elektrischer Widerstand vorhanden ist, wenn eine Gatespannung angelegt wird.
  • In einigen Ausführungsformen der Erfindung kann die Einbettungsschicht eine Mehrzahl von Einzelschichten enthalten, welche jeweils p-dotiertes AlGaN enthalten. In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt ausgehend von der Rückseitenbarrierenschicht zur Kanalschicht zunehmen.
  • In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt der Rückseitenbarrierenschicht zwischen etwa 0,04 und etwa 0,1 gewählt sein. In einigen Ausführungsformen der Erfindung kann die Dicke der Rückseitenbarrierenschicht zwischen etwa 0,1 µm und etwa 1 µm gewählt sein. In anderen Ausführungsformen der Erfindung kann die Dicke der Rückseitenbarrierenschicht zwischen etwa 0,5 µm und etwa 5 µm gewählt sein. Hierdurch kann die Gitterfehlanpassung zwischen dem Substrat und nachfolgenden Schichten reduziert sein. Die Dicke der Rückseitenbarrierenschicht kann an die Gitterfehlanpassung des darunterliegenden Substrates angepasst sein, wenn keine separate Pufferschicht verwendet wird.
  • In einigen Ausführungsformen der Erfindung kann der Kanal durch einen Source- und einen Gatekontakt begrenzt sein und die Länge des Kanals kann zwischen etwa 1 µm und etwa 50 µm oder zwischen etwa 10 µm und etwa 30 µm betragen. Ein längerer Kanal erlaubt eine größere Gate-Länge, welche wiederum die Schwellenspannung positiv beeinflusst, d.h. Transistoren mit größeren Gate-Längen weisen höhere Schwellenspannungen auf. Ein kürzerer Kanal weist bei gegebener Ladungsträgerkonzentration und Ladungsträgerbeweglichkeit einen geringeren elektrischen Widerstand auf, so dass in einigen Ausführungsformen große Ströme mit geringeren Verlusten geschaltet werden können.
  • In einigen Ausführungsformen der Erfindung kann die Ladungsträgerdichte an der Grenzfläche zwischen der Kanalschicht und der Barrierenschicht mehr als etwa 5·1012 cm–2 oder mehr als etwa 6·1012 cm–2 oder mehr als etwa 7·1012 cm–2 betragen. In einigen Ausführungsformen der Erfindung kann die Ladungsträgerdichte an der Grenzfläche zwischen der Kanalschicht und der Barrierenschicht weniger als etwa 2·1013 cm–2 betragen. Diese Ladungsträgerdichten ermöglichen einen hinreichend kleinen Widerstand im Kanal, so dass das erfindungsgemäße Halbleiterbauelement als Leistungstransistor zum Schalten hoher Ströme geeignet ist.
  • In einigen Ausführungsformen der Erfindung kann die Schwellenspannung größer sein als etwa größer sein als etwa 0,3 V oder größer als etwa 0,5 V. In anderen Ausführungsformen der Erfindung kann die Schwellenspannung größer sein als etwa 0,85 V oder größer als etwa 1,0 V. Unter der Schwellenspannung wird für die Zwecke der vorliegenden Erfindung diejenige Spannung verstanden, welche an eine Gateelektrode des Feldeffekttransistors mindestens angelegt werden muss, um einen linearen Anstieg des Stromes zwischen Drain und Source mit zunehmender Gatespannung zu erzielen. Die Schwellenspannung definiert somit den untersten Wert des linearen Bereichs der Transistorkennlinie des Feldeffekttransistors.
  • In einigen Ausführungsformen der Erfindung kann zwischen der Rückseitenbarrierenschicht und der Einbettungsschicht zumindest eine erste Zwischenschicht angeordnet sein. Die erste Zwischenschicht kann eine Gitterfehlanpassung reduzieren und dadurch die elektronischen Eigenschaften des Schichtmaterials verbessern. In anderen Ausführungsformen der Erfindung kann die Zwischenschicht die Haftfestigkeit der nachfolgenden Schichten verbessern und/oder die innere elektrische Polarisation der Heterostruktur verstärken. Dies kann zu einer höheren Schwellenspannung führen. In einigen Ausführungsformen der Erfindung kann die Zwischenschicht AlSGa1-SN enthalten oder daraus bestehen, wobei der Parameter s zwischen 0 und etwa 0,20 gewählt ist.
  • In einigen Ausführungsformen der Erfindung kann zwischen der Kanalschicht und der Einbettungsschicht eine zweite Zwischenschicht angeordnet ist, welche AlRGa1-RN enthält oder daraus besteht, wobei der Parameter R zwischen 0,05 und 1 gewählt ist.
  • In einigen Ausführungsformen der Erfindung kann auf der Deckschicht eine Metallschicht als Gate-Elektrode angeordnet sein. Zwischen der Gate-Elektrode und der Deckschicht kann eine dielektrische Zwischenschicht angeordnet sein. Die Zwischenschicht kann den Gate-Spannungshub erhöhen und/oder Leckströme zwischen Gateelektrode und Kanal reduzieren.
  • In einigen Ausführungsformen der Erfindung kann die dielektrische Zwischenschicht SiO2 und/oder Si3N4 und/oder Al2O3 und/oder HfO2 und/oder Ga2O3 und/oder AlN und/oder TaOx und/oder Gd2O3 enthalten oder daraus bestehen.
  • Nachfolgend soll die Erfindung anhand von Figuren und Ausführungsbeispielen ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden.
  • 1 zeigt den prinzipiellen Aufbau eines erfindungsgemäßen Halbleiterbauelements.
  • 2 zeigt ein erstes Ausführungsbeispiel des erfindungsgemäßen Transistors.
  • 3 zeigt das berechnete Bandschema des in 2 gezeigten Transistors unter der Deckschicht.
  • 4 zeigt den Einfluss unterschiedlicher Dotierung der Einbettungsschicht auf das Bandschema.
  • 5 zeigt eine zweite Ausführungsform des erfindungsgemäßen Transistors.
  • 6 zeigt das berechnete Bandschema der zweiten Ausführungsform unter der Deckschicht.
  • 7 zeigt eine dritte Ausführungsform des erfindungsgemäßen Transistors.
  • 8 zeigt eine vierte Ausführungsform des erfindungsgemäßen Transistors.
  • 9 zeigt das Bandschema der vierten Ausführungsform des erfindungsgemäßen Transistors unter der Deckschicht.
  • 10 zeigt eine fünfte Ausführungsform des erfindungsgemäßen Transistors.
  • 11 zeigt das Bandschema der fünften Ausführungsform des erfindungsgemäßen Transistors unter der Deckschicht.
  • Die Herstellung und Verwendung von speziellen Ausführungsformen der vorliegenden Erfindung werden nachstehend im Einzelnen erörtert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte schafft, die in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die erörterten spezifischen Ausführungsformen erläutern lediglich spezifische Weisen zur Herstellung und Verwendung der Erfindung und begrenzen den Schutzbereich der Erfindung nicht.
  • 1 zeigt den grundsätzlichen Aufbau einer Halbleiterstruktur zur Herstellung eines Transistors 1, welcher Bestandteil eines erfindungsgemäßen Halbleiterbauelementes sein kann. Der Transistor 1 kann bevorzugt durch laterale Strukturierung, d.h. als planares Bauelement, hergestellt sein.
  • Der Transistor 1 kann zusammen mit den übrigen Bestandteilen des Halbleiterbauelementes auf einem Substrat 9 hergestellt werden Das Substrat kann in einigen Ausführungsformen der Erfindung SOI (Silicon-on-insulator) und/oder Al2O3 und/oder SiC und/oder Si und/oder GaN und/oder SiO2 enthalten oder daraus bestehen. In einigen Ausführungsformen kann das Substrat aus einer Mehrzahl von Einzelschichten bestehen, welche selbst wieder eine unterschiedliche Zusammensetzung aufweisen können. Das Substrat kann in einigen Ausführungsformen der Erfindung einkristallin sein. Das Substrat kann einen Durchmesser von etwa 5 cm bis etwa 30 cm oder von etwa 10 cm bis etwa 20 cm haben. Das Substrat kann in einigen Ausführungsformen nach Herstellung des Transistors entfernt werden, beispielsweise durch Ätzen. In anderen Ausführungsformen der Erfindung kann das Substrat unterhalb der optionalen Pufferschicht 95 verbleiben, um auf diese Weise die Handhabung des Transistors zu erleichtern.
  • Auf dem Substrat wird zunächst eine optionale Pufferschicht 95 abgeschieden. Das Abscheiden der Pufferschicht 95 kann durch an sich bekannte Verfahren aus der Gasphase erfolgen, beispielsweise durch MBE, MOCVD oder MOVPE. Die Pufferschicht 95 kann eine binäre oder ternäre oder quaternäre Verbindung von zumindest einem Element der III. Hauptgruppe und Stickstoff enthalten oder daraus bestehen. Die Pufferschicht 95 kann eine Mehrzahl von Einzelschichten enthalten oder daraus bestehen. In diesem Fall kann sich die Zusammensetzung der Einzelschichten zwischen der Oberfläche des Substrates 9 und der Grenzfläche der Rückseitenbarrierenschicht 2 schrittweise oder kontinuierlich verändern. Die Pufferschicht 95 kann dazu eingesetzt werden, die Gitterfehlanpassung zwischen den nachfolgenden Schichten und dem Substrat 9 zu reduzieren, so dass nachfolgende Schichten in höherer Qualität aufwachsen und die Ladungsträgerbeweglichkeit und die Schwellenspannung ansteigen und dadurch der elektrische Widerstand sinkt. Die Pufferschicht kann eine Dicke zwischen etwa 500 nm und etwa 6000 nm aufweisen. In anderen Ausführungsformen der Erfindung kann die Dicke der Rückseitenbarrierenschicht zwischen 1000 nm und 4000 nm betragen.
  • Auf dem Substrat 9 oder auf Pufferschicht 95 wird nachfolgend eine Rückseitenbarrierenschicht 2 abgeschieden. Das Abscheiden der Rückseitenbarrierenschicht kann durch an sich bekannte Verfahren aus der Gasphase erfolgen, beispielsweise durch MBE, MOCVD oder MOVPE. Die Rückseitenbarrierenschicht enthält AlyGa1-yN. In Einigen Ausführungsformen der Erfindung kann y zwischen etwa 0,04 und etwa 0,1 gewählt sein. Falls keine Pufferschicht 95 vorhanden ist, kann die Rückseitenbarrierenschicht dazu eingesetzt werden, die Gitterfehlanpassung zwischen den nachfolgenden Schichten und dem Substrat zu reduzieren. Die Rückseitenbarrierenschicht kann eine Dicke zwischen etwa 100 nm und etwa 1000 nm aufweisen. In anderen Ausführungsformen der Erfindung kann die Dicke der Rückseitenbarrierenschicht zwischen 500 nm und 5000 nm betragen.
  • Auf die Rückseitenbarrierenschicht wird eine Einbettungsschicht 3 aufgewachsen. Die Einbettungsschicht 3 enthält AlxGa1-xN. Der Parameter x kann in einigen Ausführungsformen der Erfindung zwischen etwa 0,05 und etwa 0,15 gewählt sein. Daneben enthält die Einbettungsschicht einen Dotierstoff, welcher eine p-Leitfähigkeit der Einbettungsschicht bewirkt. Die Konzentration des Dotierstoffes kann in einigen Ausführungsformen der Erfindung zwischen etwa 1·1018 cm–3 und etwa 2·1020 cm–3 betragen. Die Einbettungsschicht kann eine Dicke von etwa 20 nm bis etwa 150 nm aufweisen. Die Einbettungsschicht erzeugt im Zusammenwirken mit der Deckschicht 6 ein piezoelektrisches Feld, welches auf das Material im Kanal des Feldeffekttransistors einwirkt und hierdurch eine Bandverbiegung bewirkt. Hierdurch kann das Leitungsbandminimum über das Ferminiveau angehoben werden, so dass der Transistor einen hohen Widerstand aufweist bzw. nicht leitend ist, so lange keine Gatespannung am Gate 61 anliegt. Beim Anlegen einer Gatespannung kann das Leitungsbandminimum unter das Ferminiveau geschoben werden, so dass der Transistor einen niedrigen Widerstand aufweist bzw. leitend wird. Ein solches Verhalten wird für die Zwecke der vorliegenden Erfindung als „normally-off“ bezeichnet. Die Ladungsträgerdichte ns des leitenden Transistors kann mehr als 5·1012 cm–2 betragen.
  • Auf der Einbettungsschicht 3 ist eine Kanalschicht 4 direkt oder mittels zumindest einer Zwischenschicht angeordnet. In 1 ist keine Zwischenschicht dargestellt. Die Kanalschicht 4 kann GaN enthalten. In anderen Ausführungsformen der Erfindung kann die Kanalschicht 4 AldGa1-dN enthalten oder daraus bestehen. In einigen Ausführungsformen der Erfindung kann d zwischen etwa 0,02 und etwa 0,09 gewählt sein. Die Kanalschicht kann in einigen Ausführungsformen der Erfindung eine Dicke zwischen etwa 10 nm und etwa 100 nm oder zwischen etwa 20 nm und etwa 40 nm aufweisen.
  • Auf der Kanalschicht 4 wird schließlich eine Barrierenschicht 5 erzeugt. Zwischen der Barrierenschicht 5 und der Kanalschicht 4 bildet sich eine Schottky-Barriere aus. Die Barrierenschicht enthält AlzGa1-zN. An der Grenzfläche 45 zwischen der Kanalschicht 4 und der Barrierenschicht 5 bildet sich ein zweidimensionales Elektronengas aus. Der Parameter z kann zwischen etwa 0,2 und etwa 0,35 gewählt sein. Die Schichtdicke der Barrierenschicht 5 kann zwischen etwa 5 nm und etwa 20 nm oder zwischen etwa 8 nm und etwa 15 nm betragen.
  • Auf der Barrierenschicht 5 wird schließlich eine Deckschicht 6 erzeugt. Die Deckschicht 6 enthält nominell undotiertes GaN. Die Deckschicht kann eine Dicke von etwa 20 nm bis etwa 40 nm aufweisen. Die Deckschicht kann entweder nur auf den Teilflächen der Oberfläche erzeugt werden, welche für die Aufnahme der Gateelektrode 61 vorgesehen sind. Alternativ kann die Deckschicht 6 vollflächig abgeschieden und nachfolgend durch Strukturieren und Ätzen zumindest teilweise von der Oberfläche entfernt werden.
  • Auf der Deckschicht 6 wird schließlich eine metallische Gateelektrode 61 abgeschieden. Durch Anlegen einer Spannung an der Gateelektrode 61 kann der elektrische Widerstand im Kanal zwischen der Sourceelektrode 71 und der Drainelektrode 72 beeinflusst werden, so dass der Transistor als Verstärker oder Schalter in an sich bekannter Weise eingesetzt werden kann.
  • Auch die Source- und Drainelektroden 71 und 72 werden als Metallschicht entweder unmittelbar oder mit dazwischen angeordneten, haftvermittelnden Schichten auf die Barrierenschicht 5 abgeschieden. Die Sourceelektrode 71, die Drainelektrode 72 und/oder die Gateelektrode 61 kann als Multilayer ausgebildet sein und eine Mehrzahl von halbleitenden oder leitenden Schichten aus Metallen oder Legierungen enthalten. Die Erfindung lehrt nicht die Verwendung spezieller Kontaktmaterialien als Lösungsprinzip.
  • Die nachfolgenden Figuren zeigen spezielle Ausführungsformen dieses allgemeinen Konzepts der Erfindung. Aus Gründen der Vereinfachung ist in den nachfolgenden Figuren das Substrat 9 und die Pufferschicht 95 nicht dargestellt.
  • 2 zeigt ein spezielles Ausführungsbeispiel der in 1 dargestellten Grundstruktur. Im dargestellten Ausführungsbeispiel weist die Rückseitenbarrierenschicht 2 eine Dicke von 120 nm und einen Aluminiumgehalt von 0,07 auf. Die Einbettungsschicht 3 weist eine Dicke von 80 nm und einen Aluminiumgehalt von 0,12 auf. Die Einbettungsschicht 3 ist p-dotiert und weist eine Ladungsträgerkonzentration von 4·1017 cm–3 auf. Als Dotierstoff wird im dargestellten Ausführungsbeispiel Mg verwendet.
  • Die Kanalschicht enthält nominell undotiertes GaN in einer Dicke von 20 nm. Darauf ist eine Barrierenschicht von 12 nm Dicke abgeschieden, welche einen Aluminiumgehalt von 0,26 aufweist. Die Deckschicht 6 enthält nominell undotiertes GaN und weist eine Dicke von 15 nm auf.
  • Die von den Source-, Drain- und Gateelektroden nicht bedeckten Teilflächen sind mit einer optionalen Passivierungsschicht 8 versehen, welche ein Fluktuieren des Oberflächenpotentials der Barrierenschicht 5 verhindert. Im dargestellten Ausführungsbeispiel enthält die Passivierungsschicht 8 SiN.
  • 3 zeigt die berechnete Bandstruktur der Halbleiterheterostruktur gemäß 2 unter der Deckschicht 6. Die Berechnung erfolgt mit einem eindimensionalen, selbstkonsistenten Schrödinger-Poisson-Ansatz. In 3 ist die Energie gegen die Tiefe aufgetragen. Dargestellt sind der Verlauf des Leitungsbandes, des Valenzbandes und das Ferminiveau. Wie aus 3 ersichtlich ist, liegt das Leitungsbandminimum etwa 0,85 eV oberhalb des Ferminiveaus, wenn keine Gatespannung anliegt. Dies bedeutet, dass im Leitungsband keine freien Ladungsträger vorhanden sind, so dass die Halbleiterheterostruktur einen vergleichsweise hohen Widerstand aufweist bzw. nicht-leitend ist. Erst durch Anlegen einer elektrischen Spannung an die Gateelektrode verschiebt sich das Ferminiveau so weit, dass es zur Ausbildung eines zweidimensionalen Elektronengases auch unterhalb der Gateelektrode kommt. Hierdurch nimmt die Leitfähigkeit des Kanals zwischen Source- und Drainelektrode rasch zu, so dass der Transistor leitfähig ist. Der erfindungsgemäße Transistor zeigt somit ein Normally-off-Verhalten.
  • 4 zeigt den Einfluss unterschiedlicher Dotierstoffkonzentrationen der Einbettungsschicht auf den Verlauf von Valenz- und Leitungsband. Dargestellt sind die Verläufe des Valenz- und Leitungsband für drei Werte der Ladungsträgerkonzentration, nämlich 2·1017 cm–3, 4·1017 cm–3 und 6·1017 cm–3. Wie aus 4 ersichtlich ist, beeinflusst die Dotierstoffkonzentration der Einbettungsschicht 3 den Bandverlauf im Bereich der Barrierenschicht und der Kanalschicht nur geringfügig, so dass in jedem Fall das Leitungsbandminimum oberhalb des Ferminiveaus verbleibt, wenn keine Potentialdifferenz zwischen Source und Gate anliegt. Somit zeigen sämtliche Ausführungsformen unabhängig vom Dotierstoffgehalt der Einbettungsschicht 3 ein Normally-Off-Verhalten.
  • Anhand der 5 wird eine zweite Ausführungsform der Erfindung dargestellt. Gleiche Bezugszeichen bezeichnen gleiche Bestandteile der Erfindung, so dass sich die nachfolgende Beschreibung auf die wesentlichen Unterschiede beschränkt.
  • Auch die zweite Ausführungsform gemäß 5 verwendet eine Rückseitenbarrierenschicht 2, welche eine Dicke von 120 nm und einen Aluminiumgehalt von y = 0,07 aufweist. Die darauf angeordnete Einbettungsschicht 3 weist einen Aluminiumgehalt von x = 0,12 auf. Die Dotierstoffkonzentration ist gegenüber der ersten Ausführungsform etwas reduziert und beträgt 3·1017 cm–3. Die Schichtdicke der Einbettungsschicht 3 ist ebenfalls gegenüber der ersten Ausführungsform reduziert und beträgt etwa 65 Nm.
  • Auf der Einbettungsschicht 3 ist eine Kanalschicht 4 und eine Barrierenschicht 5 abgeschieden. Die Kanalschicht 4 weist eine Dicke von 25 nm auf. Die Kanalschicht enthält oder besteht aus Al0,04Ga0,96N. Auf der Kanalschicht 4 ist die Barrierenschicht abgeschieden, welche einen Aluminiumgehalt von 26% aufweist, wie vorstehend beschrieben. Unterhalb der Gateelektrode 61 befindet sich eine Deckschicht 6 aus nominell undotiertem GaN, welche eine Schichtdicke von 15 nm aufweist.
  • 6 zeigt das berechnete Bandschema der zweiten Ausführungsform der Erfindung unterhalb der Deckschicht 6. Auch in diesem Fall liegt das Leitungsbandminimum oberhalb des Ferminiveaus, wenn keine Gatespannung an der Gateelektrode 61 anliegt. Der Abstand des Leitungsbandminimums zur Fermienergie ist mit 1,0 eV noch etwas größer, als für das erste Ausführungsbeispiel bestimmt wurde.
  • Die Ladungsträgerdichte an der Grenzfläche 45 beträgt 8.3·1012 cm–2. Auch dieser Wert ist geringfügig größer als im ersten Ausführungsbeispiel, in welchem die Ladungsträgerdichte 7,5·1012 cm–2 beträgt.
  • 7 zeigt eine dritte Ausführungsform der vorliegenden Erfindung. Aus Vereinfachungsgründen sind die Source-, Drain- und Gate-Kontakte in 7 nicht dargestellt. Diese können wie in den vorangegangenen Ausführungsformen ausgebildet werden, indem die Deckschicht 6 teilweise entfernt wird und die freien Flächenbereiche mit entsprechenden Kontaktelementen versehen werden.
  • Die dritte Ausführungsform der Erfindung zeichnet sich dadurch aus, dass zwischen der Rückseitenbarrierenschicht und der Einbettungsschicht 3 zumindest eine erste Zwischenschicht angeordnet ist. Im dargestellten Ausführungsbeispiel ist die erste Zwischenschicht aus einem dreischichtigen Schichtsystem aufgebaut, welches eine erste Einzelschicht 31, eine zweite Einzelschicht 32 und eine dritte Einzelschicht 33 enthält. Die erste und dritte Einzelschicht enthält dabei AlsGa1-sN bzw. AlTGa1-TN. Der Aluminiumgehalt S und T der ersten Zwischenschicht 31 und der dritten Zwischenschicht 33 kann variieren.
  • Die Parameter s und t können in einigen Ausführungsformen der Erfindung zwischen 0,09 und 0,15 gewählt sein. Die Schichtdicken der einzelnen Einzelschicht 31, 32 und 33 können zwischen etwa 5 nm und etwa 15 nm betragen.
  • Zwischen der ersten Einzelschicht 31 und der dritten Einzelschicht 33 ist eine zweite Einzelschicht 32 angeordnet, welche GaN enthält oder daraus besteht. Die Zwischenschichten können das durch die Polarisation induzierte Feld verstärken und hierdurch entweder die Schwellenspannung weiter anheben und/oder die Lokalisierung des zweidimensionalen Elektronengases an der Grenzfläche 45 zwischen Kanalschicht und Barrierenschicht weiter verbessern.
  • Die Anzahl der Einzelschicht des die erste Zwischenschicht bildenden Multilagensystems kann größer oder geringer sein als in 7 dargestellt und beispielsweise zwischen 1 und etwa 20 betragen. In anderen Ausführungsformen der Erfindung kann die Anzahl der Einzelschichten zwischen zwei und fünf betragen. Die Erfindung lehrt nicht die Verwendung von exakt drei Einzelschichten als Lösungsprinzip.
  • 7 zeigt weiterhin eine optionale zweite Zwischenschicht 41, welche AlrGa1-rN enthält oder daraus besteht. Diese kann zwischen der Einbettungsschicht 3 und Kanalschicht 4 angeordnet werden. Die Schichtdicke kann in einigen Ausführungsformen der Erfindung zwischen etwa 10 nm und etwa 30 nm betragen. In anderen Ausführungsformen der Erfindung kann die Schichtdicke zwischen etwa 2 nm und etwa 30 nm betragen Der Aluminiumgehalt r kann zwischen etwa 0,05 und 0,1 betragen. In anderen Ausführungsformen der Erfindung kann der Aluminiumgehalt r zwischen etwa 0,05 und 1 betragen. Auch diese zweite Zwischenschicht 41 kann als Schichtsystem aus einer Mehrzahl von Einzelschichten zusammengesetzt sein, welche epitaktisch übereinander abgeschieden werden.
  • Eine Berechnung der Bandstruktur der in 7 dargestellten Halbleiterstruktur zeigt ebenfalls, dass das Leitungsbandminimum oberhalb des Ferminiveaus liegt, so dass die in 7 gezeigte Halbleiterstruktur zur Herstellung eines Transistors mit Normally-Off-Verhalten geeignet ist.
  • Anhand der 8 wird eine vierte Ausführungsform der Erfindung erläutert. Die vierte Ausführungsform der Erfindung zeigt eine Einbettungsschicht 3, welche eine Mehrzahl von Einzelschichten 21, 22 und 23 enthält. Die Anzahl der Einzelschichten ist nicht auf exakt drei festgelegt. Vielmehr kann diese größer oder auch geringer sein und beispielsweise zwischen etwa 2 und etwa 30 betragen. Die einzelnen Schichten 21, 22, ... können beispielsweise eine Dicke von 2 bis 10 nm aufweisen.
  • Jede Einzelschicht enthält p-dotiertes AlxGa1-xN. Dabei kann der Dotierstoff ebenso wie der Aluminiumgehalt X in unterschiedlichen Einzelschichten unterschiedliche gewählt sein. In einigen Ausführungsformen der Erfindung kann der Aluminiumgehalt ausgehend von der Rückseitenbarrierenschicht 2 zur Kanalschicht 4 zunehmen.
  • 9 zeigt das berechnete Bandschema der in 8 dargestellten Halbleiterstruktur. Auch hier wird ersichtlich, dass das Leitungsbandminimum oberhalb des Ferminiveaus liegt, so dass die Halbleiterstruktur zur Herstellung eines Normally-Off-Transistors geeignet ist.
  • 10 zeigt eine fünfte Ausführungsform der vorliegenden Erfindung. Die fünfte Ausführungsform ist der in 7 dargestellten dritten Ausführungsform ähnlich, so dass sich die nachfolgende Beschreibung auf die wesentlichen Unterschiede beschränkt.
  • Auch die fünfte Ausführungsform der Erfindung zeichnet sich dadurch aus, dass zwischen der Kanalschicht 4 und der Einbettungsschicht 3 eine zweite Zwischenschicht 41 angeordnet ist, welche AlrGa1-rN enthält oder daraus besteht. Die Schichtdicke kann in einigen Ausführungsformen der Erfindung zwischen etwa 10 nm und etwa 30 nm betragen. Der Aluminiumgehalt r kann zwischen etwa 0,1 und 0,30 betragen. Bei der fünften Ausführungsform der Erfindung befindet sich zwischen der Rückseitenbarrierenschicht 2 und der Einbettungsschicht 3 jedoch keine erste Zwischenschicht.
  • Anhand der 11 wird eine berechnete Bandstruktur der fünften Ausführungsform der erfindungsgemäßen Halbleiterstruktur dargestellt. Wie aus 11 ersichtlich, liegt auch in diesem Fall das Leitungsbandminimum oberhalb des Ferminiveaus, so dass die in 10 gezeigte Halbleiterstruktur ebenfalls zur Herstellung eines Transistors mit Normally-Off-Verhalten geeignet ist. Der vom Leitungsband gebildete Potentialtopf befindet sich 1.28 eV oberhalb des Ferminiveaus, so dass sich eine deutlich positive Schwellenspannung des Transistors ergibt. Gleichwohl ermöglicht der Potentialverlauf einen guten Einschluss des zweidimensionalen Elektronengases.
  • Die berechnete Ladungsträgerdichte des Transistors gemäß der fünften Ausführungsform beträgt 9.5·1012 cm–2
  • Zusammenfassend offenbart die Erfindung erstmals Halbleiterstrukturen, mit welchen Feldeffekttransistoren bereitgestellt werden können, welche Schwellenspannungen von mehr als 0,5 V oder mehr als 0,85 V oder mehr als 1,0 V aufweisen. Damit offenbart die vorliegende Erfindung erstmalig Feldeffekttransistoren, welche die vorteilhaften Eigenschaften von Bauelementen auf der Basis von Gruppe-III-Nitriden mit den Vorteilen von Normall-Off-Transistoren kombinieren und dabei eine Schwellenspannung aufweisen, welche einfach kontrollierbar ist und somit nur einen geringen Schaltungsaufwand erfordert.
  • Selbstverständlich ist die Erfindung nicht auf die dargestellten Ausführungsformen beschränkt. Die vorstehende Beschreibung ist daher nicht als beschränkend, sondern als erläuternd anzusehen. Die nachfolgenden Ansprüche sind so zu verstehen, dass ein genanntes Merkmal in zumindest einer Ausführungsform der Erfindung vorhanden ist. Dies schließt die Anwesenheit weiterer Merkmale nicht aus. Sofern die Ansprüche und die vorstehende Beschreibung „erste“ und „zweite“ Aus-führungsformen definieren, so dient diese Bezeichnung der Unterscheidung zweier gleichartiger Ausführungsformen, ohne eine Rangfolge festzulegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • WO 2011/023607 A1 [0004]
  • Zitierte Nicht-Patentliteratur
    • K. Hyeongnam, N. Digbijoy, R. Siddharth and L. Wu: Polarization-Engineered Ga-Face GaN-Based Heterostructures for Normally-Off Heterostructure Field-Effect Transistors; J. of Electronic Materials, Vol. 42, No. 1 2013 [0002]

Claims (14)

  1. Halbleiterbauelement, welches zumindest einen Feldeffekttransistor (1) enthält, welcher eine Rückseitenbarrierenschicht (2), einer darauf angeordneten Einbettungsschicht (3), eine darauf angeordnete Kanalschicht (4), eine darauf angeordnete Barrierenschicht (5) und eine darauf angeordnete Deckschicht (6) enthält, wobei die Barrierenschicht (5) AlzGa1-zN enthält oder daraus besteht, dadurch gekennzeichnet, dass die Einbettungsschicht (3) AlxGa1-xN und zumindest einen Dotierstoff enthält oder daraus besteht, wobei der Dotierstoff eine p-Leitfähigkeit bewirkt und die Deckschicht (6) GaN und/oder AluInvGa1-v-uN enthält oder daraus besteht.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Deckschicht (6) eine Dicke zwischen etwa 10 nm und etwa 100 nm aufweist oder dass die Deckschicht (6) eine Dicke zwischen etwa 20 nm und etwa 40 nm aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kanalschicht (4) eine Dicke zwischen etwa 10 nm und etwa 100 nm oder zwischen etwa 20 nm und etwa 40 nm aufweist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Konzentration des Dotierstoffes in der Einbettungsschicht (3) zwischen etwa 1·1018 cm–3 und etwa 2·1020 cm–3 oder zwischen etwa 3·1018 cm–3 und etwa 6·1019 cm–3 beträgt und/oder dass die Dicke der Einbettungsschicht (3) zwischen etwa 20 nm und etwa 150 nm beträgt.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Parameter x zwischen etwa 0,05 und etwa 0,20 oder zwischen etwa 0,07 und etwa 0,15 gewählt ist und/oder dass der Parameter z zwischen etwa 0,20 und etwa 0,35 gewählt ist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Kanal durch einen Source- und einen Drainkontakt (71, 72) begrenzt ist und die Länge des Kanals zwischen etwa 1 µm und etwa 50 µm beträgt.
  7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Deckschicht (6) als Teilbeschichtung zwischen Source- und einen Drainkontakt (71, 72) ausgeführt ist.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Ladungsträgerdichte an der Grenzfläche (45) zwischen der Kanalschicht (4) und der Barrierenschicht (5) mehr als etwa 5·1012 cm–2 oder mehr als etwa 6·1012 cm–2 beträgt.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Schwellenspannung größer ist als etwa 0,5 V oder größer als etwa 1,0 V.
  10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Deckschicht (6) nominell undotiert ist.
  11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Einbettungsschicht (3) eine Mehrzahl von Einzelschichten (21, 22, 23) enthält, welche jeweils p-dotiertes AlGaN enthalten, wobei der Aluminiumgehalt ausgehend von der Rückseitenbarrierenschicht (2) zur Kanalschicht (4) zunimmt.
  12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass zwischen der Rückseitenbarrierenschicht (2) und der Einbettungsschicht (3) zumindest eine erste Zwischenschicht (31, 32, 33) angeordnet ist.
  13. Halbleiterbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die erste Zwischenschicht (31, 32, 33) AlsGa1-sN oder GaN enthält oder daraus besteht.
  14. Halbleiterbauelement nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass zwischen der Kanalschicht (4) und der Einbettungsschicht (3) eine zweite Zwischenschicht (41) angeordnet ist, welche AlRGa1-RN enthält oder daraus besteht, wobei der Parameter R zwischen 0,05 und 1 gewählt ist.
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