DE102019216400B3 - Integrierter Schaltkreis - Google Patents

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Abstract

Die Erfindung betrifft einen integrierten Schaltkreis (3) mit zumindest einem ersten Feldeffekttransistor (1), welcher zumindest einen ersten Sourcekontakt (12) und zumindest einen ersten Drainkontakt (11) und zumindest einen ersten Gatekontakt (13) aufweist und mit zumindest einem zweiten Feldeffekttransistor (2), welcher zumindest einen zweiten Sourcekontakt (22) und zumindest einen zweiten Drainkontakt (21) und zumindest einen zweiten Gatekontakt (23) aufweist, wobei der erste Drainkontakt (11) mit dem zweiten Drainkontakt (21) verbunden ist und der erste Sourcekontakt (12) mit dem zweiten Gatekontakt (23) verbunden ist, wobei der erste Sourcekontakt (12), der erste Drainkontakt (11), der erste Gatekontakt (13), der zweite Sourcekontakt (22), der zweite Drainkontakt (21) und der zweite Gatekontakt (23) als strukturierte Metallisierung auf einem Substrat (5) ausgebildet sind und der erste und zweite Drainkontakt (11, 21) den selben Flächenbereich (51) auf dem Substrat (5) belegen

Description

  • Die Erfindung betrifft einen integrierten Schaltkreis mit zumindest einem ersten Feldeffekttransistor, welcher zumindest einen ersten Sourcekontakt und zumindest einen ersten Drainkontakt und zumindest einen ersten Gatekontakt aufweist und mit zumindest einem zweiten Feldeffekttransistor, welcher zumindest einen zweiten Sourcekontakt und zumindest einen zweiten Drainkontakt und zumindest einen zweiten Gatekontakt aufweist, wobei der erste Drainkontakt mit dem zweiten Drainkontakt verbunden ist und der erste Sourcekontakt mit dem zweiten Gatekontakt verbunden ist. Schaltkreise dieser Art werden als fT-Doubler bezeichnet und dienen vornehmlich als Hochfrequenzverstärker.
  • Aus K. Krishnamurthy, R. Vetury, S. Keller, U. Mishra, M.J.W. Rodwell, S.I. Long: „Broadband GaAs MESFET and GaN HEMT resistive feedback power amplifiers", IEEE Journal of Solid-State Circuits, Vol. 35, No. 9, September 2000 ist ein Schaltkreis der eingangs genannten Art bekannt. Dieser Schaltkreis erreichte eine Verstärkung von 11 dB bei einer Bandbreite von 0,2 bis 7,5 GHz. Jedoch besteht ein Bedürfnis, für Anwendungen im Bereich der Radartechnik oder der Datenübertragung Verstärker mit wesentlich höherer Arbeitsfrequenz bereitzustellen.
  • Aus der Druckschrift US 2010 / 0 259 296 A1 ist ein konfigurierbares integriertes Schaltungssystem bekannt. Dieses umfasst einen ersten Chip, der Eingangs- / Ausgangszellen umfasst; und einen konfigurierbaren zweiten Chip, der durch eine Vielzahl von Durchkontaktierungen mit dem ersten Chip verbunden ist.
  • Ausgehend vom Stand der Technik liegt der Erfindung somit die Aufgabe zugrunde, einen Verstärker mit höherer Arbeitsfrequenz bereitzustellen.
  • Die Aufgabe wird erfindungsgemäß durch einen integrierten Schaltkreis gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung finden sich in den Unteransprüchen.
  • Erfindungsgemäß wird ein integrierter Schaltkreis mit zumindest einem ersten Feldeffekttransistor und zumindest einem zweiten Feldeffekttransistor vorgeschlagen. Jeder Feldeffekttransistor enthält zumindest einen Sourcekontakt, zumindest einen Drainkontakt und zumindest einen Gatekontakt. Erfindungsgemäß wird vorgeschlagen, die beiden Drainkontakte miteinander zu verbinden und als Ausgang des Verstärkers zu verwenden. Weiterhin wird der Sourcekontakt des zweiten Feldeffekttransistors mit einem Referenzpotenzial verbunden, beispielsweise einem Massepotenzial. Der Sourcekontakt des ersten Feldeffekttransistors ist mit dem Gatekontakt des zweiten Feldeffekttransistors verbunden. Der Gatekontakt des ersten Feldeffekttransistors stellt den Eingang des Verstärkers dar.
  • Um die Bandbreite bzw. die Grenzfrequenz des integrierten Schaltkreises über die aus dem Stand der Technik bekannte Grenze hinaus anzuheben, wird erfindungsgemäß vorgeschlagen, die Source-, Drain- und Gatekontakte der ersten und zweiten Feldeffekttransistoren als strukturierte Metallisierung auf einem Substrat auszubilden und dabei für den ersten und zweiten Drainkontakt denselben Flächenbereich auf dem Substrat zu verwenden. Dieses Merkmal hat die Wirkung, dass Verbindungsleitungen zwischen den Drainkontakten entfallen können. Hierdurch können parasitäre Induktivitäten bzw. Kapazitäten reduziert und die Grenzfrequenz erhöht werden. Darüber hinaus reduziert die erfindungsgemäße Anordnung der Kontakte den Flächenbedarf bzw. „Footprint“ des integrierten Schaltkreises auf dem Substrat. Hierdurch kann der Verbrauch an Halbleitermaterial reduziert sein, sodass auf einer vorgegebenen Fläche eines Wafers eine größere Anzahl von Schaltkreisen hergestellt werden kann.
  • Der als Drainkontakt beider Feldeffekttransistoren verwendete Flächenbereich der Metallisierung kann in einigen Ausführungsformen der Erfindung polygonal oder rund sein. In einigen Ausführungsformen der Erfindung kann der Flächenbereich viereckig, insbesondere rechteckig sein.
  • In einigen Ausführungsformen der Erfindung kann unter dem Flächenbereich der Metallisierung eine aktive Zone im Substrat ausgebildet werden. Eine solche aktive Zone kann beispielsweise ein ohmscher Kontakt zum darunterliegenden Material sein.
  • In einigen Ausführungsformen der Erfindung kann der integrierte Schaltkreis weiterhin einen Gleichstrompfad enthalten, über welchen die Gateladung des zweiten Feldeffekttransistors zu einem Referenzpotential abfließen kann, wenn der erste Feldeffekttransistor sperrt. Da der Gatekontakt nahezu stromlos ist, wird hierdurch sichergestellt, dass der Schaltzustand beider Feldeffekttransistoren im Wesentlichen gleichlaufend ist.
  • In einigen Ausführungsformen der Erfindung kann der erste und zweite Drainkontakt durch zwei Flächenbereiche der Metallisierung gebildet werden, welche auf der Oberfläche des Substrates angeordnet sind und welche sich an gegenüberliegenden Seiten des ersten Sourcekontaktes des ersten Feldeffekttransistors befinden. Hierdurch kann die für die Drainkontakte zur Verfügung stehende Fläche vergrößert sein, sodass die Stromtragfähigkeit erhöht und/oder die Verlustleistung reduziert sein kann. Hierdurch kann die Ausgangsleistung des integrierten Schaltkreises vergrößert sein.
  • In einigen Ausführungsformen der Erfindung kann an der dem ersten Sourcekontakt abgewandten Seite der ersten und zweiten Drainkontakte jeweils ein zweiter Sourcekontakt angeordnet sein. Da der integrierte Schaltkreis einen ähnlichen Aufbau aufweist wie ein bipolarer Darlington-Transistor, stellt der zweite Feldeffekttransistor einen größeren Teil der Ausgangsleistung zur Verfügung. Durch die Vergrößerung der Fläche der zweiten Sourcekontakte wird somit die Stromtragfähigkeit bzw. die Leistung erhöht. Der Aufbau hat darüber hinaus die Wirkung, dass die zweiten Sourcekontakte in zumindest einer Raumrichtung innerhalb der durch das Substrat definierten Ebene den integrierten Schaltkreis begrenzen, sodass alle anderen Elemente innerhalb der so definierten Zone angeordnet sind. Da die zweiten Sourcekontakte auf einem Referenzpotenzial liegen, beispielsweise einem Massepotenzial, können diese somit auch der Abschirmung hochfrequenter Störungen dienen. Darüber hinaus wird die Integration coplanarer Wellenleiter erleichtert.
  • In einigen Ausführungsformen der Erfindung kann der Gleichstrompfad zumindest einen Widerstand und/oder zumindest eine Induktivität enthalten bzw. daraus bestehen. Sofern ein Widerstand und eine Induktivität vorhanden ist, können diese in einigen Ausführungsformen der Erfindung seriell miteinander verschaltet sein. Hierdurch kann das Abfließen hochfrequenter Ströme über den Gleichstrompfad reduziert sein, sodass der Gatekontakt des zweiten Feldeffekttransistors rascher umgeladen werden kann. Hierdurch kann die Grenzfrequenz des integrierten Schaltkreises weiter ansteigen.
  • In einigen Ausführungsformen der Erfindung kann der integrierte Schaltkreis eine Kapazität enthalten, welche zwischen dem ersten Sourcekontakt und dem zweiten Gatekontakt angeordnet ist. Hierdurch kann eine Vorspannung an den zweiten Gatekontakt angelegt werden, sodass sich dieser auf einem anderen elektrischen Potenzial befindet als der erste Sourcekontakt.
  • In einigen Ausführungsformen der Erfindung kann die Anzahl und/oder die Fläche der Flächenbereiche der zweiten Drainkontakte und/oder der zweiten Sourcekontakte unterschiedlich, insbesondere größer sein als die Anzahl und/oder die Fläche des ersten und zweiten Drainkontakts und/oder des ersten Sourcekontakts und des zweiten Gatekontakts. Dies ermöglicht es, über den zweiten Feldeffekttransistor eine höhere Leistung bereitzustellen als über den ersten Feldeffekttransistor, sodass die Ausgangsleistung des integrierten Schaltkreises insgesamt erhöht sein kann. In dieser Schaltung sind die parasitären Eingangskapazitäten, d.h. die Gate-Source-Kapazität beider FETs in Reihe geschaltet, so dass die kleinere Kapazität die dominierende ist. Beim Verbinden eines kleineren ersten FET mit einem größeren zweiten FET wird daher die effektive Eingangskapazität der Struktur durch den kleineren Wert dominiert. Daher kann man eine relativ große Struktur mit hoher Ausgangsleistung mit einer niedrigen Eingangskapazität ansteuern, was für den Hochfrequenzbetrieb mit hohen Bandbreiten von Vorteil ist.
  • In einigen Ausführungsformen der Erfindung kann das Substrat ein Halbleitersubstrat sein oder einen Halbleiter enthalten. In einigen Ausführungsformen kann das Substrat zumindest ein Gruppe-III-Nitrid enthalten oder daraus bestehen. Ein solches Gruppe-III-Nitrid enthält zumindest ein Element der dritten Hauptgruppe des Periodensystems und Stickstoff. Das Gruppe-III-Nitrid kann ausgewählt sein aus einer binären, ternären oder quarternären Verbindung. Beispielsweise kann das Gruppe-III-Nitrid ausgewählt sein aus GaN, AlN, AlGaN, InGaN, InAlN, InGaN oder weiteren, hier nicht genannten Verbindungen.
  • In einigen Ausführungsformen der Erfindung kann das Substrat eine Mehrzahl von Einzelschichten unterschiedlicher Gruppe-III-Nitride enthalten bzw. daraus bestehen. Die Mehrzahl von Schichten kann eine Halbleiterheterostruktur bilden. In einigen Ausführungsformen der Erfindung kann sich in der Halbleiterheterostruktur an zumindest einer Schichtgrenze ein zweidimensionales Elektronengas ausbilden. Hierdurch kann die Ladungsträgerbeweglichkeit erhöht sein, sodass die Grenzfrequenz und/oder die elektrische Ausgangsleistung vergrößert sein kann. Eine solche Mehrzahl von Einzelschichten kann auf Silizium und/oder Al2O3 und/oder SiC abgeschieden sein.
  • In einigen Ausführungsformen der Erfindung kann das Substrat ein Halbleitersubstrat sein oder einen Halbleiter enthalten, welches einen III-V-Verbindungshalbleiter oder einen Halbleiter der Gruppe IV oder einen II-VI-Verbindungshalbleiter enthält oder daraus besteht. Ein solches Halbleitersubstrat kann lateral und/oder vertikal strukturiert sein bzw. Raumbereiche aufweisen, welche unterschiedliche Dotierstoffe und/oder Dotierstoffkonzentration aufweisen.
  • In einigen Ausführungsformen der Erfindung kann der integrierte Schaltkreis eine Grenzfrequenz von mehr als 20 GHz oder mehr als 40 GHz oder mehr als 60 GHz oder mehr als 100 GHz aufweisen. Die Grenzfrequenz ist dabei diejenige Frequenz, bei welcher die Stromverstärkung des integrierten Schaltkreises 1 ist, wenn ein Sinussignal an den Eingang angelegt wird und der Ausgang kurzgeschlossen ist.
  • In einigen Ausführungsformen der Erfindung kann der integrierte Schaltkreis eine Grenzfrequenz aufweisen, welche um mehr als 10% oder mehr als 20% oder mehr als 30% höher ist als die Grenzfrequenz eines einzelnen FET in einer Common-Source-Topologie, wobei der selbe Herstellungsprozess verwendet wird.
  • Nachfolgend soll die Erfindung anhand von Figuren ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden. Dabei zeigt:
    • 1 ein Schaltbild des integrierten Schaltkreises.
    • 2 zeigt eine Aufsicht auf einen erfindungsgemäßen Schaltkreis gemäß einer ersten Ausführungsform.
    • 3 zeigt den Schnitt A-A des erfindungsgemäßen Schaltkreises.
    • 4 zeigt den Schnitt B-B des erfindungsgemäßen Schaltkreises.
    • 5 zeigt den Schnitt C-C des erfindungsgemäßen Schaltkreises.
    • 6 zeigt den Schnitt D-D des erfindungsgemäßen Schaltkreises.
    • 7 zeigt den Schnitt E-E des erfindungsgemäßen Schaltkreises.
    • 8 zeigt den Schnitt F-F des erfindungsgemäßen Schaltkreises.
    • 9 zeigt eine Aufsicht auf einen erfindungsgemäßen Schaltkreis gemäß einer zweiten Ausführungsform.
    • 10 zeigt die Aufsicht auf einen erfindungsgemäßen Schaltkreis gemäß einer dritten Ausführungsform.
    • 11 zeigt die Aufsicht auf einen erfindungsgemäßen Schaltkreis gemäß einer vierten Ausführungsform.
    • 12 zeigt die Aufsicht auf einen erfindungsgemäßen Schaltkreis gemäß einer fünften Ausführungsform.
    • 13 zeigt die maximale stabile Verstärkung (MSG) und die maximale verfügbare Verstärkung (MAG) gegen die Frequenz.
    • 14 zeigt die Stromverstärkung gegen die Frequenz.
  • 1 zeigt ein Schaltbild des integrierten Schaltkreises. Der Schaltkreis enthält zumindest einen ersten Feldeffekttransistor 1 und einen zweiten Feldeffekttransistor 2. Der erste Feldeffekttransistor 1 weist einen ersten Drainkontakt 11 sowie einen ersten Sourcekontakt 12 auf. Zwischen Source und Drain befindet sich ein Kanal, dessen Leitfähigkeit in Abhängigkeit einer Gatespannung kontrolliert werden kann, welche am ersten Gatekontakt 13 angelegt werden kann.
  • Der zweite Feldeffekttransistor 2 weist einen zweiten Drainkontakt 21 sowie einen zweiten Sourcekontakt 22 auf. Weiterhin weist der zweite Feldeffekttransistor 2 in an sich bekannter Weise einen zweiten Gatekontakt 23 auf.
  • Der zweite Sourcekontakt 22 ist mit einem Referenzpotenzial verbunden, beispielsweise einem Erdpotenzial bzw. einem Massepotenzial. Der zweite Gatekontakt 23 ist mit dem ersten Sourcekontakt 12 verbunden. Der erste Gatekontakt 13 bildet den Eingang der Verstärkerschaltung 3. Die beiden Drainkontakte 11 und 21 bilden den Ausgang der Verstärkerschaltung. Bei Anlegen einer Eingangsspannung an den ersten Gatekontakt 13 wird der Kanal zwischen dem ersten Sourcekontakt 12 und dem ersten Drainkontakt 11 leitend, sodass eine Gatespannung am zweiten Gatekontakt 23 anliegt, welche den Kanal zwischen dem zweiten Sourcekontakt 22 und dem zweiten Drainkontakt 21 ebenfalls leitfähig schaltet.
  • Beim Schalten der Gatespannung unter die Schaltschwelle am ersten Gatekontakt 13 sperrt der Kanal zwischen dem ersten Sourcekontakt 12 und dem ersten Drainkontakt 11. Da der zweite Gatekontakt 23 im Wesentlichen stromlos ist, wird die dort gesammelte Ladung über den Gleichstrompfad 4 abgeleitet. Um zu vermeiden, dass ein hochfrequentes Nutzsignal über den Gleichstrompfad 4 zum Massepotenzial kurzgeschlossen wird, kann der Gleichstrompfad 4 zumindest einen Widerstand 41 und/oder zumindest eine Induktivität 42 enthalten.
  • 2 zeigt ein erstes Ausführungsbeispiel der erfindungsgemäßen Umsetzung der anhand von 1 dargestellten Schaltung in einen integrierten Schaltkreis. Dargestellt ist eine Aufsicht auf die Oberfläche eines Substrates 5. Dabei sind in 2 eine Mehrzahl von Metallisierungen erkennbar, welche die Grundstruktur des integrierten Schaltkreises definieren. Die 3 bis 8 zeigen verschiedene Schnitte durch das Halbleiterbauelement, deren Lage in 2 und teilweise auch in den weitere Ausführungsbeispiele zeigenden 9 bis 12 dargestellt ist.
  • Wie aus 2 ersichtlich ist, weist der zweite Sourcekontakt 22 zwei Flächenbereiche 52a und 52b auf, welche die äußerste Begrenzung des planar strukturierten Bauelementes definieren. Daran angrenzend befinden sich zwei Flächenbereiche 51a und 51b, welche jeweils sowohl als erster Drainkontakt 11 als auch als zweiter Drainkontakt 21 dienen. Hierdurch können Verbindungsleitungen zwischen den Drainkontakten eingespart werden, sodass die damit verbundenen parasitären Induktivitäten und Kapazitäten entfallen. Die Flächenbereiche 51a und 51b sind mit einem optionalen dritten Flächenbereich 51c über Brückenkontakte 55 verbunden, um so einen einzigen Ausgangskontakt des Verstärkers bereitzustellen.
  • Die Flächenbereiche 51b und 51a schließen einen Flächenbereich 54 ein, welcher wiederum eine Doppelfunktion als erster Sourcekontakt 12 und zweiter Gatekontakt 54 einnimmt. Hierdurch können Verbindungsleitungen zwischen dem ersten Sourcekontakt 12 und dem zweiten Gatekontakt 23 reduziert sein.
  • Die Metallisierungen sind teilweise in größerer Schichtdicke ausgeführt, welche beispielsweise durch Galvanisieren erhalten werden kann, wie anhand des Schnittes A-A in 3 näher erläutert wird. Beispielhaft ist eine solche Metallisierung am ersten Sourcekontakt 12 ausgeführt. Eine solche Metallisierung kann eine Dicke von etwa 200 nm bis etwa 3 µm aufweisen.
  • Teilweise sind die Metallisierungen des integrierten Schaltkreises 5 in geringerer Schichtdicke ausgeführt, welche beispielsweise durch Sputtern oder Aufdampfen erhalten werden kann, wie anhand des Schnittes C-C in 5 näher erläutert wird. Teilweise müssen elektrische Signale in unterschiedlichen Ebenen geführt werden. Dies gelingt über Brückenkontakte, welche im Schnitt B-B in 4 dargestellt sind. Ein Gatekontakt ist in 6 näher erläutert, welche den Schnitt D-D zeigt. 7 erläutert anhand des Schnittes entlang der Linie E-E den Aufbau eines Widerstandes 41 im Gleichstrompfad 4.
  • Anhand der 3 wird die Ausführung eines metallisierten Flächenbereiches 53 näher erläutert. 3 zeigt ein Substrat 5, welches beispielsweise Al2O3 und/oder SiC und/oder Si und/oder ein Gruppe-III-Nitrid enthalten kann. Das Gruppe-III-Nitrid enthält eine binäre, ternäre oder quaternäre Verbindung aus zumindest einem Element der dritten Hauptgruppe des Periodensystems und Stickstoff. Das Substrat 5 kann einen mehrschichtigen Aufbau aufweisen und beispielsweise als Halbleiterheterostruktur ausgeführt sein oder eine solche enthalten, welche mittels MBE, MOVPE, MOCVD oder anderen, an sich bekannten Verfahren hergestellt worden ist.
  • Das Substrat 5 weist eine Unterseite auf, welche mit einer optionalen Metallisierung 59 versehen sein kann. Diese kann zur elektrischen Kontaktierung des Substrates 5 dienen und beispielsweise mit einem Referenzpotenzial verbindbar sein.
  • Die in 2 sichtbare Oberseite des Substrates 5 kann mit einem ersten Dielektrikum 71 versehen sein, welches beispielsweise ein Siliziumnitrid, ein Siliziumoxid, ein Siliziumoxinitrid, ein Polymer oder Benzocyclobuten enthält oder daraus besteht. Das erste Dielektrikum 71 kann eine Schichtdicke von etwa 5 nm bis etwa 20 nm oder von etwa 20 nm bis etwa 300 nm aufweisen.
  • Auf dem ersten Dielektrikum 71 ist eine strukturierte Metallisierung 56 als Dünnschicht angeordnet, welche beispielsweise eine Dicke von etwa 2 nm bis etwa 20 nm oder von etwa 5 nm bis etwa 25 nm oder von etwa 25 nm bis etwa 1000 nm oder von etwa 250 nm bis etwa 600 nm aufweisen kann. Wie 5 zeigt, kann diese Dünnschichtmetallisierung bereits ausreichen, um in Teilflächen mit geringer Strombelastung elektrische Felder innerhalb des Substrates 5 zu erzeugen und hierdurch die Ladungsträgerdichte in aktiven Halbleiterschichten zu beeinflussen oder elektrische Signale innerhalb der durch das Substrat 5 definierten Ebene zu leiten.
  • Wie 3 und 5 weiter zeigen, kann die Dünnschichtmetallisierung 56 mit einem optionalen zweiten Dielektrikum 72 versehen werden, welches als Passivierungsschicht die Oxidation der Dünnschichtmetallisierung 56 verhindert. Auch das zweite Dielektrikum 72 kann ein Nitrid enthalten oder daraus bestehen, beispielsweise Siliziumnitrid. Alternativ oder zusätzlich kann auch das zweite Dielektrikum 72 Siliziumoxid, Siliziumoxinitrid, ein Polymer und/oder Benzocyclobuten enthalten oder daraus bestehen.
  • 3 zeigt die Verstärkung der Dünnschichtmetallisierung 56, um auf diese Weise den Leiterquerschnitt zu erhöhen und eine höhere Strombelastbarkeit zu ermöglichen. Hierzu wird das zweite Dielektrikum 72 teilweise entfernt, um eine Öffnung 75 zu erzeugen. Die Entfernung des Dielektrikums kann beispielsweise durch nass- oder trockenchemisches Ätzen erfolgen. Daraufhin wird eine Dickschichtmetallisierung 53 abgeschieden, beispielsweise durch ein Sputterverfahren, thermisches Aufdampfen und/oder galvanische oder außenstromlose Abscheidung. Auch die Dickschichtmetallisierung 53 kann entweder durch nachfolgendes Strukturieren und Ätzen in die in 2 gezeigte Form gebracht werden oder aber durch vorheriges Maskieren nur in Teilflächen abgeschieden werden. Die Gesamtdicke kann zwischen etwa 200 nm und etwa 30 µm betragen.
  • 4 zeigt entlang der Schnittlinie B-B die beispielhafte Ausführung eines Brückenkontaktes. Gleiche Bestandteile der Erfindung sind mit gleichen Bezugszeichen versehen, sodass sich die nachfolgende Beschreibung auf die wesentlichen Unterschiede beschränkt. Wie in 4 ersichtlich ist, beginnt und endet der Brückenkontakt 55 auf einer Dünnschichtmetallisierung 51a und 51c, welche wiederum auf einem ersten Dielektrikum 71 abgeschieden ist und mit einem zweiten Dielektrikum 72 abgedeckt ist. Das zweite Dielektrikum 72 ist teilweise mit Öffnungen 75 versehen, um die Oberfläche der Dünnschichtmetallisierung 51a und 51c freizulegen. Der Brückenkontakt 55 erstreckt sich von der ersten Dünnschichtmetallisierung 51a zur zweiten Dünnschichtmetallisierung 51c, ohne dabei das zweite Dielektrikum 72 zu berühren, sodass weitere Metallisierungen bzw. Signalebenen unterhalb des Brückenkontaktes 55 geführt werden können.
  • Anhand der 6 wird die Ausführung eines Gatekontaktes 54 gezeigt. Wie 6 zeigt, befindet sich innerhalb des Substrates 5 eine Halbleiterheterostruktur 58, welche in einigen Ausführungsformen der Erfindung dazu eingerichtet ist, ein zweidimensionales Elektronengas auszubilden. Die Halbleiterheterostruktur 58 wird von metallischen Leitern 51 und 52 kontaktiert. Die metallischen Kontakte 51 und 52 können ohmsche Kontakte zur Halbleiterheterostruktur 58 ausbilden. Zum Schutz vor Oxidation können die metallischen Kontakte mit einer oder mehreren dielektrischen Schichten 7 abgedeckt sein. Die metallischen Kontakte 51 und 52 können beispielsweise Source- und Drainkontakte 11, 21, 22, 23 eines Feldeffekttransistors bilden.
  • Zwischen den Source- und Drainkontakten ist ein Gatefinger 54 angeordnet, welcher in 2 in der Aufsicht und in 6 im Schnitt dargestellt ist. Der Gatefinger 54 kann auf einer Halbleiterheterostruktur 58 aufgebracht sein, sodass bei Anlegen einer Spannung an dem Gatefinger 54 ein elektrisches Feld auf die Halbleiterheterostruktur 58 einwirkt, welches eine Bandverbiegung induziert und dadurch die Ausbildung eines zweidimensionalen Elektronengases (2DEG) und dadurch die elektrische Leitfähigkeit beeinflusst. Die Halbleiterheterostruktur 58 enthät eine Mehrzahl von Epitaxieschichten, welche Teil eines Transistors mit hoher Elektronenmobilität (HEMT) ist. In einer anderen Ausführungsform kann der Gatefinger 54 direkt auf einer Halbleiteroberfläche angeordnet sein und einen Schottky-Kontakt bilden, so dass ein Metall-Halbleiter-FET (MESFET) entsteht. In wiederum anderen Ausführungsformen der Erfindung kann der Gatefinger 54 vom Halbleiter durch einen optionalen Isolator getrennt sein, der sich auf der Oberseite des Halbleitersubstrates befindet (MOSFET). Bei Anlegen einer Gatespannung wirkt ein elektrisches Feld auf die Halbleiterstruktur ein, welches eine Bandverbiegung induziert und dadurch die elektrische Leitfähigkeit beeinflusst. Jedoch verhindert die unterhalb des Gatefingers 54 liegende Sperrschicht einen elektrischen Stromfluss. In weiteren Ausführungsformen der Erfindung können MOSFET- und HEMT zu einem MOSHEMT kombiniert werden.
  • Um die Langzeitstabilität zu erhöhen, kann der Gatefinger 54 unterhalb weiterer optionaler dielektrischer Schichten 7 angeordnet werden.
  • Das anhand von 6 beispielhaft im Falle eines MESFET- bzw. HEMT-Transistors beschriebene Prinzip kann leicht auf alternative Ausführungsformen übertragen werden, beispielsweise einen MOSHEMT. In anderen Ausführungsformen der Erfindung kann ein Metall-Halbleiter-FET (MESFET) verwendet werden, bei dem der Gatefinger 54 direkt auf der Halbleiteroberfläche sitzt und einen Schottky-Kontakt bildet. In wiederum anderen Ausführungsformen der Erfindung kann ein Transistor mit hoher Elektronenmobilität (HEMT) verwendet werden, welcher einen Gatefingers 54 aufweist, der sich auf der Oberseite der Heterostruktur befindet. Die Gatespannung steuert die Bildung des zweidimensionalen Elektronengases (2DEG) in der Struktur. In weiteren Ausführungsformen der Erfindung können MOSFET- und HEMT zu einem MOSHEMT kombiniert werden.
  • Anhand der 7 wird die Herstellung eines Dünnschichtwiderstandes 41 erläutert, welcher wie in 2 gezeigt Teil des Gleichstrompfades 4 sein kann. Auch der Dünnschichtwiderstand 41 ist durch erste und zweite dielektrische Schichten 71 und 72 einerseits vom Substrat 5 elektrisch isoliert und andererseits vor Korrosion geschützt. Durch Material, Flächenausdehnung und Schichtdicke kann der Leiterquerschnitt und der elektrische Widerstand kontrolliert werden, sodass sich vorgebbare Widerstandswerte für den Gleichstrompfad 4 ergeben. Die elektrische Kontaktierung erfolgt wiederum durch Metallisierungen 56 und 52, welche einen größeren Querschnitt und/oder einen geringeren spezifischen Widerstand aufweisen können.
  • Anhand der 9 wird ein erfindungsgemäßer integrierter Schaltkreis gemäß einem zweiten Ausführungsbeispiel erläutert. Gleiche Bestandteile der Erfindung sind mit gleichen Bezugszeichen versehen, sodass sich die nachfolgende Beschreibung auf die wesentlichen Unterschiede beschränkt. Wie im Vergleich zwischen 9 und 2 ersichtlich ist, unterscheiden sich die erste und zweite Ausführungsform im Wesentlichen durch die Lage des Gleichstrompfades. So sind die Widerstände 41 durch Brückenkontakte mit dem ersten Sourcekontakt verbunden, wohingegen in der in 2 dargestellten ersten Ausführungsform eine direkte Verbindung innerhalb der durch das Substrat definierten Ebene zwischen dem ersten Sourcekontakt 12 und dem zweiten Sourcekontakt 22 besteht.
  • Anhand von 10 wird eine dritte Ausführungsform des erfindungsgemäßen integrierten Schaltkreises gezeigt. Diese unterscheidet sich durch einen Kondensator 6, welcher zwischen dem ersten Sourcekontakt 12 und dem zweiten Gatekontakt 23 angeordnet ist. Dieser Kondensator ermöglicht eine Gleichstromtrennung zwischen dem ersten Feldeffekttransistor und dem zweiten Feldeffekttransistor, sodass eine Vorspannung an zumindest einem Bias-Kontakt angeschlossen werden kann, welcher über Brückenkontakte 55 mit dem zweiten Gateanschluss 23 verbunden ist. Die Ausführung der Kapazität 6 ist in 8 im Schnitt näher erläutert.
  • Die Kapazität 6 ist durch ein erstes Dielektrikum 71 vom Substrat 5 getrennt. Die Kapazität 6 selbst enthält zwei Metallisierungsschichten 56a und 56b, welche durch ein zweites Dielektrikum 72 voneinander getrennt sind. Die beiden Metallisierungsschichten 56a und 56b bilden somit mit dem Dielektrikum 72 einen Plattenkondensator. Die Metallisierungsschicht 56b ist durch einen Brückenkontakt 55 mit dem ersten Sourcekontakt 12 verbunden.
  • Anhand der 11 wird ein viertes Ausführungsbeispiel des erfindungsgemäßen integrierten Schaltkreises näher erläutert. Die vierte Ausführungsform unterscheidet sich von der dritten Ausführungsform durch das Fehlen der Bias-Anschlüsse. Dafür existiert eine Gleichstromverbindung zwischen dem zweiten Gatekontakt und dem ersten Sourcekontakt über einen Widerstand, welcher parallel zu einem Kondensator 6 angeordnet ist.
  • Anhand der 12 wird ein fünftes Ausführungsbeispiel des erfindungsgemäßen integrierten Schaltkreises erläutert. Die fünfte Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, dass die Anzahl und/oder die Fläche der zweiten Sourcekontakte 22 und der zweiten Drainkontakte 21 größer ist als die Anzahl bzw. die Fläche der ersten Sourcekontakte 12 und der ersten Drainkontakte 11. Hierdurch kann die Stromtragfähigkeit bzw. die elektrische Leistung des zweiten Feldeffekttransistors 2 verschieden, insbesondere größer sein als die Leistung des ersten Feldeffekttransistors 1. Da der zweite Feldeffekttransistor 2 einen größeren Anteil zur Ausgangsleistung beiträgt, kann die Ausgangsleistung des integrierten Schaltkreises insgesamt vergrößert sein.
  • Anhand der 13 und 14 wird die Leistungsfähigkeit des erfindungsgemäßen integrierten Schaltkreises mit der Leistung eines einzelnen Feldeffekttransistors in Common-Source-Topologie verglichen. Dabei zeigt 13 die maximale stabile Verstärkung und die maximale verfügbare Verstärkung in dB.
  • Die Verstärkung eines Transistors, die über die Frequenz aufgetragen wird, weist zwei Bereiche auf:
    1. 1. Die maximale stabile Verstärkung (MSG), bei der der FET bedingt stabil ist. In diesem Bereich sinkt die Verstärkung mit zunehmender Frequenz um ca. 10dB pro Dekade.
    2. 2. Ab einer bestimmten Frequenz wandelt sich die MSG in die maximal verfügbare Verstärkung (MAG), wobei der FET unbedingt stabil ist. In dieser Region sinkt der Gewinn jedoch um rund 20dB pro Dekade.
  • Dabei ist aus Kurve A ersichtlich, dass der Übergang zwischen MSG und MAG für den erfindungsgemäßen integrierten Schaltkreis bei einer Arbeitsfrequenz von etwa 100 GHz liegt, wohingegen ein einzelner, an sich bekannter Feldeffekttransistor den Übergang bereits bei einer Grenzfrequenz von 65 GHz zeigt, vgl. Kurve B. Damit zeigt das erfindungsgemäße Bauelement nach Kurve A zwischen 80 und 100 GHz eine höhere Verstärkung als der Feldeffekttransistor in Common-Source-Topologie.
  • 14 zeigt die Stromverstärkung in dB gegen die Frequenz. Dabei wird ein Sinussignal am Eingang angelegt und der Ausgang kurzgeschlossen. Als Cut-off-Frequenz wird derjenige Wert angesehen, bei welchem die Stromverstärkung eins ist bzw. die dargestellten Messkurven die x-Achse schneiden. Wiederum zeigt die Kurve B die Messwerte eines einzigen Feldeffekttransistors, bei welchem die Grenzfrequenz etwa 100 GHz beträgt. Wie aus Kurve A ersichtlich ist, ermöglicht der erfindungsgemäße integrierte Schaltkreis eine wesentlich höhere Cut-off-Frequenz, welche im dargestellten Ausführungsbeisiel in etwa verdoppelt ist.

Claims (11)

  1. Integrierter Schaltkreis (3) mit zumindest einem ersten Feldeffekttransistor (1), welcher zumindest einen ersten Sourcekontakt (12) und zumindest einen ersten Drainkontakt (11) und zumindest einen ersten Gatekontakt (13) aufweist und mit zumindest einem zweiten Feldeffekttransistor (2), welcher zumindest einen zweiten Sourcekontakt (22) und zumindest einen zweiten Drainkontakt (21) und zumindest einen zweiten Gatekontakt (23) aufweist, wobei der erste Drainkontakt (11) mit dem zweiten Drainkontakt (21) verbunden ist und der erste Sourcekontakt (12) mit dem zweiten Gatekontakt (23) verbunden ist, dadurch gekennzeichnet, dass der erste Sourcekontakt (12), der erste Drainkontakt (11), der erste Gatekontakt (13), der zweite Sourcekontakt (22), der zweite Drainkontakt (21) und der zweite Gatekontakt (23) als strukturierte Metallisierung auf einem Substrat (5) ausgebildet sind und der erste und zweite Drainkontakt (11, 21) den selben Flächenbereich (51) auf dem Substrat (5) belegen, wobei der erste und zweite Drainkontakt (11, 21) als Ausgang verwendbar ist und der erste Gatekontakt (13) als Eingang verwendbar ist.
  2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (5) Al2O3 und/oder SiC und/oder Si und/oder ein Gruppe-III-Nitrid enthält oder daraus besteht.
  3. Integrierter Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste und zweite Drainkontakt (11, 21) einen gemeinsamen Flächenbereich auf dem Substrat (5) aufweisen.
  4. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass weiterhin ein Gleichstrompfad (4) vom zweiten Gatekontakt (23) zu einem Referenzpotential vorhanden ist.
  5. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 4, dass der erste und zweite Drainkontakt (11, 21) jeweils zwei Flächenbereiche (51a, 51b) auf dem Substrat (5) aufweisen, welche an gegenüberliegenden Seiten des ersten Sourcekontaktes (12) angeordnet sind.
  6. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass an der dem ersten Sourcekontakt (12) abgewandten Seite der ersten und zweiten Drainkontakte (11, 21) jeweils ein zweiter Sourcekontakt (22) angeordnet ist.
  7. Integrierter Schaltkreis nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass der Gleichstrompfad (4) zumindest einen Widerstand (41) und/oder zumindest eine Induktivität (42) enthält.
  8. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 7, weiterhin enthaltend eine Kapazität (6), welche mit dem ersten Sourcekontakt (12) und dem zweiten Gatekontakt (23) verbunden ist.
  9. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Anzahl und/oder die Fläche der Flächenbereiche der zweiten Drainkontakte (21) und/oder der zweiten Sourcekontakte (22) unterschiedlich, insbesondere größer ist als die Anzahl und/oder die Fläche des ersten und zweiten Drainkontakts (11, 21) und/oder des ersten Sourcekontakts (12) und des zweiten Gatekontakts (23).
  10. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Substrat (5) zumindest ein Gruppe-III-Nitrid oder einen III-V-Verbindungshalbleiter oder einen Halbleiter der Gruppe IV oder einen II-VI-Verbindungshalbleiter enthält oder daraus besteht und/oder dass im Substrat (5) ein zweidimensionales Elektronengas ausbildbar ist.
  11. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass dieser eine eine Grenzfrequenz von mehr als 20 GHz oder mehr als 40 GHz oder mehr als 60 GHz oder mehr als 100 GHz aufweist oder dass dieser eine eine Grenzfrequenz aufweist, welche um mehr als 10% oder mehr als 20% der mehr als 30% höher ist als die Grenzfrequenz eines einzelnen FET in einer Common-Source-Topologie, welcher mit dem gleichen Herstellungsprozess hergestellt wurde.
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* Cited by examiner, † Cited by third party
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