JP5179611B2 - ノーマリオフ型ヘテロ接合電界効果トランジスタ - Google Patents

Description

本発明は窒化物半導体を利用したヘテロ接合電界効果トランジスタ（ＨＦＥＴ）に関し、特にノーマリオフ型ＨＦＥＴの改善に関する。

Ｓｉ系やＧａＡｓ系の半導体に比べて、ＧａＮやＡｌＧａＮなどの窒化物半導体は、高い絶縁破壊電界と優れた耐熱性を有するとともに、電子の飽和ドリフト速度が速いという利点をも有するので、高温動作や大電力動作などにおいて優れた特性を有する電子デバイスを提供し得ると期待されている。

このような窒化物半導体を利用して作製される電子デバイスの一種であるＨＦＥＴにおいては、窒化物半導体積層構造に含まれるヘテロ接合に起因する二次元電子ガス層を形成して、ソース電極とドレイン電極の間において窒化物半導体層に対してショットキー接合を有するゲート電極で電流を制御することがよく知られている。

図１１は、ＡｌＧａＮ／ＧａＮへテロ接合を利用した従来の典型的なＨＦＥＴを示す模式的な断面図である。このＨＦＥＴにおいては、サファイア基板５０１上に低温ＧａＮバッファ層５０２、アンドープＧａＮ層５０３、ｎ型ＡｌＧａＮ層５０４がこの順に積層されており、Ｔｉ層とＡｌ層の積層からなるソース電極５０５およびドレイン電極５０６がｎ型ＡｌＧａＮ層５０４上に形成されている。Ｎｉ層、Ｐｔ層およびＡｕ層の積層からなるゲート電極５０７は、ソース電極５０５とドレイン電極５０６との間に形成されている。この図１１のＨＦＥＴは、アンドープＧａＮ層５０３とｎ型ＡｌＧａＮ層５０４とのヘテロ界面に生じる高濃度の２次元電子ガスに起因して、ゲート電圧が０Ｖのときでもドレイン電流が流れ得るノーマリオン型である。

ところで、ＨＦＥＴをパワートランジスタとして応用する場合、ノーマリオン型ＨＦＥＴを含む回路では、停電時などにおいてその回路に安全面で問題が生じることがある。したがって、ＨＦＥＴがパワートランジスタとして使用されるためには、ゲート電圧が０Ｖにて電流が流れないノーマリオフ型であることが必要である。この要求を満たすために、特許文献１の特開２００６−３３９５６１号公報は、ゲートにメサ構造とｐｎ接合を利用したＨＦＥＴを提案している。

特開２００６−３３９５６１号公報

図１２は、特許文献１に開示されたノーマリオフ型ＨＦＥＴの模式的断面図を示している。このＨＦＥＴは、サファイア基板１０１上に順次積層された厚さ１００ｎｍのＡｌＮバッファ層１０２、厚さ２μｍのアンドープＧａＮ層１０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４、厚さ１００ｎｍのｐ型ＧａＮ層１０５、および厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６を備えている。このＨＦＥＴにおいては、アンドープＡｌＧａＮ層１０４はアンドープＡｌ_0.25Ｇａ_0.75Ｎで形成され、その上のｐ型ＧａＮ層１０５と高濃度ｐ型ＧａＮ層１０６はメサを形成している。

高濃度ｐ型ＧａＮ層１０６上には、それとオーミック接合するＰｄゲート電極１１１が設けられている。また、アンドープＡｌＧａＮ層１０４上には、ｐ型ＧａＮ層１０５を挟むように配置されたＴｉ層とＡｌ層の積層からなるソース電極１０９とドレイン電極１１０が設けられている。これらの電極は、素子分離領域１０７で囲まれた領域内に設けられている。そして、窒化物半導体積層構造の上側表面は、ＳｉＮ膜１０８によって保護されている。

この図１２のＨＦＥＴの特徴は、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合しているので、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３との界面で形成される２次元電子ガス層とｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されることにある。そして、ショットキー接合による障壁よりもｐｎ接合による障壁の方が大きいので、このＨＦＥＴでは従来のショットキー接合のゲート電極を含むＨＦＥＴに比べてゲート電圧を高くしてもゲートリークを生じにくくなっている。

また、図１２のＨＦＥＴでは、ゲート電極１１１の下に高濃度ｐ型ＧａＮ層１０６が設けられているので、ゲート電極１１１との間にオーミック接合を形成しやすくなっている。一般的にｐ型窒化物半導体はオーミック接合を形成しにくいので、高濃度ｐ型ＧａＮ層１０６が設けられている。

ここで、窒化物半導体においては、高濃度のｐ型不純物を活性化して高濃度のｐ型キャリアを生成することは容易ではないことが周知である。一般に、高濃度ｐ型不純物を活性化して高濃度ｐ型キャリアを生成するためには、電子線照射または高温アニールなどが必要とされる。

そこで、本発明は、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することを目的としている。

本発明によるノーマリオフ型ＨＦＥＴにおいては、厚さｔ_１のアンドープＡｌ_ｘＧａ_１−ｘＮ層、この層へ直接接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、これらソース電極とドレイン電極との間の全域でＡｌ_ｘＧａ_１−ｘＮ層に直接接して形成された厚さｔ_２のアンドープＡｌ_ｙＧａ_１−ｙＮ層、ソース電極とドレイン電極との間においてＡｌ_ｙＧａ_１−ｙＮ層の部分的領域に直接接してメサ型に形成された厚さｔ_３のアンドープＡｌ_ｚＧａ_１−ｚＮ層、およびＡｌ_ｚＧａ_１−ｚＮ層に直接接して形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｘ＞ｚおよびｔ_１＞ｔ_３＞ｔ_２の条件を満たし、かつＶ_ｂ＋ａ（ｘ−ｚ）ｔ_３／ε_３−ａ（ｙ−ｘ）ｔ_２／ε_３＞０Ｖの条件を満たし、ここでＶ_ｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表し、ｑは電子の電荷を表し、ａは８．６５×１０^−６Ｃ／ｃｍ^２の値を有する比例定数を表し、そしてε_２とε_３はそれぞれＡｌ_ｙＧａ_１−ｙＮ層とＡｌ_ｚＧａ_１−ｚＮ層の誘電率を表すことを特徴としている。

なお、ｘ−ｚ＞０．０３の条件を満たすことがより好ましい。また、ｔ_３／ｔ_２＞４の条件を満たすことも好ましい。ゲート電極は、Ｎｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかによって形成することができる。さらに、Ａｌ_ｘＧａ_１−ｘＮ層とＡｌ_ｙＧａ_１−ｙＮ層との間に１０ｎｍ以上５０ｎｍ未満の厚さのアンドープＧａＮ層を付加的に含むことをも好ましい。さらにまた、Ａｌ_ｘＧａ_１−ｘＮ層、Ａｌ_ｙＧａ_１−ｙＮ層、およびＡｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることが望まれる。

以上のような本発明によれば、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することができる。

本願発明の一実施形態によるＨＦＥＴを示す模式的断面図である。 図１のＨＦＥＴのエネルギバンド構造の一例を模式的に示すグラフである。 図１のＨＦＥＴに含まれるシート電荷密度ｑｎ_ｓとソース・ゲート間電圧Ｖ_ｇｓとの関係を示すグラフである。 ヘテロ接合界面近傍において隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層におけるＡｌ組成比と閾値電圧Ｖ_ｔｈとの関係を求める計算結果を示すグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層における厚さの比率と閾値電圧Ｖ_ｔｈとの関係を求める計算結果を示すグラフである。 図１のＨＦＥＴにおけるソース・ゲート電圧Ｖ_ｇｓとドレイン電流Ｉ_ｄとの関係を求めた実測データを示すグラフである。 図１のＨＦＥＴにおけるソース・ドレイン電圧Ｖ_ｄｓとドレイン電流Ｉ_ｄとの関係を求めた実測データを示すグラフである。 本発明のもう１つの実施形態によるＨＦＥＴを示す模式的断面図である。 図９のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示すグラフである。 従来のノーマリオン型ＨＦＥＴの一例を示す模式的断面図である。 特許文献１によるノーマリオフ型ＨＦＥＴを示す模式的断面図である。

図１は、本発明の一実施形態によるＨＦＥＴを示す模式的断面図である。なお、本願の図面において、厚さ、長さ、幅などは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。

図１のＨＦＥＴにおいては、サファイアなどの基板（図示せず）上にバッファ層１０を介して厚さｔ_１のＡｌ_ｘＧａ_１−ｘＮ層１１が堆積されている。このＡｌ_ｘＧａ_１−ｘＮ層１１へ電気的に接続されるように、ソース電極２１とドレイン電極２２とが互いに隔てられて形成されている。ソース電極２１とドレイン電極２２との間において、Ａｌ_ｘＧａ_１−ｘＮ層１１上には厚さｔ_２のアンドープＡｌ_ｙＧａ_１−ｙＮ層１２が堆積されている。また、ソース電極２１とドレイン電極２２との間において、Ａｌ_ｙＧａ_１−ｙＮ層１２の部分的領域上に厚さｔ_３のアンドープＡｌ_ｚＧａ_１−ｚＮ層１３がメサ型に形成されている。そして、Ａｌ_ｚＧａ_１−ｚＮ層１３上には、ショットキー障壁型ゲート電極２３が形成されている。なお、これらのＡｌ_ｘＧａ_１−ｘＮ層、Ａｌ_ｙＧａ_１−ｙＮ層、およびＡｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有している。

図２のグラフは、図１のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示している。すなわち、このグラフの横軸はＡｌ_ｚＧａ_１−ｚＮ層１３の上面から深さ方向への距離（ｎｍ）を表し、縦軸は電子エネルギレベル（ｅＶ）を表しており、フェルミエネルギレベルＥ_Ｆを基準の０ｅＶとしている。また、図２の例では、ｘ＝０．０４、ｔ_１＝１０００ｎｍ、ｙ＝０．２１、ｔ_２＝１０ｎｍ、ｚ＝０、およびｔ_３＝５０ｎｍに設定されている。

図３は、ＨＦＥＴにおけるソース・ゲート間電圧Ｖ_ｇｓとシート電荷密度ｑｎ_ｓとの関係を模式的に示すグラフである。このグラフ中の実線の曲線で示されているように、ソース・ゲート間電圧Ｖ_ｇｓを増大させてシート電荷密度ｑｎ_ｓが正の値になるときのＶ_ｇｓが閾値電圧Ｖ_ｔｈに対応している。

図３のグラフに示された実線の曲線のうちで正の値の部分は破線で示された直線で近似することができ、シート電荷密度ｑｎ_ｓ（Ｃ／ｃｍ ^２ ）は、Ｖ_ｇｓに比例する次式（１)で表され得る。なお、この式（１）は、キャパシタンス（容量）モデルから導き出すことができる。

ｑｎ_ｓ＝σ_１＋σ_２・ｔ_３ε_２／（ｔ_２ε_３＋ｔ_３ε_２）＋Ｃ・（Ｖ_ｇｓ −Ｖｂ）・・・（１）
ここで、ｑは電子の電荷、ｎ_ｓはシート電子密度（ｃｍ^−２）、σ_１はＡｌ_ｘＧａ_１−ｘＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２との分極差に基づく正のシート固定電荷密度、σ_２はＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３との分極差に基づく負のシート固定電荷密度、ｔ_２とｔ_３はそれぞれＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３の厚さ、ε_２とε_３はそれぞれＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３の誘電率、Ｃはチャネル層とゲート電極との間の単位面積キャパシタンス（ゲート容量とも称す）、Ｖ_ｇｓはゲート・ソース間電圧、そしてＶ_ｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表す。

図４は、式（１）に関する参考として、図２に対応するエネルギバンド構造内にシート固定電荷密度σ_１とσ_２を模式的に表示している。

ＨＦＥＴがノーマリオフ型の場合、Ｖ_ｇｓ＝Ｖ_ｔｈ（閾値電圧）の時にｑｎ_ｓ＝０／ｃｍ^２でなければならないので、式（１）から式（２）が成り立ち、式（３）に変形され得る。

０＝σ_１＋σ_２・ｔ_３ε_２／（ｔ_２ε_３＋ｔ_３ε_２）＋Ｃ・（Ｖ_ｔｈ −Ｖ _ｂ ）・・・（２）
Ｖ_ｔｈ＝Ｖ_ｂ−（１／Ｃ）・｛σ_１＋σ_２・ｔ_３ε_２／（ｔ_２ε_３＋ｔ_３ε_２）｝・・（３）
また、１／Ｃ＝ｔ_２／ε_２＋ｔ_３／ε_３なので、式（３）は式（４）に変形することができる。

Ｖ_ｔｈ＝Ｖ_ｂ−（ｔ_２／ε_２＋ｔ_３／ε_３）・｛σ_１＋σ_２・ｔ_３ε_２／（ｔ_２ε_３＋ｔ_３ε_２）｝・・・（４）
ここで、ε_２≒ε_３と仮定できるので、式（４）は式（５）に変形することができる。

Ｖ_ｔｈ≒Ｖ_ｂ−σ_１（ｔ_２＋ｔ_３）／ε_３−σ_２ｔ_３／ε_３・・・（５）
また、σ_１はＡｌ_ｘＧａ_１−ｘＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２とのＡｌ組成比に依存し、σ_１＝ａ（ｙ−ｘ）で表すことができ、σ_２はＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３とのＡｌ組成比に依存し、σ_２＝ａ（ｚ−ｙ）で表すことができる。なお、ａは比例定数（Ｃ／ｃｍ^２）を表す。

したがって、式（５）は式（６）で表すことができ、式（７）に変形することができる。

Ｖ_ｔｈ≒Ｖ_ｂ−ａ（ｙ−ｘ）（ｔ_２＋ｔ_３）／ε_３−ａ（ｚ−ｙ）ｔ_３／ε_３・・・（６）
Ｖ_ｔｈ≒Ｖ_ｂ＋ａ（ｘ−ｚ）ｔ_３／ε_３−ａ（ｙ−ｘ）ｔ_２／ε_３・・・（７）
ここで、比例定数ａは実験的に求めることができ、ａ＝８．６５×１０^−６Ｃ／ｃｍ ^２ の値を採用することができる。

図５のグラフは、式（７）において、ｔ_２＝１０ｎｍ、ｔ_３＝５０ｎｍ、ｙ−ｘ＝０．１７、およびＶ_ｂ＝１．０Ｖを典型的な値と仮定して、（ｘ−ｚ）に依存して得られる閾値電圧Ｖ_ｔｈを表している。すなわち、図５のグラフの横軸は（ｘ−ｚ）を表し、縦軸はＶ_ｔｈ（Ｖ）を表している。図５のグラフから分かるように、Ｖ_ｔｈ＝０Ｖより高いＶ_ｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｘ−ｚ＞０．０３の条件を満たすことが望ましい。また、ｘの値を高めることによってＶ_ｔｈを高め得ることが分かる。

また、図６のグラフは、ｘ＝０．０４、ｙ＝０．２１、ｚ＝０、ｔ_２＝１０ｎｍ、およびＶ_ｂ＝１．０Ｖを典型的な値と仮定して、式（７）においてｔ_３／ｔ_２に依存して得られる閾値電圧Ｖ_ｔｈを表している。すなわち、図６のグラフの横軸はｔ_３／ｔ_２を表し、縦軸はＶ_ｔｈ（Ｖ）を表している。図６のグラフから分かるように、Ｖ_ｔｈ＝０Ｖより高いＶ_ｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｔ_３／ｔ_２＞４の条件を満たすことが望ましい。

図７と図８のグラフは、図１のＨＦＥＴにおいてｘ＝０．０４、ｙ＝０．２１、ｔ_２＝１０ｎｍ、ｚ＝０、およびｔ_３＝５０ｎｍであって、ソース電極２１とドレイン電極２２がＴｉＡｌ層で形成されかつゲート電極がＴｉＮ層２３で形成されている場合の実測の電圧電流特性を表している。

すなわち、図７のグラフの横軸はソース・ゲート間電圧Ｖ_ｇｓ（Ｖ）を表し、縦軸はドレイン電流Ｉ_ｄ（Ａ／ｍｍ）を表している。ただし、ソース・ドレイン間電圧Ｖ_ｄｓは５Ｖに設定されている。この図７のグラフにおいて、Ｖ_ｇｓが１Ｖより大きくなってからＩ_ｄが立ち上がっており、実際に閾値電圧Ｖ_ｔｈが１Ｖより大きいことが分かる。

他方、図８のグラフの横軸はソース・ドレイン間電圧Ｖ_ｄｓ（Ｖ）を表し、縦軸はドレイン電流Ｉ_ｄ（Ａ／ｍｍ）を表している。ただし、このグラフに示された複数の曲線は、下方の曲線から上方の曲線の順にソース・ゲート間電圧Ｖ_ｇｓが０Ｖから５Ｖまで０．５Ｖごとに高められた条件に対応している。

図９は、本発明のもう１つの実施形態によるＨＦＥＴを模式的断面図で示している。図１に比べて、この図９のＨＦＥＴは、Ａｌ_ｘＧａ_１−ｘＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２との間に、１０ｎｍ以上５０ｎｍ未満の厚さのＧａＮ層１１ａが挿入されていることのみにおいて異なっている。このＧａＮ層１１ａは、Ｇａとは異なる種類の原子であるＡｌを含まないので、異種原子による電子散乱が少なくて高い電子移動度を生じるチャネル層として作用し得る観点から好ましい。

図１０のグラフは、図２のグラフに類似しており、厚さ２０ｎｍのＧａＮ層１１ａを含む場合の図９のＨＦＥＴにおけるエネルギバンド構造を模式的に示している。

以上のように、本発明によれば、ｐ型不純物のドーピングおよびそのｐ型不純物の活性化を必要とすることなく、簡便かつ低コストでノーマリオフ型ＨＦＥＴを提供することができる。

１０ バッファ層、１１ アンドープＡｌ_ｘＧａ_１−ｘＮ層、１１ａ アンドープＧａＮ層、１２ アンドープＡｌ_ｙＧａ_１−ｙＮ層、１３ アンドープＡｌ_ｚＧａ_１−ｚＮ層、２１ ソース電極、２２ ドレイン電極、２３ ショットキー障壁型ゲート電極。

Claims (6)

1. ノーマリオフ型ＨＦＥＴであって、
   厚さｔ_１のアンドープＡｌ_ｘＧａ_１−ｘＮ層、
   前記Ａｌ_ｘＧａ_１−ｘＮ層へ直接接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、
   前記ソース電極と前記ドレイン電極との間の全域で前記Ａｌ_ｘＧａ_１−ｘＮ層に直接接して形成された厚さｔ_２のアンドープＡｌ_ｙＧａ_１−ｙＮ層、
   前記ソース電極と前記ドレイン電極との間において前記Ａｌ_ｙＧａ_１−ｙＮ層の部分的領域に直接接してメサ型に形成された厚さｔ_３のアンドープＡｌ_ｚＧａ_１−ｚＮ層、および
   前記Ａｌ_ｚＧａ_１−ｚＮ層に直接接して形成されたショットキーバリア型ゲート電極を含み、
   ｙ＞ｘ＞ｚおよびｔ_１＞ｔ_３＞ｔ_２の条件を満たし、かつ
   Ｖ_ｂ＋ａ（ｘ−ｚ）ｔ_３／ε_３−ａ（ｙ−ｘ）ｔ_２／ε_３＞０Ｖの条件を満たし、ここでＶ_ｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表し、ｑは電子の電荷を表し、ａは８．６５×１０^−６Ｃ／ｃｍ^２の値を有する比例定数を表し、そしてε_２とε_３はそれぞれＡｌ_ｙＧａ_１−ｙＮ層とＡｌ_ｚＧａ_１−ｚＮ層の誘電率を表すことを特徴とするノーマリオフ型ＨＦＥＴ。
2. ｘ−ｚ＞０．０３の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
3. ｔ_３／ｔ_２＞４の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
4. ゲート電極はＮｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかからなることを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
5. 前記Ａｌ_ｘＧａ_１−ｘＮ層と前記Ａｌ_ｙＧａ_１−ｙＮ層との間に１０ｎｍ以上５０ｎｍ未満の厚さを有するアンドープＧａＮ層を付加的に含むことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
6. 前記Ａｌ_ｘＧａ_１−ｘＮ層、前記Ａｌ_ｙＧａ_１−ｙＮ層、および前記Ａｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。

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