JP5680223B2 - ノーマリオフ型ヘテロ接合電界効果トランジスタ - Google Patents

Description

本発明は窒化物半導体を利用したヘテロ接合電界効果トランジスタ（ＨＦＥＴ）に関し、特にノーマリオフ型ＨＦＥＴの改善に関する。

Ｓｉ系やＧａＡｓ系の半導体に比べて、ＧａＮやＡｌＧａＮなどの窒化物半導体は、高い絶縁破壊電界と優れた耐熱性を有するとともに、電子の飽和ドリフト速度が速いという利点をも有するので、高温動作や大電力動作などにおいて優れた特性を有する電子デバイスを提供し得ると期待されている。

このような窒化物半導体を利用して作製される電子デバイスの一種であるＨＦＥＴにおいては、窒化物半導体積層構造に含まれるヘテロ接合に起因する２次元電子ガス層を形成して、ソース電極とドレイン電極の間において窒化物半導体層に対してショットキー接合を有するゲート電極で電流を制御することがよく知られている。

図１８は、ＡｌＧａＮ／ＧａＮへテロ接合を利用した従来の典型的なＨＦＥＴを示す模式的な断面図である。このＨＦＥＴにおいては、サファイア基板５０１上に低温ＧａＮバッファ層５０２、アンドープＧａＮ層５０３、ｎ型ＡｌＧａＮ層５０４がこの順に積層されており、Ｔｉ層とＡｌ層の積層からなるソース電極５０５およびドレイン電極５０６がｎ型ＡｌＧａＮ層５０４上に形成されている。Ｎｉ層、Ｐｔ層およびＡｕ層の積層からなるゲート電極５０７は、ソース電極５０５とドレイン電極５０６との間に形成されている。この図１８のＨＦＥＴは、アンドープＧａＮ層５０３とｎ型ＡｌＧａＮ層５０４とのヘテロ界面に生じる高濃度の２次元電子ガスに起因して、ゲート電圧が０Ｖのときでもドレイン電流が流れ得るノーマリオン型である。

ところで、ＨＦＥＴをパワートランジスタとして応用する場合、ノーマリオン型ＨＦＥＴを含む回路では、停電時などにおいてその回路に安全面で問題が生じることがある。したがって、ＨＦＥＴがパワートランジスタとして使用されるためには、ゲート電圧が０Ｖにて電流が流れないノーマリオフ型であることが必要である。この要求を満たすために、特許文献１の特開２００６−３３９５６１号公報は、ゲートにメサ構造とｐｎ接合を利用したＨＦＥＴを提案している。

特開２００６−３３９５６１号公報

図１９は、特許文献１に開示されたノーマリオフ型ＨＦＥＴの模式的断面図を示している。このＨＦＥＴは、サファイア基板１０１上に順次積層された厚さ１００ｎｍのＡｌＮバッファ層１０２、厚さ２μｍのアンドープＧａＮ層１０３、厚さ２５ｎｍのアンドープＡｌＧａＮ層１０４、厚さ１００ｎｍのｐ型ＧａＮ層１０５、および厚さ５ｎｍの高濃度ｐ型ＧａＮ層１０６を備えている。このＨＦＥＴにおいては、アンドープＡｌＧａＮ層１０４はアンドープＡｌ_０．２５Ｇａ_０．７５Ｎで形成され、その上のｐ型ＧａＮ層１０５と高濃度ｐ型ＧａＮ層１０６はメサを形成している。

高濃度ｐ型ＧａＮ層１０６上には、それとオーミック接合するＰｄゲート電極１１１が設けられている。また、アンドープＡｌＧａＮ層１０４上には、ｐ型ＧａＮ層１０５を挟むように配置されたＴｉ層とＡｌ層の積層からなるソース電極１０９とドレイン電極１１０が設けられている。これらの電極は、素子分離領域１０７で囲まれた領域内に設けられている。そして、窒化物半導体積層構造の上側表面は、ＳｉＮ膜１０８によって保護されている。

この図１９のＨＦＥＴの特徴は、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合しているので、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３との界面で形成される２次元電子ガス層とｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されることにある。そして、ショットキー接合による障壁よりもｐｎ接合による障壁の方が大きいので、このＨＦＥＴでは従来のショットキー接合のゲート電極を含むＨＦＥＴに比べてゲート電圧を高くしてもゲートリークを生じにくくなっている。

また、図１９のＨＦＥＴでは、ゲート電極１１１の下に高濃度ｐ型ＧａＮ層１０６が設けられているので、ゲート電極１１１との間にオーミック接合を形成しやすくなっている。一般的にｐ型窒化物半導体はオーミック接合を形成しにくいので、高濃度ｐ型ＧａＮ層１０６が設けられている。

ここで、窒化物半導体においては、高濃度のｐ型不純物を活性化して高濃度のｐ型キャリアを生成することは容易ではないことが周知である。一般に、高濃度ｐ型不純物を活性化して高濃度ｐ型キャリアを生成するためには、電子線照射または高温アニールなどが必要とされる。また、図１９のＨＦＥＴでは、閾値電圧Ｖ_ｔｈが低く、動作をさせるためには特別なドライバーが必要であるという問題もある。

そこで、本発明は、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することを目的としている。

本発明の一つの態様によるノーマリオフ型ＨＦＥＴは、順次積層された厚さｔ_１のアンドープＡｌ_ｗＧａ_１−ｗＮ層、厚さｔ_２のアンドープＡｌ_ｘＧａ_１−ｘＮ層および厚さｔ_ｃｈのアンドープＧａＮチャネル層；チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極；ソース電極とドレイン電極との間でチャネル層上に形成された厚さｔ_３のアンドープＡｌ_ｙＧａ_１−ｙＮ層；ソース電極とドレイン電極との間においてＡｌ_ｙＧａ_１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ_４のＡｌ_ｚＧａ_１−ｚＮ層；およびＡｌ_ｚＧａ_１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｘ＞ｗ＞ｚ、ｔ_１＞ｔ_４＞ｔ_３、および２ｗｔ_ｃｈ／（ｘ−ｗ）＞ｔ_２＞１ｎｍの条件を満たすことを特徴としている。

なお、ｗ−ｚ＞０．０３の条件を満たすことが好ましい。また、ｔ_４／ｔ_３＞４の条件を満たすことも好ましい。ゲート電極は、Ｎｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかによって形成することができる。さらに、Ａｌ_ｗＧａ_１−ｗＮ層、Ａｌ_ｘＧａ_１−ｘＮ層、ＧａＮチャネル層、Ａｌ_ｙＧａ_１−ｙＮ層、およびＡｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることが望まれる。

本発明のもう一つの態様によるノーマリオフ型ＨＦＥＴは、順次積層された厚さｔ_１のアンドープＡｌ_ｗＧａ_１−ｗＮ層、厚さｔ_ｃｈのアンドープＧａＮチャネル層；チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極；ソース電極とドレイン電極との間でチャネル層上に形成された厚さｔ_３のアンドープＡｌ_ｙＧａ_１−ｙＮ層；ソース電極とドレイン電極との間においてＡｌ_ｙＧａ_１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ_４のＡｌ_ｚＧａ_１−ｚＮ層；およびＡｌ_ｚＧａ_１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、ｙ＞ｗ＞ｚおよびｔ_１＞ｔ_４＞ｔ_３の条件を満たすことを特徴としている。

以上のような本発明によれば、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することができる。

本願発明に密接に関連する参考形態によるＨＦＥＴを示す模式的断面図である。 図１のＨＦＥＴのエネルギバンド構造の一例を模式的に示すグラフである。 図１のＨＦＥＴに含まれるシート電荷密度ｑｎ_ｓとソース・ゲート間電圧Ｖ_ｇｓとの関係を示すグラフである。 ヘテロ接合界面で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層におけるＡｌ組成比と閾値電圧Ｖ_ｔｈとの関係を求める計算結果を示すグラフである。 図１のＨＦＥＴに含まれる複数の窒化物半導体層における厚さの比率と閾値電圧Ｖ_ｔｈとの関係を求める計算結果を示すグラフである。 実際に作製されたＨＦＥＴにおけるソース・ゲート電圧Ｖ_ｇｓとドレイン電流Ｉ_ｄとの関係を求めた実測データを示すグラフである。 実際に作製されたＨＦＥＴにおけるソース・ドレイン電圧Ｖ_ｄｓとドレイン電流Ｉ_ｄとの関係を求めた実測データを示すグラフである。 本願発明の一実施形態によるＨＦＥＴを示す模式的断面図である。 図９のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示すグラフである。 ヘテロ接合界面で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。 図９のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図９のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 本発明のもう一つの実施形態によるＨＦＥＴを示す模式的断面図である。 ヘテロ接合界で隣接する２層の分極差に基づいて生じるシート固定電荷密度σをエネルギバンド構造内で模式的に表示したグラフである。 図１４のＨＦＥＴが深い不純物レベルを含まない場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１４のＨＦＥＴが深い不純物レベルを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１４のＨＦＥＴが大きな厚さｔ_２のＡｌ_ｘＧａ_１−ｘＮ層１１ｂを含む場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１４のＨＦＥＴ中のＡｌ_ｘＧａ_１−ｘＮ層１１ｂにおけるｘの値が大きい場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 図１４のＨＦＥＴ中のＡｌ_ｘＧａ_１−ｘＮ層１１ｂが望ましい厚さｔ_２を有する場合に、スイッチング途中でホールが存在しないときのエネルギバンド構造の一例を模式的に示すグラフである。 従来のノーマリオン型ＨＦＥＴの一例を示す模式的断面図である。 特許文献１によるノーマリオフ型ＨＦＥＴを示す模式的断面図である。

（参考形態）
図１は、本発明に密接に関連する参考形態によるＨＦＥＴを示す模式的断面図である。なお、本願の図面において、厚さ、長さ、幅などは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。

図１のＨＦＥＴにおいては、サファイアなどの基板（図示せず）上にバッファ層１０を介して厚さｔ_１のアンドープＡｌ_ｗＧａ_１−ｗＮ層１１が堆積されている。このＡｌ_ｗＧａ_１−ｗＮ層１１へ電気的に接続されるように、ソース電極２１とドレイン電極２２とが互いに隔てられて形成されている。ソース電極２１とドレイン電極２２との間において、Ａｌ_ｗＧａ_１−ｗＮ層１１上には厚さｔ_３のアンドープＡｌ_ｙＧａ_１−ｙＮ層１２が堆積されている。また、ソース電極２１とドレイン電極２２との間において、Ａｌ_ｙＧａ_１−ｙＮ層１２の部分的領域上に厚さｔ_４のアンドープＡｌ_ｚＧａ_１−ｚＮ層１３がメサ型に形成されている。そして、Ａｌ_ｚＧａ_１−ｚＮ層１３上には、ショットキー障壁型ゲート電極２３が形成されている。なお、これらのＡｌ_ｗＧａ_１−ｗＮ層、Ａｌ_ｙＧａ_１−ｙＮ層、およびＡｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有している。また、図１において、Ａｌ_ｗＧａ_１−ｗＮ層１１中の破線は、２次元電子ガスを表している。

図２のグラフは、図１のＨＦＥＴにおけるエネルギバンド構造の一例を模式的に示している。すなわち、このグラフの横軸はＡｌ_ｚＧａ_１−ｚＮ層１３の上面から深さ方向への距離（ｎｍ）を表し、縦軸は電子エネルギレベル（ｅＶ）を表しており、フェルミエネルギレベルＥ_Ｆを基準の０ｅＶとしている。また、図２の例では、ｗ＝０．０４、ｔ_１＝１０００ｎｍ、ｙ＝０．２１、ｔ_３＝１０ｎｍ、ｚ＝０、およびｔ_４＝５０ｎｍに設定されている。

図３は、ＨＦＥＴにおけるソース・ゲート間電圧Ｖ_ｇｓとシート電荷密度ｑｎ_ｓとの関係を模式的に示すグラフである。このグラフ中の実線の曲線で示されているように、ソース・ゲート間電圧Ｖ_ｇｓを増大させてシート電荷密度ｑｎ_ｓが正の値になるときのＶ_ｇｓが閾値電圧Ｖ_ｔｈに対応している。

図３のグラフに示された実線の曲線のうちで正の値の部分は破線で示された直線で近似することができ、シート電荷密度ｑｎ_ｓ（Ｃ／ｃｍ^２）は、Ｖ_ｇｓに比例する次式（１)で表され得る。なお、この式（１）は、キャパシタンス（容量）・モデルから導き出すことができる。

ｑｎ_ｓ＝σ_３１＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）＋Ｃ・（Ｖ_ｇｓ−Ｖ_ｂ）・・・（１）
ここで、ｑは電子の電荷、ｎ_ｓはシート電子密度（ｃｍ^−２）、σ_３１はＡｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２との分極差に基づく正のシート固定電荷密度、σ_４３はＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３との分極差に基づく負のシート固定電荷密度、ｔ_３とｔ_４はそれぞれＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３の厚さ、ε_３とε_４はそれぞれＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３の誘電率、Ｃはチャネルとゲート電極との間の単位面積キャパシタンス（ゲート容量とも称す）、Ｖ_ｇｓはゲート・ソース間電圧、そしてＶ_ｂは（１／ｑ）×（ゲート電極のショットキー障壁高さ）を表す。

図４は、式（１）に関する参考として、図２に対応するエネルギバンド構造内にシート固定電荷密度σ_３１とσ_４３を模式的に表示している。

ＨＦＥＴがノーマリオフ型の場合、Ｖ_ｇｓ＝Ｖ_ｔｈ（閾値電圧）の時にｑｎ_ｓ＝０／ｃｍ^２でなければならないので、式（１）から式（２）が成り立ち、式（３）に変形され得る。

０＝σ_３１＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）＋Ｃ・（Ｖ_ｔｈ−Ｖ_ｂ）・・・（２）
Ｖ_ｔｈ＝Ｖ_ｂ−（１／Ｃ）・｛σ_３１＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）｝・・（３）
また、１／Ｃ＝ｔ_３／ε_３＋ｔ_４／ε_４なので、式（３）は式（４）に変形することができる。

Ｖ_ｔｈ＝Ｖ_ｂ−（ｔ_３／ε_３＋ｔ_４／ε_４）・｛σ_３１＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）｝・・・（４）
ここで、ε_３≒ε_４と仮定できるので、式（４）は式（５）に変形することができる。

Ｖ_ｔｈ≒Ｖ_ｂ−σ_３１（ｔ_３＋ｔ_４）／ε_４−σ_４３ｔ_４／ε_４・・・（５）
また、σ_３１はＡｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２とのＡｌ組成比に依存し、σ_３１＝ａ（ｙ−ｗ）で表すことができ、σ_４３はＡｌ_ｙＧａ_１−ｙＮ層１２とＡｌ_ｚＧａ_１−ｚＮ層１３とのＡｌ組成比に依存し、σ_４３＝ａ（ｚ−ｙ）で表すことができる。なお、ａは比例定数（Ｃ／ｃｍ^２）を表す。

したがって、式（５）は式（６）で表すことができ、式（７）に変形することができる。

Ｖ_ｔｈ≒Ｖ_ｂ−ａ（ｙ−ｗ）（ｔ_３＋ｔ_４）／ε_４−ａ（ｚ−ｙ）ｔ_４／ε_４・・・（６）
Ｖ_ｔｈ≒Ｖ_ｂ＋ａ（ｗ−ｚ）ｔ_４／ε_４−ａ（ｙ−ｗ）ｔ_３／ε_４・・・（７）
ここで、比例定数ａは実験的に求めることができ、ａ＝８．６５×１０^−６Ｃ／ｃｍ^２の値を採用することができる。

図５のグラフは、式（７）において、ｔ_３＝１０ｎｍ、ｔ_４＝５０ｎｍ、ｙ−ｗ＝０．１７、およびＶ_ｂ＝１．０Ｖを典型的な値と仮定して、（ｗ−ｚ）に依存して得られる閾値電圧Ｖ_ｔｈを表している。すなわち、図５グラフの横軸は（ｗ−ｚ）を表し、縦軸はＶ_ｔｈ（Ｖ）を表している。図５のグラフから分かるように、Ｖ_ｔｈ＝０Ｖより高いＶ_ｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｗ−ｚ＞０．０３の条件を満たすことが望ましい。また、ｗの値を高めることによってＶ_ｔｈを高め得ることが分かる。

また、図６のグラフは、ｗ＝０．０４、ｙ＝０．２１、ｚ＝０、ｔ_３＝１０ｎｍ、およびＶ_ｂ＝１．０Ｖを典型的な値と仮定して、式（７）においてｔ_４／ｔ_３に依存して得られる閾値電圧Ｖ_ｔｈを表している。すなわち、図６のグラフの横軸はｔ_４／ｔ_３を表し、縦軸はＶ_ｔｈ（Ｖ）を表している。図６のグラフから分かるように、Ｖ_ｔｈ＝０Ｖより高いＶ_ｔｈ＞１Ｖのノーマリオフ型のＨＦＥＴを得るためには、ｔ_４／ｔ_３＞４の条件を満たすことが望ましい。

図７のグラフ中の曲線Ｄは、図１のＨＦＥＴにおいてｗ＝０．０５、ｔ_１＝１０００ｎｍ、ｙ＝０．２５、ｔ_３＝１０ｎｍ、ｚ＝０、およびｔ_４＝６０ｎｍであって、ソース電極２１とドレイン電極２２がＴｉＡｌ層で形成されかつゲート電極がＴｉＮ層で形成されている場合の実測の電圧電流特性を表している。

すなわち、図７のグラフの横軸はソース・ゲート間電圧Ｖ_ｇｓ（Ｖ）を表し、縦軸はドレイン電流Ｉ_ｄ（Ａ／ｍｍ）を表している。ただし、ソース・ドレイン間電圧Ｖ_ｄｓはソース・ゲート間電圧Ｖ_ｇｓと同じ電圧に設定されている。この図７のグラフにおいて、Ｖ_ｇｓが２Ｖより大きくなってからＩ_ｄが立ち上がっており、実際に閾値電圧が２Ｖより大きいことが分かる。

図８中のグラフ（Ａ）は、図７中の曲線Ｄの特性を有するＨＦＥＴにおいて、ソース・ドレイン電圧Ｖ_ｄｓの変化に伴うドレイン電流Ｉ_ｄの変化を示している。すなわち、図８中のグラフの横軸はソース・ドレイン間電圧Ｖ_ｄｓ（Ｖ）を表し、縦軸はドレイン電流Ｉ_ｄ（Ａ／ｍｍ）を表している。ただし、このグラフ（Ａ）に示された複数の曲線は、下方の曲線から上方の曲線の順にソース・ゲート間電圧Ｖ_ｇｓが０Ｖから６Ｖまで１Ｖごとに高められた条件に対応している。

グラフ（Ａ）において、０Ｖから２Ｖまでのソース・ゲート間電圧Ｖ_ｇｓではドレイン電流Ｉ_ｄが観察されず、３Ｖ以上のソース・ゲート間電圧Ｖ_ｇｓにおいてドレイン電流Ｉ_ｄが観察される。このことは、図７中の曲線Ｄにおいて閾値電圧が２Ｖより大きいことに対応している。しかし、グラフ（Ａ）において、ソース・ゲート間電圧Ｖ_ｇｓとソース・ドレイン間電圧Ｖ_ｄｓを増大させても、ドレイン電流の増大が少ないことが分かる。これは、ＨＦＥＴのオン抵抗が比較的に高いことを意味している。

（第１実施形態）
図９は、本発明の第１実施形態によるＨＦＥＴを示す模式的断面図である。図１に比べて、この図９のＨＦＥＴは、Ａｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｙＧａ_１−ｙＮ層１２との間に、１０ｎｍ以上５０ｎｍ未満の厚さｔ_ｃｈのアンドープＧａＮチャネル層１１ａが挿入されていることのみにおいて異なっている。すなわち、図１のＨＦＥＴは２重ヘテロ接合をふくんでいるが、図９のＨＦＥＴは３重ヘテロ接合を含んでいる。挿入されたＧａＮチャネル層１１ａは、Ｇａとは異なる種類の原子であるＡｌを含まないので、異種原子による電子散乱が少なくて高い電子移動度を生じるチャネル層として作用し得る観点から好ましい。

図１０のグラフは、図２のグラフに類似しており、図９のＨＦＥＴが厚さ２０ｎｍのＧａＮチャネル層１１ａを含む場合におけるエネルギバンド構造を模式的に示している。このように３重ヘテロ接合を含む図９のＨＦＥＴにおいても、２重ヘテロ接合を含む図１のＨＦＥＴの場合と同様に、キャパシタンス・モデルを適用することができる。すなわち、図９のＨＦＥＴにおけるシート電荷密度ｑｎ_ｓ（Ｃ／ｃｍ^２）も、上述の式（１）と同様に次式（１ａ)で表され得る。

ｑｎ_ｓ＝（σ_３ｃｈ＋σ_ｃｈ１）＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）＋Ｃ・（Ｖ_ｇｓ−Ｖ_ｂ）・・・（１ａ）
ここで、σ_ｃｈ１はＡｌ_ｗＧａ_１−ｗＮ層１１とＧａＮチャネル層１１ａとの分極差に基づく負のシート固定電荷密度を表し、σ_３ｃｈはＧａＮチャネル層１１ａとＡｌ_ｙＧａ_１−ｙＮ層１２との分極差に基づく正のシート固定電荷密度を表している。

図１１は、式（１ａ）に関する参考として、図１０に対応するエネルギバンド構造内にシート固定電荷密度σ_ｃｈ１、σ_３ｃｈ、およびσ_４３を模式的に表示している。

式（１ａ）を式（１）と比較すれば、式（１）中のσ_３１が式（１ａ）において（σ_３ｃｈ＋σ_ｃｈ１）に置き代わっていることのみにおいて異なっていることが分かる。そして、式（１ａ）は式（１）の場合と同様に変形することができ、式（４）と同様な次式（４ａ）を得ることができる。

Ｖ_ｔｈ＝Ｖ_ｂ−（ｔ_３／ε_３＋ｔ_４／ε_４）・｛（σ_３ｃｈ＋σ_ｃｈ１）＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）｝・・・（４ａ）
図７のグラフ中の曲線Ｔは、図９のＨＦＥＴにおける実測の電圧電流特性を表している。この場合に、曲線Ｔの特性を有する図９のＨＦＥＴは、曲線Ｄの特性を有する図１のＨＦＥＴに比べて、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１とＡｌ_０．２５Ｇａ_０．７５Ｎ層１２との間に厚さｔ_ｃｈ＝２０ｎｍのＧａＮチャネル層１１ａが挿入されていることのみにおいて異なっていた。前述のように、ＡｌＧａＮ層に比べてＧａＮ層は電子の高い移動度を有するので、図９のＨＦＥＴは低いオン抵抗を有することが期待され得る。

実際に、図７中の曲線ＤとＴの対比および図８中のグラフ（Ａ）と（Ｂ）の対比で実証されているように、ＧａＮチャネル層１１ａを含む図９のＨＦＥＴは、図１のＨＦＥＴに比べて同じゲート・ドレイン電流間電圧Ｖ_ｇｓにおいて高いドレイン電流Ｉ_ｄを示し、すなわち低いオン抵抗を有していること分かる。しかしながら、図７中の曲線ＤとＴとの対比において、図１のＨＦＥＴは２Ｖよりの高い閾値電圧を有しているのに対して、図９のＨＦＥＴは約１Ｖの比較的低い閾値電圧しか得られていないことも分かる、これは、低いオン抵抗を得るためには図９のＨＦＥＴの方が好ましいが、高い閾値電圧を得るためには図１のＨＦＥＴの方が好ましいことを意味する。

前述のキャパシタモデルから得られる式（４）と式（４ａ）による閾値電圧Ｖ_ｔｈからは、図９のＨＦＥＴにおいても図１のＨＦＥＴと同様の閾値電圧Ｖ_ｔｈを有することが期待される。しかし、実際には、図７に示されているように、図９のＨＦＥＴの閾値電圧は、図１のＨＦＥＴに比べて明らかに低下している。本発明者は、この理由を以下のように考察した。

ＭＯＣＶＤ（有機金属気相堆積）によって窒化物半導体層を成長させる場合、反応容器に含まれるシリカからのケイ素（Ｓｉ）や窒化物半導体の原料である有機金属化合物からの炭素（Ｃ）が、堆積された窒化物半導体層内に不純物として含まれる傾向にある。これらの不純物は電導帯の下限レベルＥｖから遠く離れた深い位置にドナー状不純物レベルを形成する。このような深い不純物レベルがフェルミレベル近傍にあれば、その不純物レベルが固定電荷となってフェルミレベルに影響を及ぼし、その結果としてＨＦＥＴの閾値電圧に悪影響を及ぼすことが考えられる。

図９のＨＦＥＴにおいてｗ＝０．０５、ｔ_１＝１０００ｎｍ、ｔ_ｃｈ＝２０ｎｍ、ｙ＝０．２５、ｔ_３＝１０ｎｍ、ｚ＝０、およびｔ_４＝６０ｎｍの場合に、図１２Ａは深い不純物レベルを含まない条件下でホールが存在しないときのエネルギバンド構造を模式的に示し、図１２Ｂは深い不純物レベルを含む条件下でホールが存在しないときのエネルギバンド構造を模式的に示している。図１２Ｂの場合、不純物濃度Ｎ_ｄｄは１０^１７ｃｍ^−３であり、深い不純物レベルＥ_ｄｄは価電子帯の上限Ｅ_ｖから１．４２ｅＶだけ高い位置にある。

３重ヘテロ接合を含むＨＦＥＴにおいては、図１２Ａに示されているように、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１中のフェルミレベルＥ_Ｆは、その３重ヘテロ接合の近傍では価電子帯の上限近くに存在している。しかし、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１中に深い不純物レベルＥ_ｄｄが存在すれば、図１２Ｂに示されているように、フェルミレベルＥ_Ｆが深い不純物レベルＥ_ｄｄ近傍にピン止めされることになる。その結果、電導帯の下限Ｅ_Ｃが引き下げられ、その結果として３重ヘテロ接合を含むＨＦＥＴにおいて閾値電圧Ｖ_ｔｈが低下すると考えられる。

図１３Ａと図１３Ｂは、図１２Ａと図１２Ｂに比べてＧａＮチャネル層１１ａを含まないことのみにおいて異なる２重ヘテロ接合を含むＨＦＥＴに関するエネルギバンド構造を模式的に示している。２重ヘテロ接合を含むＨＦＥＴにおいては、図１３Ａに示されているように、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１中のフェルミレベルＥ_Ｆは、その２重ヘテロ接合の近傍でも禁制帯のほぼ中央に存在している。この場合、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１中に深い不純物レベルＥ_ｄｄが存在しても、図１３Ｂに示されているように、フェルミレベルＥ_Ｆが深い不純物レベルＥ_ｄｄから受ける影響が小さくなる。したがって、電導帯の下限Ｅ_Ｃが受ける影響も小さく、その結果として２重ヘテロ接合を含むＨＦＥＴにおいては深い不純物レベルが存在しても閾値電圧Ｖ_ｔｈがほとんど低下しないと考えられる。

（第２実施形態）
図１４は、本発明の第２実施形態によるＨＦＥＴを模式的な断面図で示している。図９に比べて、この図１４のＨＦＥＴは、Ａｌ_ｗＧａ_１−ｗＮ層１１とＧａＮチャネル層１１ａとの間に、厚さｔ_２のＡｌ_ｘＧａ_１−ｘＮ層１１ｂが挿入されていることのみにおいて異なっている。すなわち、図９のＨＦＥＴは３重ヘテロ接合をふくんでいるが、図１４のＨＦＥＴは４重ヘテロ接合を含んでいる。

このように４重ヘテロ接合を含む図１４のＨＦＥＴにおいても、３重ヘテロ接合を含む図９のＨＦＥＴの場合と同様に、キャパシタンス・モデルを適用することができる。すなわち、図１４のＨＦＥＴにおけるシート電荷密度ｑｎ_ｓ（Ｃ／ｃｍ^２）も、上述の式（１ａ）と同様に次式（１ｂ)で表され得る。

ｑｎ_ｓ＝（σ_３ｃｈ＋σ_ｃｈ２＋σ_２１）＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）＋Ｃ・（Ｖ_ｇｓ−Ｖ_ｂ）・・・（１ｂ）
ここで、σ_２１はＡｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｘＧａ_１−ｘＮ層１１ｂとの分極差に基づく正のシート固定電荷密度を表し、σ_ｃｈ２はＡｌ_ｘＧａ_１−ｘＮ層１１ｂとＧａＮチャネル層１１ａとの分極差に基づく負のシート固定電荷密度を表している。

図１１に類似した図１５は、式（１ｂ）に関する参考として、エネルギバンド構造内にシート固定電荷密度σ_２１、σ_ｃｈ２、σ_３ｃｈ、およびσ_４３を模式的に表示している。この場合、図１１に示された３重ヘテロ接合に比べて、図１４の４重ヘテロ接合は厚さｔ_２＝２０ｎｍのＡｌ_０．０８Ｇａ_０．９２Ｎ層１１ｂを含んでいることのみにおいて異なっている。

式（１ｂ）を式（１）と比較すれば、式（１）中のσ_３１が式（１ｂ）において（σ_３ｃｈ＋σ_ｃｈ２＋σ_２１）に置き代わっていることのみにおいて異なっていることが分かる。そして、式（１ｂ）も式（１）の場合と同様に変形することができ、式（４）および式（４ａ）と同様な次式（４ｂ）を得ることができる。

Ｖ_ｔｈ＝Ｖ_ｂ−（ｔ_３／ε_３＋ｔ_４／ε_４）・｛（σ_３ｃｈ＋σ_ｃｈ２＋σ_２１）＋σ_４３・ｔ_４ε_３／（ｔ_３ε_４＋ｔ_４ε_３）｝・・・（４ｂ）
図７のグラフ中の曲線Ｑは、図１４のＨＦＥＴにおける実測の電圧電流特性を表している。すなわち、曲線Ｑの特性を有する図１４のＨＦＥＴは、曲線Ｄの特性を有する図１のＨＦＥＴに比べて、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１とＡｌ_０．２５Ｇａ_０．７５Ｎ層１２との間に厚さｔ_ｃｈ＝２０ｎｍのＧａＮチャネル層１１ａが挿入されているのみならず、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１とＧａＮチャネル層１１ａとの間にＡｌ_０．１Ｇａ_０．９Ｎ層１１ｂが挿入されていることにおいて異なっていた。前述のように、ＡｌＧａＮ層に比べてＧａＮ層は電子の高い移動度を有するので、図９のＨＦＥＴも低いオン抵抗を有することが期待され得る。

実際に、図７中の曲線ＤとＱの対比および図８中のグラフ（Ａ）と（Ｃ）の対比で実証されているように、ＧａＮチャネル層１１ａを含む図１４のＨＦＥＴは、図１のＨＦＥＴに比べて同じゲート・ドレイン電流間電圧Ｖ_ｇｓにおいて高いドレイン電流Ｉ_ｄを示し、すなわち低いオン抵抗を有していること分かる。また、図７中の曲線ＴとＱとの対比および図８中のグラフ（Ｂ）と（Ｃ）の対比において、図１４のＨＦＥＴは図９のＨＦＥＴに比べて少し高いオン抵抗を有するものの、図９のＨＦＥＴでは約１Ｖの低い閾値電圧しか得られていなが、図１４のＨＦＥＴは約２Ｖの高い閾値電圧を有していることも分かる。この理由に関して、本発明者は以下のように考察した。

図１６Ａと図１６Ｂは、図１２Ａと図１２Ｂに比べてＡｌ_０．１Ｇａ_０．９Ｎ層１１ｂを付加的に含むことのみにおいて異なる４重ヘテロ接合を含むＨＦＥＴに関するエネルギバンド構造を模式的に示している。２重ヘテロ接合を含むＨＦＥＴに関する図１３Ａに類似して、４重ヘテロ接合を含むＨＦＥＴにおいても、図１６Ａに示されているように、Ａ_{ｌ０．０５}Ｇａ_０．９５Ｎ層１１中のフェルミレベルＥ_Ｆは、その４重ヘテロ接合の近傍において禁制帯のほぼ中央に存在している。この場合、Ａｌ_０．０５Ｇａ_０．９５Ｎ層１１中に深い不純物レベルＥ_ｄｄが存在しても、図１６Ｂに示されているように、フェルミレベルＥ_Ｆが深い不純物レベルＥ_ｄｄから受ける影響が小さくなって、電導帯の下限Ｅ_Ｃが受ける影響も小さくなる。その結果として、２重ヘテロ接合を含むＨＦＥＴの場合に類似して、４重ヘテロ接合を含むＨＦＥＴにおいても、深い不純物レベルが存在しても閾値電圧Ｖ_ｔｈがあまり低下しないと考えられる。

以下において、図１４のＨＦＥＴにおけるＡｌ_ｘＧａ_１−ｘＮ層１１ｂの厚さｔ_２の好ましい範囲について考察する。まず、厚さｔ_２は、１ｎｍより大きいことが望まれる。何故ならば、ｔ_２が１ｎｍ以下であれば実質的にＡｌ_ｘＧａ_１−ｘＮ層１１ｂの挿入効果が失われ、４重ヘテロ接合を含む図１４のＨＦＥＴが実質的に３重ヘテロ接合を含む図９のＨＦＥＴと同様になるからである。

他方、Ａｌ_ｗＧａ_１−ｗＮ層１１、Ａｌ_ｘＧａ_１−ｘＮ層１１ｂおよびＧａＮチャネル層１１ａによるヘテロ接合の近傍のエネルギバンド構造は、ｗ、ｘ、ｔ_２およびｔ_ｃｈによって影響される。

図１７Ａは、ｔ_２が６０ｎｍの大きな値であって、ｔ_ｃｈ＝２０ｎｍ、ｘ＝０．１およびｗ＝０．０５の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合、図１７Ａに示されているようにＡｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｘＧａ_１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生し、図１４のＨＦＥＴの閾値電圧Ｖｔｈが低下してしまう。

図１７Ｂは、ｘが比較的大きな０．２の値であって、ｔ_２＝２０ｎｍ、ｔ_ｃｈ＝２０ｎｍ、およびｗ＝０．０５の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合にも、図１７Ｂに示されているようにＡｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｘＧａ_１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生し、図１４のＨＦＥＴの閾値電圧Ｖ_ｔｈが低下してしまう。

上述の図１７Ａと図１７Ｂのいずれの場合も、ｔ_２＞２ｗｔ_ｃｈ／（ｘ−ｗ）の関係を満たしている。したがって、図１４のＨＦＥＴの閾値電圧Ｖ_ｔｈの低下を回避するためには、ｔ_２＜２ｗｔ_ｃｈ／（ｘ−ｗ）の条件を満たすことが望まれる。

図１７Ｃは、ｔ_２＜２ｗｔ_ｃｈ／（ｘ−ｗ）の条件を満たすｔ_２＝ｗｔ_ｃｈ／（ｘ−ｗ）の場合に、ホールが存在しないときにおける図１４のＨＦＥＴのエネルギバンド構造を示している。この場合、図１７Ｃから分かるように、Ａｌ_ｗＧａ_１−ｗＮ層１１とＡｌ_ｘＧａ_１−ｘＮ層１１ｂとのヘテロ界面に２次元電子ガス（２ｄｅｇ）が発生することはなく、図１４のＨＦＥＴの閾値電圧Ｖ_ｔｈの低下を回避することができる。

なお、上述の実施形態ではアンドープＧａＮチャネル層１１ａを含むＨＦＥＴについて説明されたが、チャネル層１１ａ中の電子の移動度を高める目的で、Ｇａに対する０．０５以下の小さな組成比で例えば０．０３の組成比のＩｎが添加されてもよい。また、ＨＦＥＴに含まれるアンドープＡｌ_ｘＧａ_１−ｘＮ層１１ｂにおいて、その下面側から上面側に向けてｘの値が０．０５から０．１５までの範囲内で漸増させられてもよい。さらに、ＨＦＥＴに含まれるメサ型のＡｌ_ｚＧａ_１−ｚＮ層１３は、望まれる場合にはｐ型ＧａＮ層またはＩｎＡｌＧａＮ層で置き換えることも可能である。

以上のように、本発明によれば、高い閾値電圧と低オン抵抗を有するノーマリオフ型ＨＦＥＴを簡便かつ低コストで提供することができる。

１０ バッファ層、１１ アンドープＡｌ_ｗＧａ_１−ｗＮ層、１１ａ アンドープＧａＮ層、１１ｂ アンドープＡｌ_ｘＧａ_１−ｘＮ層、１２ アンドープＡｌ_ｙＧａ_１−ｙＮ層、１３ アンドープＡｌ_ｚＧａ_１−ｚＮ層、２１ ソース電極、２２ ドレイン電極、２３ ショットキー障壁型ゲート電極。

Claims (7)

1. ノーマリオフ型ＨＦＥＴであって、
   順次積層された厚さｔ_１のアンドープＡｌ_ｗＧａ_１−ｗＮ層、厚さｔ_２のアンドープＡｌ_ｘＧａ_１−ｘＮ層および厚さｔ_ｃｈのアンドープＧａＮチャネル層、
   前記チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、
   前記ソース電極と前記ドレイン電極との間で前記チャネル層上に形成された厚さｔ_３のアンドープＡｌ_ｙＧａ_１−ｙＮ層、
   前記ソース電極と前記ドレイン電極との間において前記Ａｌ_ｙＧａ_１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ_４のＡｌ_ｚＧａ_１−ｚＮ層、および
   前記Ａｌ_ｚＧａ_１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、
   ｙ＞ｘ＞ｗ＞ｚ、ｔ_１＞ｔ_４＞ｔ_３、および２ｗｔ_ｃｈ／（ｘ−ｗ）＞ｔ_２＞１ｎｍの条件を満たすことを特徴とするノーマリオフ型ＨＦＥＴ。
2. ｗ−ｚ＞０．０３の条件を満たすことを特徴とする請求項１に記載のノーマリオフ型ＨＦＥＴ。
3. ｔ_４／ｔ_３＞４の条件を満たすことを特徴とする請求項１または２に記載のノーマリオフ型ＨＦＥＴ。
4. 前記Ａｌ_ｚＧａ_１−ｚＮ層はアンドープであることを特徴とする請求項１から３のいずれかに記載のノーマリオフ型ＨＦＥＴ。
5. ゲート電極はＮｉ／Ａｕ積層、ＷＮ層、ＴｉＮ層、Ｗ層、およびＴｉ層のいずれかからなることを特徴とする請求項１から４のいずれかに記載のノーマリオフ型ＨＦＥＴ。
6. 前記Ａｌ_ｗＧａ_１−ｗＮ層、前記Ａｌ_ｘＧａ_１−ｘＮ層、前記ＧａＮチャネル層、前記Ａｌ_ｙＧａ_１−ｙＮ層、および前記Ａｌ_ｚＧａ_１−ｚＮ層のいずれもが、（０００１）面である上側面にＧａ原子面が現れるＧａ極性を有していることを特徴とする請求項１から５のいずれかに記載のノーマリオフ型ＨＦＥＴ。
7. ノーマリオフ型ＨＦＥＴであって、
   順次積層された厚さｔ_１のアンドープＡｌ_ｗＧａ_１−ｗＮ層、
   厚さｔ_ｃｈのアンドープＧａＮチャネル層、
   前記チャネル層へ電気的に接続されかつ互いに隔てられて形成されたソース電極とドレイン電極、
   前記ソース電極と前記ドレイン電極との間で前記チャネル層上に形成された厚さｔ_３のアンドープＡｌ_ｙＧａ_１−ｙＮ層、
   前記ソース電極と前記ドレイン電極との間において前記Ａｌ_ｙＧａ_１−ｙＮ層の部分的領域上でメサ型に形成された厚さｔ_４のＡｌ_ｚＧａ_１−ｚＮ層、および
   前記Ａｌ_ｚＧａ_１−ｚＮ層上に形成されたショットキーバリア型ゲート電極を含み、
   ｙ＞ｗ＞ｚおよびｔ_１＞ｔ_４＞ｔ_３の条件を満たすことを特徴とするノーマリオフ型ＨＦＥＴ。

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