TW201535733A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種實現常斷開動作之半導體裝置。 實施形態之半導體裝置包括：第1半導體層，其以AlXGa1-XN為材料；第2半導體層，其設於第1半導體層上，且以非摻雜或n型AlYGa1-YN為材料；第1電極，其設於第2半導體層上；第2電極，其設於第2半導體層上；第3半導體層，其與第1電極及第2電極相隔而設於第2半導體層上之第1電極與第2電極之間，且以p型AlZGa1-ZN(0≦Z<1)為材料；控制電極，其設於第3半導體層上；第4半導體層，其與控制電極相隔而設於第3半導體層上之第1電極與控制電極之間，且以n型AlUGa1-UN為材料；及第5半導體層，其與控制電極相隔而設於第3半導體層上之控制電極與第2電極之間，且以n型AlUGa1-UN為材料。

Description

半導體裝置
[相關申請案]
本申請案享受以日本專利申請2014-47694號(申請日：2014年3月11日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
開關電源或換流器等之電路中使用有開關元件或二極體等功率半導體元件。對該等功率半導體元件要求高耐壓、低導通電阻。並且，耐壓與導通電阻之關係有由元件材料所決定之取捨關係。
藉由迄今為止之技術開發之進步，功率半導體元件實現了導通電阻低至作為主要元件材料之矽之極限附近。為了進一步降低導通電阻，必須變更元件材料。藉由將GaN或AlGaN等氮化物半導體或碳化矽(SiC)等寬能隙半導體用作開關元件材料，可改善由材料所決定之取捨關係，可飛躍性地低導通電阻化。
作為使用GaN或AlGaN等氮化物半導體且容易獲得低導通電阻之元件，例如可列舉使用AlGaN/GaN異質結構之異質接合場效電晶體(HFET，heterojunction field-effect transistor)。該HFET藉由異質界面通道之高移動性與利用極化而產生之高電子濃度而實現低導通電阻。藉此，即便元件之晶片面積較小，亦可獲得低導通電阻。
然而，HFET由於藉由極化而產生電子，故而於閘極電極下亦存 在高濃度之電子。因此，通常成為閘極閾值電壓為負之常導通型元件。功率半導體元件就安全動作而言，較理想為閘極閾值電壓為正之常斷開型元件。為了實現常斷開型元件，需要僅在閘極電極下選擇性地使電子濃度為零之構造。
本發明提供一種實現常斷開動作之半導體裝置。
本發明之一態樣之半導體裝置包括：第1半導體層，其以AlXGa1-XN(0≦X<1)為材料；第2半導體層，其設於上述第1半導體層上，且以非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)為材料；第1電極，其設於上述第2半導體層上；第2電極，其設於上述第2半導體層上；第3半導體層，其與上述第1電極及上述第2電極相隔而設於上述第2半導體層上之上述第1電極與上述第2電極之間，且以p型AlZGa1-ZN(0≦Z<1)為材料；控制電極，其設於上述第3半導體層上；第4半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述第1電極與上述控制電極之間，且以n型AlUGa1-UN(0≦U<1)為材料；及第5半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述控制電極與上述第2電極之間，且以n型AlUGa1-UN(0≦U<1)為材料。
10‧‧‧通道層(第1半導體層)
12‧‧‧障壁層(第2半導體層)
14‧‧‧源極電極(第1電極)
16‧‧‧汲極電極(第2電極)
18‧‧‧p型頂蓋層(第3半導體層)
20‧‧‧閘極電極(控制電極)
22‧‧‧第1 n型頂蓋層(第4半導體層)
24‧‧‧第2 n型頂蓋層(第5半導體層)
26‧‧‧電極
28‧‧‧電極
30‧‧‧第1槽
32‧‧‧第2槽
34‧‧‧i型頂蓋層(第6半導體層)
36‧‧‧電極
40‧‧‧第3n型頂蓋層(第7半導體層)
42‧‧‧層間絕緣膜
圖1係第1實施形態之半導體裝置之模式剖面圖。
圖2係第1實施形態之第1變化例之半導體裝置之模式剖面圖。
圖3係第1實施形態之第2變化例之半導體裝置之模式剖面圖。
圖4係第1實施形態之第3變化例之半導體裝置之模式俯視圖。
圖5(a)、(b)係第1實施形態之第3變化例之半導體裝置之模式剖面圖。
圖6係第2實施形態之半導體裝置之模式剖面圖。
圖7係第2實施形態之第1變化例之半導體裝置之模式剖面圖。
圖8係第2實施形態之第2變化例之半導體裝置之模式剖面圖。
圖9係第3實施形態之半導體裝置之模式剖面圖。
圖10係第3實施形態之第1變化例之半導體裝置之模式剖面圖。
圖11係第3實施形態之第2變化例之半導體裝置之模式剖面圖。
圖12係第4實施形態之半導體裝置之模式剖面圖。
圖13係第4實施形態之變化例之半導體裝置之模式剖面圖。
於本說明書中，有時對相同或相似之構件標註相同符號，並省略重複之說明。
於本說明書中，所謂「非摻雜」，意指未有意地導入雜質。
於本說明書中，例如「以AlXGa1-XN(0≦X<1)為材料」之表述並非意指完全不含「AlXGa1-XN(0≦X<1)」以外之材料或雜質之表述。
(第1實施形態)
本實施形態之半導體裝置包括：第1半導體層，其以AlXGa1-XN(0≦X<1)為材料；第2半導體層，其設於第1半導體層上，且以非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)為材料；第1電極，其設於第2半導體層上；第2電極，其設於第2半導體層上；第3半導體層，其與第1電極及第2電極相隔而設於第2半導體層上之第1電極與第2電極之間，且以p型AlZGa1-ZN(0≦Z<1)為材料；控制電極，其設於第3半導體層上；第4半導體層，其與控制電極相隔而設於第3半導體層上第1電極與控制電極之間，且以n型AlUGa1-UN(0≦U<1)為材料；及第5半導體層，其與控制電極相隔而設於第3半導體層上之控制電極與第2電極之間，且以n型AlUGa1-UN(0≦U<1)為材料。
圖1係本實施形態之半導體裝置之模式剖面圖。本實施形態之半導體裝置為HFET。
如圖1所示，於通道層(第1半導體層)10上設有障壁層(第2半導體 層)12。又，於障壁層(第2半導體層)12上設有源極電極(第1電極)14及汲極電極(第2電極)16。
又，於障壁層12上之源極電極14與汲極電極16之間設有p型頂蓋層(第3半導體層)18。p型頂蓋層18係與源極電極14及汲極電極16相隔而設置。即，p型頂蓋層18與源極電極14及汲極電極16既未物理連接，亦未電性連接。
並且，於p型頂蓋層18上設有閘極電極(控制電極)20。又，於源極電極14與閘極電極20之間之p型頂蓋層18上設有第1 n型頂蓋層(第4半導體層)22。進而，於閘極電極20與汲極電極16之間之p型頂蓋層18上設有第2 n型頂蓋層(第5半導體層)24。
源極電極14及汲極電極16例如係於障壁層12表面形成為相互平行之條狀。並且，閘極電極20於源極電極14及汲極電極16之間之p型頂蓋層18表面形成為與源極電極14及汲極電極16平行之條狀。
通道層(第1半導體層)10以非摻雜之AlXGa1-XN(0≦X<1)為材料。通道層10例如為非摻雜之GaN。再者，亦可於通道層10含有n型或p型雜質。
障壁層(第2半導體層)12以非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)為材料。障壁層12例如為非摻雜之Al0.25Ga0.75N。障壁層12之鋁(Al)之濃度高於通道層10。
源極電極(第1電極)14及汲極電極16為金屬電極。源極電極(第1電極)14及汲極電極16例如以鋁(Al)為主成分。源極電極16及汲極電極18與障壁層12之間較理想為歐姆接觸。
閘極電極(控制電極)20例如為金屬電極。閘極電極20例如為鉑(Pt)、或氮化鈦(TiN)。閘極電極20與p型頂蓋層18之間較理想為歐姆接觸。
p型頂蓋層(第3半導體層)18以p型AlZGa1-ZN(0≦Z<1)為材料。p 型頂蓋層18例如係含有Mg(鎂)作為p型雜質之p型GaN。
第1 n型頂蓋層(第4半導體層)22與第2 n型頂蓋層(第5半導體層)24以n型AlUGa1-UN(0≦U<1)為材料。第1 n型頂蓋層22與第2n型頂蓋層24包含相同之化學組成。第1 n型頂蓋層22與第2 n型頂蓋層24例如係含有Si(矽)作為n型雜質之n型GaN。
繼而，對本實施形態之半導體裝置之製造方法之一例進行說明。準備未圖示之支持基板、例如Si基板。繼而，例如於Si基板上藉由磊晶成長而成膜成為通道層10之非摻雜之GaN、成為障壁層12之非摻雜之Al0.25Ga0.75N、成為p型頂蓋層18之p型GaN、以及成為第1 n型頂蓋層22及第2 n型頂蓋層24之n型GaN。
繼而，蝕刻p型GaN與n型GaN，使非摻雜之Al0.25Ga0.75N之一部分露出。於露出之非摻雜之Al0.25Ga0.75N上藉由金屬膜之成膜與圖案化而形成源極電極14及汲極電極16。
其後，蝕刻源極電極14與汲極電極16間之n型GaN之一部分，使p型GaN之一部分露出。藉由該蝕刻而形成第1 n型頂蓋層(第4半導體層)22與第2 n型頂蓋層(第5半導體層)24。其後，於露出之p型GaN上藉由金屬膜之成膜與圖案化而形成閘極電極20。
藉由上述製造方法而製造圖1所示之半導體裝置。
繼而，對本實施形態之半導體裝置之作用及效果進行說明。
於本實施形態之HFET中，藉由在閘極電極20正下方存在p型頂蓋層18而減弱障壁層12之極化且產生內建電位，藉此，障壁層12及通道層10空乏化。因此，可抑制通道層10與障壁層12之間之異質界面上之二維電子氣之產生。因此，可實現常斷開動作之HFET。
另一方面，於源極電極14及汲極電極16與閘極電極20之間，在p型頂蓋層18上設有第1 n型頂蓋層22及第2 n型頂蓋層24。藉由使空乏層延伸至第1 n型頂蓋層22及第2 n型頂蓋層24而抑制p型頂蓋層18之內 建電位對障壁層12及通道層10之影響。因此，於通道層10與障壁層12之間之異質界面產生高濃度之二維電子氣。因此，可實現低導通電阻之HFET。
又，於本實施形態中，p型頂蓋層18係與源極電極14及汲極電極16相隔而設置。因此，可抑制源極電極14及汲極電極16與閘極電極20間之漏電流。因此，可實現低耗電之HFET。
即便例如僅於閘極電極20正下方選擇性地設置p型頂蓋層18，亦可實現常斷開動作之低導通電阻之HFET。然而，於該方法中，必須藉由蝕刻而除去源極電極14及汲極電極16與閘極電極20間之p型頂蓋層18。
於蝕刻p型頂蓋層18時，有p型頂蓋層18下之障壁層12表面暴露於蝕刻而產生蝕刻損傷之虞。又，有露出之障壁層12表面氧化之虞。
若於障壁層12表面產生蝕刻損傷或氧化等製程損傷，則於障壁層12與鈍化膜之界面產生能階。因載子被該能階捕獲而會產生暫態之導通電阻之增加即電流崩潰或可靠性之劣化。
於本實施形態中，於源極電極14及汲極電極16與閘極電極20間存在第1 n型頂蓋層22及第2 n型頂蓋層24，障壁層12表面未露出。又，第1 n型頂蓋層22及第2 n型頂蓋層24未暴露於蝕刻。因此，可抑制於障壁層12、或第1 n型頂蓋層22及第2 n型頂蓋層24與鈍化膜之界面產生能階。因此，可抑制載子在半導體層與鈍化膜之界面被捕獲。因此可抑制電流崩潰或可靠性之劣化。
如以上所述，根據本實施形態，提供一種實現常斷開動作、低導通電阻、低耗電、抑制電流崩潰、可靠性提高之HFET。
於本實施形態中，較理想為第1 n型頂蓋層(第4半導體層)22與第2 n型頂蓋層(第5半導體層)24之n型雜質之片雜質濃度，高於p型頂蓋層(第3半導體層)18之p型雜質之片雜質濃度。藉由該構成，於源極電極 14及汲極電極16與閘極電極20間之p型頂蓋層18正下方，障壁層12及通道層10之空乏化完全地被抑制。因此，可實現進一步較低之導通電阻。
再者，片雜質濃度可藉由利用SIMS(Secondary Ion Mass Spectrometry，二次離子質譜法)分析測定半導體層之雜質量而導出。
又，於本實施形態中，較理想為第1 n型頂蓋層(第4半導體層)22與第2 n型頂蓋層(第5半導體層)24之Al濃度高於p型頂蓋層(第3半導體層)18之Al濃度。對第1 n型頂蓋層22與第2 n型頂蓋層24之Al摻雜發揮與n型雜質之摻雜等效之功能。因此，藉由該構成，可抑制障壁層12及通道層10之空乏化。
再者，亦可設為於相當於第1 n型頂蓋層(第4半導體層)22與第2 n型頂蓋層(第5半導體層)24之區域形成將非摻雜之AlSGa1-SN(0<S<1)代替n型AlUGa1-UN(0≦U<1)作為材料之半導體層的構成。利用該構成，亦可藉由將Al之濃度最佳化而抑制障壁層12及通道層10之空乏化。
(第1變化例)
圖2係本實施形態之第1變化例之半導體裝置之模式剖面圖。於本變化例中，第2 n型頂蓋層(第5半導體層)24與汲極電極(第2電極)16電性連接。具體而言，例如於第2 n型頂蓋層24上進而設置條狀之電極26，將電極26與汲極電極16電性連接。
再者，圖2中，將電極26與汲極電極16連接之實線係模式性地表示電極26與汲極電極16電性連接。於本說明書中之其他圖式中，同樣之實線亦模式性地表示電性連接。
電極26與汲極電極16之具體連接方法並非特別限定其構造者。例如，可使用上層之金屬佈線將電極26與汲極電極16之各條塊末端部連接。
根據本變化例，可將蓄積於第2 n型頂蓋層24中之電子迅速地排出至汲極電極16。因此，HFET切換時之動作穩定。
又，於本變化例中，較理想為第2 n型頂蓋層(第5半導體層)24正下方之通道層(第1半導體層)10與障壁層(第2半導體層)12之界面之二維電子氣之片載子濃度低於p型頂蓋層(第3半導體層)18之p型雜質之片雜質濃度及第2 n型頂蓋層(第5半導體層)24之n型雜質之片雜質濃度。藉由該構成，可使HFET斷開時對汲極電極16施加高電壓之情形時之突崩潰產生於p型頂蓋層18與第2 n型頂蓋層之中而非通道層10。
因此，可將因突崩潰而產生之電子經由電極26迅速地排出至汲極電極16。又，可將因突崩潰而產生之電洞迅速地排出至閘極電極20。因此，可提高HFET之耐突崩量。
再者，二維電子氣之片載子濃度可藉由如下方式導出：例如藉由SIMS分析求出通道層(第1半導體層)10與障壁層(第2半導體層)12之組成，例如藉由TEM(Transmission Electron Microscope，穿透式電子顯微鏡)解析求出障壁層12之膜厚，並將求出之組成與膜厚代入至理論式進行計算。片雜質濃度可藉由利用SIMS分析測定半導體層之雜質量而導出。
(第2變化例)
圖3係本實施形態之第2變化例之半導體裝置之模式剖面圖。於本變化例中，第1 n型頂蓋層(第4半導體層)22與源極電極(第1電極)14電性連接。具體而言，例如，於第1 n型頂蓋層22上進而設置條狀之電極28，將電極28與源極電極14電性連接。本變化例於將第1 n型頂蓋層22與源極電極14電性連接之方面與第1變化例不同。
根據本變化例，可將蓄積於第1 n型頂蓋層22中之載子迅速地排出至源極電極14。因此，HFET切換時之動作穩定。
(第3變化例)
圖4係本實施形態之第3變化例之半導體裝置之模式俯視圖。圖5係本實施形態之第3變化例之半導體裝置之模式剖面圖。圖5(a)係圖4之AA剖面圖，圖5(b)係圖4之BB剖面圖。
於本變化例中，於島狀地設置第1 n型頂蓋層(第4半導體層)22及電極28之方面與第2變化例不同。
根據本變化例，第1 n型頂蓋層22係選擇性地島狀地設置。藉由該構成，於無第1 n型頂蓋層22之區域正下方，因不存在電子，故而電洞自汲極電極16側逃逸至源極電極14時之障壁降低。因此，於產生突崩潰時，可將產生之電洞迅速地排出至源極電極14。因此，可進一步提高HFET之耐突崩量。
(第2實施形態)
本實施形態之半導體裝置包括：第1半導體層，其以AlXGa1-XN(0≦X<1)為材料；第2半導體層，其設於第1半導體層上，且以非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)為材料；第1電極，其設於第2半導體層上；第2電極，其設於第2半導體層上；第3半導體層，其設於第2半導體層上之第1電極與第2電極之間，且具有第1槽與第2槽，且以p型AlZGa1-ZN(0≦Z<1)為材料；控制電極，其設於第3半導體層上之第1槽與第2槽之間；第4半導體層，其與控制電極相隔而設於第3半導體層上之第1電極與第1槽之間，且以n型AlUGa1-UN(0≦U<1)為材料；及第5半導體層，其與控制電極相隔而設於第3半導體層上之第2槽與第2電極之間，且以n型AlUGa1-UN(0≦U<1)為材料。
本實施形態之半導體裝置於在第3半導體層設有第1槽與第2槽之方面、及第1電極與第4半導體層、第2電極與第5半導體層未必相隔之方面與第1實施形態不同。以下，對與第1實施形態重複之內容省略記述。
圖6係本實施形態之半導體裝置之模式剖面圖。本實施形態之半導體裝置為HFET。
如圖6所示，於p型頂蓋層(第3半導體層)18設有第1槽30及第2槽32。並且，閘極電極20係設於p型頂蓋層18上之第1槽30與第2槽32之間。
換言之，於閘極電極20之兩側之p型頂蓋層18設有第1槽30與第2槽32。第1槽30與第2槽32之底部在p型頂蓋層18中。
第2 n型頂蓋層(第5半導體層)24係與汲極電極(第2電極)16電性連接。具體而言，例如於第2 n型頂蓋層24上進而設置條狀之電極26，將電極26與汲極電極16電性連接。
於圖6中，顯示與源極電極14及汲極電極16相隔而設置p型頂蓋層18之構成。亦可設為p型頂蓋層18與源極電極14及汲極電極16連接之構成。
根據本實施形態，藉由設置第1槽30與第2槽32，於對閘極電極20施加閘極電壓時，源極電極14與閘極電極20之間、及閘極電極20與汲極電極16之間之載子不易經由p型頂蓋層18而調變。另一方面，閘極電極20正下方之電子濃度有效率地調變而獲得較高之互導。又，閘極電容亦變小。因此，可實現高速之切換動作。
以上，根據本實施形態，提供一種實現常斷開動作、低導通電阻、低耗電、抑制電流崩潰、可靠性提高之HFET。此外，提供一種實現高速之切換動作之HFET。
(第1變化例)
圖7係本實施形態之第1變化例之半導體裝置之模式剖面圖。於本變化例中，於第1槽30及第2槽32之底部在障壁層(第2半導體層)12中之方面與第2實施形態不同。
根據本變化例，與第2實施形態相比，於對閘極電極20施加閘極 電壓時，源極電極14與閘極電極20之間、及閘極電極20與汲極電極16之間之載子進一步不易經由p型頂蓋層18而調變。另一方面，閘極電極20正下方之電子濃度進一步有效率地調變而獲得較高之互導。又，閘極電容亦進一步變小。因此，可實現進而高速之切換動作。
(第2變化例)
圖8係本實施形態之第2變化例之半導體裝置之模式剖面圖。於本變化例中，於在障壁層(第2半導體層)12與p型頂蓋層(第3半導體層)18之間進而包括以非摻雜之AlWGa1-WN(0≦W<1)為材料之i型頂蓋層(第6半導體層)34，且第1槽30及第2槽32之底部在i型頂蓋層(第6半導體層)34中之方面與第1變化例不同。
根據本變化例，可避免於藉由蝕刻而形成第1槽30及第2槽32時障壁層12之表面露出。因此，可抑制載子於障壁層12與鈍化膜之界面被捕獲。因此，可抑制電流崩潰、或可靠性之劣化。
(第3實施形態)
本實施形態之半導體裝置於第1電極電性連接於第2槽與第2電極之間之第3半導體層之方面與第2實施形態之第1變化例不同。以下，對與第2實施形態重複之內容省略記述。
圖9係本實施形態之半導體裝置之模式剖面圖。本實施形態之半導體裝置為HFET。
如圖9所示，源極電極(第1電極)14電性連接於第2槽32與汲極電極(第2電極)16之間之p型頂蓋層(第3半導體層)18。具體而言，例如於p型頂蓋層18上進而設置條狀之電極36，將電極36與源極電極14電性連接。
根據本實施形態，藉由將閘極電極20與汲極電極16間之p型頂蓋層18連接於源極電極14，可將對汲極電極16施加高電壓時於p型頂蓋層18內產生之電洞迅速地排出至源極電極14。因此，可實現進一步穩 定之切換動作。
又，p型頂蓋層18與第2 n型頂蓋層24之接合電容並非閘極-汲極間電容，而成為閘極-源極間電容。因此，可實現進一步高速之切換動作。
以上，根據本實施形態，提供一種實現常斷開動作、低導通電阻、低耗電、抑制電流崩潰、可靠性提高之HFET。此外，提供一種切換動作進一步穩定，實現高速之切換動作之HFET。
(第1變化例)
圖10係本實施形態之第1變化例之半導體裝置之模式剖面圖。本變化例於源極電極(第1電極)16與源極電極(第1電極)16和第1槽30之間之p型頂蓋層(第3半導體層)18、及第1 n型頂蓋層(第4半導體層)22電性連接之方面與第3實施形態不同。
根據本變化例，於對閘極電極20施加閘極電壓時，載子不於p型頂蓋層18與第1 n型頂蓋層22之間移動。因此，可實現進一步穩定之切換動作。
(第2變化例)
圖11係本實施形態之第2變化例之半導體裝置之模式剖面圖。本變化例於將源極電極(第1電極)14與第2 n型頂蓋層(第5半導體層)24肖特基連接之方面與第1變化例不同。具體而言，例如將連接於源極電極14之第2 n型頂蓋層24上之電極36與第2 n型頂蓋層24肖特基連接。
根據本變化例，於源極電極14與汲極電極16之間設有內置之本體二極體。因此，可不另外外置本體二極體而實現可靠性較高之HFET。
(第4實施形態)
本實施形態之半導體裝置貫通設於第1槽與第2槽之間之第3半導體層上且與第4半導體層及第5半導體層為相同化學組成之第7半導體 層、及設於第7半導體層上之層間絕緣膜而設置控制電極，除此以外與第3實施形態之第1變化例相同。因此，對與第3實施形態重複之內容省略記述。
圖12係本實施形態之半導體裝置之模式剖面圖。本實施形態之半導體裝置為HFET。
如圖12所示，於第1槽30與第2槽32之間之p型頂蓋層18上，設有與第1 n型頂蓋層(第4半導體層)22及第2 n型頂蓋層(第5半導體層)24為相同化學組成之第3n型頂蓋層(第7半導體層)40。進而，於第3n型頂蓋層40上設有層間絕緣膜42。層間絕緣膜42例如為氧化矽膜。
並且，閘極電極(控制電極)20係以貫通層間絕緣膜42與第3n型頂蓋層40而與p型頂蓋層18相接之方式設置。
根據本實施形態，可獨立地進行形成第1槽30與第2槽32之蝕刻、與用以形成閘極電極20之蝕刻。因此，即便於用以形成閘極電極20之蝕刻時產生對位偏移，亦可抑制HFET之特性產生偏差。
以上，根據本實施形態，提供一種實現常斷開動作、低導通電阻、低耗電、抑制電流崩潰、可靠性提高之HFET。此外，提供一種特性偏差較少之HFET。
(變化例)
圖13係本實施形態之變化例之半導體裝置之模式剖面圖。本變化例除層間絕緣膜42上之閘極電極(控制電極)20向汲極電極(第2電極)16側伸出以外，與第4實施形態相同。
根據本變化例，藉由場板效應而緩和p型頂蓋層18端部之電場集中。因此，可提高耐壓，並且可實現進一步抑制電流崩潰、確保高可靠性。
於實施形態中，作為半導體層之材料，以GaN或AlGaN為例進行了說明，但例如亦可應用含有銦(In)之InGaN、InAlN、InAlGaN。 又，亦可應用AlN作為半導體層之材料。
於實施形態中，作為障壁層，以非摻雜之AlGaN為例進行了說明，但亦可應用n型AlGaN。
於實施形態中，作為支持基板，以Si基板為例進行了說明，但此外亦可應用SiC基板、GaN基板等。又，亦可設為於支持基板與通道層之間插入用以緩和晶格應變之緩衝層的構成。
對本發明之若干實施形態進行了說明，但該等實施形態僅係作為例子而提示，並不意欲限定發明之範圍。該等新穎之實施形態亦可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。例如，亦可將一實施形態之構成要素與其他實施形態之構成要素進行置換或加以變更。該等實施形態及其變化包含於發明之範圍及主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧通道層(第1半導體層)
12‧‧‧障壁層(第2半導體層)
14‧‧‧源極電極(第1電極)
16‧‧‧汲極電極(第2電極)
18‧‧‧p型頂蓋層(第3半導體層)
20‧‧‧閘極電極(控制電極)
22‧‧‧第1 n型頂蓋層(第4半導體層)
24‧‧‧第2 n型頂蓋層(第5半導體層)

Claims (16)

  1. 一種半導體裝置，其包括：第1半導體層，其包含AlXGa1-XN(0≦X<1)；第2半導體層，其設於上述第1半導體層上，且包含非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)；第1電極，其設於上述第2半導體層上；第2電極，其設於上述第2半導體層上；第3半導體層，其與上述第1電極及上述第2電極相隔而設於上述第2半導體層上之上述第1電極與上述第2電極之間，且包含p型AlZGa1-ZN(0≦Z<1)；控制電極，其設於上述第3半導體層上；第4半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述第1電極與上述控制電極之間，且包含n型AlUGa1-UN(0≦U<1)；及第5半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述控制電極與上述第2電極之間，且包含n型AlUGa1-UN(0≦U<1)。
  2. 如請求項1之半導體裝置，其中上述第4及第5半導體層之n型雜質之片雜質濃度高於上述第3半導體層之p型雜質之片雜質濃度。
  3. 如請求項1或2之半導體裝置，其中上述第5半導體層電性連接於上述第2電極。
  4. 如請求項1或2之半導體裝置，其中上述第4半導體層電性連接於上述第1電極。
  5. 如請求項1或2之半導體裝置，其中上述第4半導體層係設為島 狀。
  6. 如請求項3之半導體裝置，其中上述第5半導體層正下方之上述第1半導體層與上述第2半導體層之界面之二維電子氣之片載子濃度，低於上述第3半導體層之p型雜質之片雜質濃度及上述第5半導體層之n型雜質之片雜質濃度。
  7. 如請求項1或2之半導體裝置，其中於上述控制電極與上述第4半導體層之間之區域之上述第3半導體層設置第1槽，於上述控制電極與上述第5半導體層之間之區域之上述第3半導體層設置第2槽。
  8. 一種半導體裝置，其包括：第1半導體層，其包含AlXGa1-XN(0≦X<1)；第2半導體層，其設於上述第1半導體層上，且包含非摻雜或n型AlYGa1-YN(0<Y≦1、X<Y)；第1電極，其設於上述第2半導體層上；第2電極，其設於上述第2半導體層上；第3半導體層，其設於上述第2半導體層上之上述第1電極與上述第2電極之間，具有第1槽與第2槽，且包含p型AlZGa1-ZN(0≦Z<1)；控制電極，其設於上述第3半導體層上之上述第1槽與上述第2槽之間；第4半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述第1電極與上述第1槽之間，且包含n型AlUGa1-UN(0≦U<1)；及第5半導體層，其與上述控制電極相隔而設於上述第3半導體層上之上述第2槽與上述第2電極之間，且包含n型AlUGa1-UN(0≦U<1)。
  9. 如請求項8之半導體裝置，其中上述第5半導體層電性連接於上述第2電極。
  10. 如請求項8或9之半導體裝置，其中上述第1槽及上述第2槽之底部在上述第3半導體層中。
  11. 如請求項8或9之半導體裝置，其中上述第1槽及上述第2槽之底部在上述第2半導體層中。
  12. 如請求項8或9之半導體裝置，其於上述第2半導體層與上述第3半導體層之間，進而包括包含AlWGa1-WN(0≦W<1)之第6半導體層，且上述第1槽及上述第2槽之底部在上述第6半導體層中。
  13. 如請求項8或9之半導體裝置，其中上述第1電極與上述第2槽和上述第2電極之間之上述第3半導體層電性連接。
  14. 如請求項8或9之半導體裝置，其中上述第1電極與上述第1電極和上述第1槽之間之上述第3半導體層及第4半導體層電性連接。
  15. 如請求項9之半導體裝置，其中上述第1電極與第5半導體層肖特基連接。
  16. 如請求項9之半導體裝置，其中上述第4及第5半導體層之n型雜質之片雜質濃度高於上述第3半導體層之p型雜質之片雜質濃度。
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