KR20150106309A - 반도체 장치 - Google Patents

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Abstract

본 발명은, 노멀리 오프 동작을 실현시키는 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, AlXGa1 - XN을 재료로 하는 제1 반도체층과, 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 - YN을 재료로 하는 제2 반도체층과, 제2 반도체층 위에 설치되는 제1 전극과, 제2 반도체층 위에 설치되는 제2 전극과, 제2 반도체층 위의 제1 전극과 제2 전극 사이에, 제1 전극 및 제2 전극과 이격해서 설치되며, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과, 제3 반도체층 위에 설치되는 제어 전극과, 제3 반도체층 위의 제1 전극과 제어 전극 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1 - UN을 재료로 하는 제4 반도체층과, 제3 반도체층 위의 제어 전극과 제2 전극 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1 - UN을 재료로 하는 제5 반도체층을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2014-47694호(출원일 : 2014년 3월 11일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
스위칭 전원이나 인버터 등의 회로에는, 스위칭 소자나 다이오드 등의 파워 반도체 소자가 사용된다. 이들 파워 반도체 소자에는 고내압·저온 저항이 요구된다. 그리고, 내압과 온 저항의 관계는, 소자 재료로 결정되는 트레이드오프(trade off) 관계가 있다.
지금까지의 기술 개발의 진보에 의해, 파워 반도체 소자는, 주된 소자 재료인 실리콘의 한계 가까이까지 저온 저항이 실현되고 있다. 온 저항을 더욱 저감하기 위해서는 소자 재료의 변경이 필요하다. GaN이나 AlGaN 등의 질화물 반도체나 탄화 규소(SiC) 등의 와이드 밴드 갭 반도체를 스위칭 소자 재료로 사용함으로써, 재료로 결정되는 트레이드오프 관계를 개선할 수 있어, 비약적으로 저온 저항화가 가능하다.
GaN이나 AlGaN 등의 질화물 반도체를 사용한 소자이며, 저온 저항을 얻기 쉬운 소자로서, 예를 들어 AlGaN/GaN 헤테로 구조를 사용한 헤테로 접합 전계 효과 트랜지스터(HFET)를 들 수 있다. 이 HFET는, 헤테로 계면 채널의 고이동도와, 분극에 의해 발생하는 고전자 농도에 의해, 저온 저항을 실현한다. 이에 의해, 소자의 칩 면적이 작더라도 저온 저항을 얻을 수 있다.
그러나, HFET는 분극에 의해 전자를 발생시키기 때문에, 게이트 전극 아래에도 고농도의 전자가 존재한다. 이로 인해, 통상, 게이트 임계값 전압이 마이너스로 되는 노멀리 온형 소자로 된다. 파워 반도체 소자에서는, 안전 동작 상, 게이트 임계값 전압이 플러스로 되는 노멀리 오프형 소자가 바람직하다. 노멀리 오프형 소자를 실현하기 위해서는, 게이트 전극 아래만 선택적으로 전자 농도를 제로로 하는 구조가 필요해진다.
본 발명은, 노멀리 오프 동작을 실현시키는 반도체 장치를 제공한다.
본 발명의 일 형태 반도체 장치는, AlXGa1 -XN(0≤X<1)을 재료로 하는 제1 반도체층과, 상기 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 하는 제2 반도체층과, 상기 제2 반도체층 위에 설치되는 제1 전극과, 상기 제2 반도체층 위에 설치되는 제2 전극과, 상기 제2 반도체층 위의 상기 제1 전극과 상기 제2 전극 사이에, 상기 제1 전극 및 상기 제2 전극과 이격해서 설치되며, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과, 상기 제3 반도체층 위에 설치되는 제어 전극과, 상기 제3 반도체층 위의 상기 제1 전극과 상기 제어 전극 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제4 반도체층과, 상기 제3 반도체층 위의 상기 제어 전극과 상기 제2 전극 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제5 반도체층을 구비한다.
도 1은 제1 실시 형태의 반도체 장치의 모식 단면도.
도 2는 제1 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도.
도 3은 제1 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도.
도 4는 제1 실시 형태의 제3 변형예의 반도체 장치의 모식 상면도.
도 5는 제1 실시 형태의 제3 변형예의 반도체 장치의 모식 단면도.
도 6은 제2 실시 형태의 반도체 장치의 모식 단면도.
도 7은 제2 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도.
도 8은 제2 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도.
도 9는 제3 실시 형태의 반도체 장치의 모식 단면도.
도 10은 제3 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도.
도 11은 제3 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도.
도 12는 제4 실시 형태의 반도체 장치의 모식 단면도.
도 13은 제4 실시 형태의 변형예의 반도체 장치의 모식 단면도.
본 명세서 중, 동일 또는 유사한 부재에 대해서는, 동일한 부호를 붙이고, 중복된 설명을 생략하는 경우가 있다.
본 명세서 중, 「논 도프」란, 불순물이 의도적으로 도입되어 있지 않은 것을 의미한다.
본 명세서 중, 예를 들어 「AlXGa1 -XN(0≤X<1)을 재료로 한다」라는 표현은, 「AlXGa1-XN(0≤X<1)」 이외의 재료 또는 불순물을 전혀 함유하지 않는 것을 의미하는 표현은 아니다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, AlXGa1 -XN(0≤X<1)을 재료로 하는 제1 반도체층과, 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 하는 제2 반도체층과, 제2 반도체층 위에 설치되는 제1 전극과, 제2 반도체층 위에 설치되는 제2 전극과, 제2 반도체층 위의 제1 전극과 제2 전극 사이에, 제1 전극 및 제2 전극과 이격해서 설치되며, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과, 제3 반도체층 위에 설치되는 제어 전극과, 제3 반도체층 위의 제1 전극과 제어 전극 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제4 반도체층과, 제3 반도체층 위의 제어 전극과 제2 전극 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제5 반도체층을 구비한다.
도 1은, 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 HFET이다.
도 1에 도시한 바와 같이, 채널층(제1 반도체층)(10) 위에 배리어층(제2 반도체층)(12)이 설치된다. 또한, 배리어층(제2 반도체층)(12) 위에 소스 전극(제1 전극)(14) 및 드레인 전극(제2 전극)(16)이 설치된다.
또한, 배리어층(12) 위의 소스 전극(14)과 드레인 전극(16) 사이에, p형 캡층(제3 반도체층)(18)이 설치된다. p형 캡층(18)은, 소스 전극(14) 및 드레인 전극(16)과 이격해서 설치된다. 즉, p형 캡층(18)은, 소스 전극(14) 및 드레인 전극(16)과 물리적으로도, 전기적으로도 접속되어 있지 않다.
그리고, p형 캡층(18) 위에 게이트 전극(제어 전극)(20)이 설치된다. 또한, 소스 전극(14)과 게이트 전극(20) 사이의 p형 캡층(18) 위에 제1 n형 캡층(제4 반도체층)(22)이 설치된다. 또한, 게이트 전극(20)과 드레인 전극(16) 사이의 p형 캡층(18) 위에 제2 n형 캡층(제5 반도체층)(24)이 설치된다.
소스 전극(14) 및 드레인 전극(16)은, 예를 들어 배리어층(12) 표면에 서로 평행한 스트라이프 형상으로 형성된다. 그리고, 소스 전극(14) 및 드레인 전극(16) 사이의 p형 캡층(18) 표면에 게이트 전극(20)이, 소스 전극(14) 및 드레인 전극(16)에 평행한 스트라이프 형상으로 형성된다.
채널층(제1 반도체층)(10)은, 논 도프의 AlXGa1 -XN(0≤X<1)을 재료로 한다. 예를 들어, 채널층(10)은, 논 도프의 GaN이다. 또한, 채널층(10)에, n형 또는 p형의 불순물이 함유되어 있어도 상관없다.
배리어층(제2 반도체층)(12)은, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 한다. 배리어층(12)은, 예를 들어 논 도프의 Al0 .25Ga0 .75N이다. 배리어층(12)은, 채널층(10)보다 알루미늄(Al)의 농도가 높다.
소스 전극(제1 전극)(14) 및 드레인 전극(16)은, 금속 전극이다. 소스 전극(제1 전극)(14) 및 드레인 전극(16)은, 예를 들어 알루미늄(Al)을 주성분으로 한다. 소스 전극(16) 및 드레인 전극(18)과, 배리어층(12) 사이는, 오믹 콘택트인 것이 바람직하다.
게이트 전극(제어 전극)(20)은, 예를 들어 금속 전극이다. 게이트 전극(20)은, 예를 들어 백금(Pt) 또는 질화티타늄(TiN)이다. 게이트 전극(20)과 p형 캡층(18) 사이는, 오믹 콘택트인 것이 바람직하다.
p형 캡층(제3 반도체층)(18)은, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 한다. p형 캡층(18)은, 예를 들어 Mg(마그네슘)를 p형 불순물로서 함유하는 p형 GaN이다.
제1 n형 캡층(제4 반도체층)(22)과 제2 n형 캡층(제5 반도체층)(24)은, n형의 AlUGa1 -UN(0≤U<1)을 재료로 한다. 제1 n형 캡층(22)과 제2 n형 캡층(24)은, 동일한 화학 조성을 구비한다. 제1 n형 캡층(22)과 제2 n형 캡층(24)은, 예를 들어 Si(실리콘)를 n형 불순물로서 함유하는 n형 GaN이다.
이어서, 본 실시 형태의 반도체 장치의 제조 방법의 일례에 대해서 설명한다. 도시하지 않은 지지 기판, 예를 들어 Si 기판을 준비한다. 다음에, 예를 들어 Si 기판 위에 에피택셜 성장에 의해, 채널층(10)으로 되는 논 도프의 GaN, 배리어층(12)으로 되는 논 도프의 Al0 .25Ga0 .75N, p형 캡층(18)으로 되는 p형 GaN, 제1 n형 캡층(22) 및 제2 n형 캡층(24)으로 되는 n형 GaN을 성막한다.
이어서, p형 GaN과 n형 GaN을 에칭하여, 논 도프의 Al0 .25Ga0 .75N을 일부 노출시킨다. 노출된 논 도프의 Al0 .25Ga0 .75N 위에 금속막의 성막과 패터닝에 의해, 소스 전극(14) 및 드레인 전극(16)을 형성한다.
그 후, 소스 전극(14)과 드레인 전극(16) 사이의 n형 GaN을 일부 에칭하여, p형 GaN을 일부 노출시킨다. 이 에칭에 의해, 제1 n형 캡층(제4 반도체층)(22)과 제2 n형 캡층(제5 반도체층)(24)을 형성한다. 그 후, 노출된 p형 GaN 위에 금속막의 성막과 패터닝에 의해, 게이트 전극(20)을 형성한다.
상기 제조 방법에 의해 도 1에 도시하는 반도체 장치가 제조된다.
이어서, 본 실시 형태의 반도체 장치의 작용 및 효과에 대해서 설명한다.
본 실시 형태의 HFET에서는, 게이트 전극(20) 바로 아래에 p형 캡층(18)이 존재함으로써, 배리어층(12)의 분극을 약화시키는 것과, 빌트인 포텐셜이 발생하는 것에 의해, 배리어층(12) 및 채널층(10)이 공핍화된다. 따라서, 채널층(10)과 배리어층(12) 사이의 헤테로 계면에서의 2차원 전자 가스의 발생이 억제된다. 따라서, 노멀리 오프 동작의 HFET가 실현된다.
한편, 소스 전극(14) 및 드레인 전극(16)과 게이트 전극(20) 사이에는, p형 캡층(18) 위에 제1 n형 캡층(22) 및 제2 n형 캡층(24)이 설치된다. 제1 n형 캡층(22) 및 제2 n형 캡층(24)에 공핍층이 신장됨으로써, p형 캡층(18)의 빌트인 포텐셜의 배리어층(12) 및 채널층(10)으로의 영향이 억제된다. 따라서, 채널층(10)과 배리어층(12) 사이의 헤테로 계면에 고농도의 2차원 전자 가스가 발생한다. 따라서, 저온 저항의 HFET가 실현된다.
또한, 본 실시 형태에서는, p형 캡층(18)은, 소스 전극(14) 및 드레인 전극(16)과 이격해서 설치된다. 따라서, 소스 전극(14) 및 드레인 전극(16)과 게이트 전극(20) 사이의 누설 전류가 억제된다. 따라서, 저소비 전력의 HFET가 실현된다.
예를 들어, 게이트 전극(20) 바로 아래에만 선택적으로 p형 캡층(18)을 설치하더라도, 노멀리 오프 동작의 저온 저항의 HFET를 실현하는 것은 가능하다. 그러나, 이 방법에서는, 소스 전극(14) 및 드레인 전극(16)과 게이트 전극(20) 사이의 p형 캡층(18)을 에칭에 의해 제거하는 것이 필요해진다.
p형 캡층(18)의 에칭 시에, p형 캡층(18) 아래의 배리어층(12) 표면이 에칭에 노출되어, 에칭 대미지가 발생할 우려가 있다. 또한, 노출한 배리어층(12) 표면이 산화될 우려가 있다.
에칭 대미지나 산화 등의 프로세스 대미지가 배리어층(12) 표면에 발생하면, 배리어층(12)과 패시베이션막의 계면에 준위가 발생한다. 이 준위에 캐리어가 포획됨으로써, 과도한 온 저항의 증가인 전류 붕괴(collapse)나, 신뢰성의 열화가 발생한다.
본 실시 형태에서는, 소스 전극(14) 및 드레인 전극(16)과 게이트 전극(20) 사이에서는, 제1 n형 캡층(22) 및 제2 n형 캡층(24)이 존재하고, 배리어층(12) 표면이 노출되지 않는다. 또한, 제1 n형 캡층(22) 및 제2 n형 캡층(24)은 에칭에 노출되지 않는다. 따라서, 배리어층(12)이나, 제1 n형 캡층(22) 및 제2 n형 캡층(24)과 패시베이션막의 계면에 준위가 발생하는 것이 억제된다. 따라서, 반도체층과 패시베이션막의 계면에서의 캐리어의 포획이 억제된다. 따라서, 전류 붕괴나, 신뢰성의 열화가 억제된다.
이상과 같이, 본 실시 형태에 따르면, 노멀리 오프 동작, 저온 저항, 저소비 전력, 전류 붕괴 억제 및 신뢰성의 향상을 실현하는 HFET가 제공된다.
본 실시 형태에 있어서, 제1 n형 캡층(제4 반도체층)(22)과 제2 n형 캡층(제5 반도체층)(24)의 n형 불순물의 시트 불순물 농도가, p형 캡층(제3 반도체층)(18)의 p형 불순물의 시트 불순물 농도보다 높은 것이 바람직하다. 이 구성에 의해, 소스 전극(14) 및 드레인 전극(16)과 게이트 전극(20) 사이의 p형 캡층(18) 바로 아래에서는, 배리어층(12) 및 채널층(10)의 공핍화가 완전히 억제된다. 따라서, 더 낮은 온 저항이 실현된다.
또한, 시트 불순물 농도는, 반도체층의 불순물량을 SIMS(Secondary Ion Mass Spectrometry) 분석에 의해 측정함으로써 도출하는 것이 가능하다.
또한, 본 실시 형태에 있어서, 제1 n형 캡층(제4 반도체층)(22)과 제2 n형 캡층(제5 반도체층)(24)의 Al 농도가, p형 캡층(제3 반도체층)(18)의 Al 농도보다 높은 것이 바람직하다. 제1 n형 캡층(22)과 제2 n형 캡층(24)으로의 Al의 도핑은, n형 불순물의 도핑과 등가로 기능한다. 따라서, 이 구성에 의해, 배리어층(12) 및 채널층(10)의 공핍화를 억제하는 것이 가능하게 된다.
또한, 제1 n형 캡층(제4 반도체층)(22)과 제2 n형 캡층(제5 반도체층)(24)에 상당하는 영역에, n형의 AlUGa1 -UN(0≤U<1) 대신에, 논 도프의 AlSGa1 -SN(0<S<1)을 재료로 하는 반도체층으로 하는 구성으로 하는 것도 가능하다. 이 구성에 의해서도, Al의 농도를 최적화함으로써, 배리어층(12) 및 채널층(10)의 공핍화를 억제하는 것이 가능하게 된다.
(제1 변형예)
도 2는, 본 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도이다. 본 변형예에서는, 제2 n형 캡층(제5 반도체층)(24)이 드레인 전극(제2 전극)(16)에 전기적으로 접속되어 있다. 구체적으로는, 예를 들어 제2 n형 캡층(24) 위에 스트라이프 형상의 전극(26)을 더 설치하고, 전극(26)과 드레인 전극(16)을 전기적으로 접속한다.
또한, 도 2 중, 전극(26)과 드레인 전극(16)을 연결하는 실선은, 전극(26)과 드레인 전극(16)이 전기적으로 접속되는 것을 모식적으로 도시하고 있다. 본 명세서 중 다른 도면에 있어서도, 동일한 실선은, 전기적인 접속을 모식적으로 도시하는 것이다.
구체적인 전극(26)과 드레인 전극(16)의 접속 방법은, 특히, 그 구조를 한정하는 것은 아니다. 예를 들어, 전극(26)과 드레인 전극(16) 각각의 스트라이프 말단부를, 상층의 금속 배선을 사용해서 접속하는 것이 가능하다.
본 변형예에 따르면, 제2 n형 캡층(24) 내에 축적되는 전자를 드레인 전극(16)으로 빠르게 배출하는 것이 가능하게 된다. 따라서, HFET의 스위칭 시의 동작이 안정된다.
또한, 본 변형예에 있어서, 제2 n형 캡층(제5 반도체층)(24) 바로 아래의 채널층(제1 반도체층)(10)과 배리어층(제2 반도체층)(12)의 계면의 2차원 전자 가스의 시트 캐리어 농도가, p형 캡층(제3 반도체층)(18)의 p형 불순물의 시트 불순물 농도 및 제2 n형 캡층(제5 반도체층)(24)의 n형 불순물의 시트 불순물 농도보다 낮은 것이 바람직하다. 이 구성에 의해, HFET의 오프 시에 드레인 전극(16)에 고전압이 인가된 경우의 애벌란시 항복이, 채널층(10)이 아닌, p형 캡층(18)과 제2 n형 캡층 내에서 발생되게 하는 것이 가능하게 된다.
따라서, 애벌란시 항복에 의해 발생한 전자를, 전극(26)을 통해서 드레인 전극(16)으로 빠르게 배출하는 것이 가능하게 된다. 또한, 애벌란시 항복에 의해 발생한 정공을, 게이트 전극(20)으로 빠르게 배출하는 것이 가능하게 된다. 따라서, HFET의 애벌란시 내량을 향상시키는 것이 가능하게 된다.
또한, 2차원 전자 가스의 시트 캐리어 농도는, 채널층(제1 반도체층)(10)과 배리어층(제2 반도체층)(12)의 조성을, 예를 들어 SIMS 분석에 의해 구하고, 배리어층(12)의 막 두께를, 예를 들어 TEM(Transmission Electron Microscope) 해석에 의해 구하고, 구한 조성과 막 두께를 이론식에 맞추어서 계산함으로써, 도출하는 것이 가능하다. 시트 불순물 농도는, 반도체층의 불순물량을 SIMS 분석에 의해 측정함으로써 도출하는 것이 가능하다.
(제2 변형예)
도 3은, 본 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도이다. 본 변형예에서는, 제1 n형 캡층(제4 반도체층)(22)이 소스 전극(제1 전극)(14)에 전기적으로 접속되어 있다. 구체적으로는, 예를 들어 제1 n형 캡층(22) 위에 스트라이프 형상의 전극(28)을 더 설치하고, 전극(28)과 소스 전극(14)을 전기적으로 접속한다. 본 변형예는, 제1 n형 캡층(22)이 소스 전극(14)에 전기적으로 접속되는 점에서, 제1 변형예와 다르다.
본 변형예에 따르면, 제1 n형 캡층(22) 내에 축적되는 캐리어를 소스 전극(14)으로 빠르게 배출하는 것이 가능하게 된다. 따라서, HFET의 스위칭 시의 동작이 안정된다.
(제3 변형예)
도 4는, 본 실시 형태의 제3 변형예의 반도체 장치의 모식 상면도이다. 도 5는, 본 실시 형태의 제3 변형예의 반도체 장치의 모식 단면도이다. 도 5의 (a)는 도 4의 AA 단면도, 도 5의 (b)는 도 4의 BB 단면도이다.
본 변형예에서는, 제1 n형 캡층(제4 반도체층)(22) 및 전극(28)이 섬 형상으로 설치되는 점에서 제2 변형예와 다르다.
본 변형예에 따르면, 제1 n형 캡층(22)이 선택적으로, 섬 형상으로 설치된다. 이 구성에 의해, 제1 n형 캡층(22)이 없는 영역 바로 아래에는, 전자가 존재하지 않기 때문에 정공이 드레인 전극(16)측으로부터 소스 전극(14)으로 빠져나갈 때의 장벽이 낮아진다. 따라서, 애벌란시 항복이 발생했을 때, 발생한 정공을 빠르게 소스 전극(14)으로 배출시키는 것이 가능하게 된다. 따라서, HFET의 애벌란시 내량을, 더욱 향상시키는 것이 가능하게 된다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, AlXGa1 -XN(0≤X<1)을 재료로 하는 제1 반도체층과, 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 하는 제2 반도체층과, 제2 반도체층 위에 설치되는 제1 전극과, 제2 반도체층 위에 설치되는 제2 전극과, 제2 반도체층 위의 제1 전극과 제2 전극 사이에 설치되며, 제1 홈과 제2 홈을 갖고, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과, 제3 반도체층 위의 제1 홈과 제2 홈 사이에 설치되는 제어 전극과, 제3 반도체층 위의 제1 전극과 제1 홈 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1-UN(0≤U<1)을 재료로 하는 제4 반도체층과, 제3 반도체층 위의 제2 홈과 제2 전극 사이에, 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제5 반도체층을 구비한다.
본 실시 형태의 반도체 장치는, 제3 반도체층에 제1 홈과 제2 홈이 설치되는 점, 및 제1 전극과 제4 반도체층, 제2 전극과 제5 반도체층이 반드시 이격되어 있지는 않다는 점에서 제1 실시 형태와 다르다. 이하, 제1 실시 형태와 중복된 내용에 대해서는, 기술을 생략한다.
도 6은, 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 HFET이다.
도 6에 도시한 바와 같이, p형 캡층(제3 반도체층)(18)에, 제1 홈(30) 및 제2 홈(32)이 설치된다. 그리고, 게이트 전극(20)은, p형 캡층(18) 위의 제1 홈(30)과 제2 홈(32) 사이에 설치된다.
바꿔 말하면, 게이트 전극(20) 양옆의 p형 캡층(18)에 제1 홈(30)과 제2 홈(32)이 설치된다. 제1 홈(30)과 제2 홈(32)의 저부는, p형 캡층(18) 내에 있다.
제2 n형 캡층(제5 반도체층)(24)이 드레인 전극(제2 전극)(16)에 전기적으로 접속되어 있다. 구체적으로는, 예를 들어 제2 n형 캡층(24) 위에 스트라이프 형상의 전극(26)을 더 설치하고, 전극(26)과 드레인 전극(16)을 전기적으로 접속한다.
도 6에서는, p형 캡층(18)이, 소스 전극(14) 및 드레인 전극(16)과 이격해서 설치되는 구성을 나타낸다. p형 캡층(18)이, 소스 전극(14) 및 드레인 전극(16)과 접속되는 구성으로 하는 것도 가능하다.
본 실시 형태에 따르면, 제1 홈(30)과 제2 홈(32)을 설치함으로써, 게이트 전극(20)에 게이트 전압이 인가되었을 때, 소스 전극(14)과 게이트 전극(20) 사이, 및 게이트 전극(20)과 드레인 전극(16) 사이의 캐리어가 p형 캡층(18)을 통해서 변조되기 어려워진다. 한편, 게이트 전극(20) 바로 아래의 전자 농도는 효율적으로 변조되어, 높은 상호 컨덕턴스가 얻어진다. 또한, 게이트 용량도 작아진다. 따라서, 고속의 스위칭 동작이 가능하게 된다.
이상, 본 실시 형태에 따르면, 노멀리 오프 동작, 저온 저항, 저소비 전력, 전류 붕괴 억제 및 신뢰성의 향상을 실현하는 HFET가 제공된다. 더욱이, 고속의 스위칭 동작을 실현하는 HFET가 제공된다.
(제1 변형예)
도 7은, 본 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도이다. 본 변형예에서는, 제1 홈(30) 및 제2 홈(32)의 저부가 배리어층(제2 반도체층)(12) 내에 있는 점에서 제2 실시 형태와 다르다.
본 변형예에 따르면, 제2 실시 형태와 비교하여, 게이트 전극(20)에 게이트 전압이 인가되었을 때, 소스 전극(14)과 게이트 전극(20) 사이, 및 게이트 전극(20)과 드레인 전극(16) 사이의 캐리어가 p형 캡층(18)을 통해서, 한층 변조되기 어려워진다. 한편, 게이트 전극(20) 바로 아래의 전자 농도는, 한층 효율적으로 변조되어, 높은 상호 컨덕턴스가 얻어진다. 또한, 게이트 용량도, 한층 작아진다. 따라서, 더욱 고속의 스위칭 동작이 가능하게 된다.
(제2 변형예)
도 8은, 본 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도이다. 본 변형예에서는, 배리어층(제2 반도체층)(12)과 p형 캡층(제3 반도체층)(18) 사이에, 논 도프의 AlWGa1 -WN(0≤W<1)을 재료로 하는 i형 캡층(제6 반도체층)(34)을, 더 구비하고, 제1 홈(30) 및 제2 홈(32)의 저부가 i형 캡층(제6 반도체층)(34) 내에 있는 점에서 제1 변형예와 다르다.
본 변형예에 따르면, 제1 홈(30) 및 제2 홈(32)을 에칭에 의해 형성할 때, 배리어층(12)의 표면이 노출되는 것이 방지된다. 따라서, 배리어층(12)과 패시베이션막의 계면에서의 캐리어의 포획이 억제된다. 따라서, 전류 붕괴나, 신뢰성의 열화가 억제된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 제1 전극과, 제2 홈과 제2 전극 사이의 제3 반도체층이 전기적으로 접속되는 점에서, 제2 실시 형태의 제1 변형예와 다르다. 이하, 제2 실시 형태와 중복된 내용에 대해서는, 기술을 생략한다.
도 9는, 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 HFET이다.
도 9에 도시한 바와 같이, 소스 전극(제1 전극)(14)과, 제2 홈(32)과 드레인 전극(제2 전극)(16) 사이의 p형 캡층(제3 반도체층)(18)이 전기적으로 접속된다. 구체적으로는, 예를 들어 p형 캡층(18) 위에 스트라이프 형상의 전극(36)을 더 설치하고, 전극(36)과 소스 전극(14)을 전기적으로 접속한다.
본 실시 형태에 따르면, 게이트 전극(20)과 드레인 전극(16) 사이의 p형 캡층(18)이, 소스 전극(14)에 접속됨으로써, 드레인 전극(16)에 고전압이 인가될 때 p형 캡층(18) 내에 발생하는 정공을, 소스 전극(14)으로 빠르게 배출하는 것이 가능하게 된다. 따라서, 한층 안정된 스위칭 동작을 실현할 수 있다.
또한, p형 캡층(18)과 제2 n형 캡층(24)의 접합 용량은, 게이트·드레인간 용량이 아닌, 게이트·소스간 용량으로 된다. 따라서, 한층 고속의 스위칭 동작을 실현할 수 있다.
이상, 본 실시 형태에 따르면, 노멀리 오프 동작, 저온 저항, 저소비 전력, 전류 붕괴 억제 및 신뢰성의 향상을 실현하는 HFET가 제공된다. 더욱이, 한층 스위칭 동작이 안정되어, 고속의 스위칭 동작을 실현하는 HFET가 제공된다.
(제1 변형예)
도 10은, 본 실시 형태의 제1 변형예의 반도체 장치의 모식 단면도이다. 본 변형예는, 소스 전극(제1 전극)(16)과, 소스 전극(제1 전극)(16)과 제1 홈(30) 사이의 p형 캡층(제3 반도체층)(18) 및 제1 n형 캡층(제4 반도체층)(22)이 전기적으로 접속되는 점에서, 제3 실시 형태와 다르다.
본 변형예에 따르면, 게이트 전극(20)에 게이트 전압이 인가되었을 때, p형 캡층(18)과 제1 n형 캡층(22) 사이에 캐리어가 이동하지 않는다. 따라서, 더욱 안정된 스위칭 동작을 실현할 수 있다.
(제2 변형예)
도 11은, 본 실시 형태의 제2 변형예의 반도체 장치의 모식 단면도이다. 본 변형예는, 소스 전극(제1 전극)(14)과 제2 n형 캡층(제5 반도체층)(24)이, 쇼트키 접속되는 점에서, 제1 변형예와 다르다. 구체적으로는, 예를 들어 소스 전극(14)에 접속되는 제2 n형 캡층(24) 위의 전극(36)과, 제2 n형 캡층(24)이 쇼트키 접속된다.
본 변형예에 따르면, 소스 전극(14)과 드레인 전극(16) 사이에, 내장된 보디 다이오드가 설치된다. 따라서, 별도 보디 다이오드를 외장형으로 하지 않아, 신뢰성이 높은 HFET가 실현 가능하다.
(제4 실시 형태)
본 실시 형태의 반도체 장치는, 제1 홈과 제2 홈 사이의 제3 반도체층 위에 설치되고, 제4 반도체층과 제5 반도체층과 동일 화학 조성의 제7 반도체층과, 제7 반도체층 위에 설치되는 층간 절연막을 관통하여 제어 전극이 설치되는 것 이외에는 제3 실시 형태의 제1 변형예와 마찬가지이다. 따라서, 제3 실시 형태와 중복된 내용에 대해서는 기술을 생략한다.
도 12는, 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 HFET이다.
도 12에 도시한 바와 같이, 제1 홈(30)과 제2 홈(32) 사이의 p형 캡층(18) 위에 제1 n형 캡층(제4 반도체층)(22) 및 제2 n형 캡층(제5 반도체층)(24)과 동일 화학 조성의, 제3 n형 캡층(제7 반도체층)(40)이 설치된다. 또한, 제3 n형 캡층(40) 위에는, 층간 절연막(42)이 설치된다. 층간 절연막(42)은, 예를 들어 실리콘 산화막이다.
그리고, 게이트 전극(제어 전극)(20)은, 층간 절연막(42)과 제3 n형 캡층(40)을 관통해서 p형 캡층(18)에 접하도록 설치된다.
본 실시 형태에 따르면, 제1 홈(30)과 제2 홈(32)을 형성하는 에칭과, 게이트 전극(20)을 형성하기 위한 에칭을 독립적으로 행하는 것이 가능하다. 따라서, 게이트 전극(20)을 형성하기 위한 에칭 시에, 위치 정렬 어긋남이 발생하더라도, HFET의 특성이 변동되는 것을 억제하는 것이 가능하다.
이상, 본 실시 형태에 따르면, 노멀리 오프 동작, 저온 저항, 저소비 전력, 전류 붕괴 억제 및 신뢰성의 향상을 실현하는 HFET가 제공된다. 더욱이, 특성 편차가 적은 HFET가 제공된다.
(변형예)
도 13은, 본 실시 형태의 변형예의 반도체 장치의 모식 단면도이다. 본 변형예는, 층간 절연막(42) 위의 게이트 전극(제어 전극)(20)이, 드레인 전극(제2 전극)(16)측으로 돌출되어 있는 것 이외에는, 제4 실시 형태와 마찬가지이다.
본 변형예에 따르면, 필드 플레이트 효과에 의해, p형 캡층(18) 단부의 전계 집중이 완화된다. 따라서, 내압이 향상됨과 함께, 한층 더한 전류 붕괴의 억제, 고신뢰성의 확보가 실현 가능하다.
실시 형태에서는, 반도체층의 재료로서 GaN이나 AlGaN을 예로 들어 설명했지만, 예를 들어 인듐(In)을 함유하는 InGaN, InAlN, InAlGaN을 적용하는 것도 가능하다. 또한, 반도체층의 재료로서 AlN을 적용하는 것도 가능하다.
실시 형태에서는, 배리어층으로서, 논 도프의 AlGaN을 예로 들어 설명했지만, n형의 AlGaN을 적용하는 것도 가능하다.
실시 형태에서는, 지지 기판으로서 Si 기판을 예로 들어 설명했지만, 그 외, SiC 기판, GaN 기판 등을 적용하는 것도 가능하다. 또한, 지지 기판과 채널층 사이에, 격자 변형을 완화시키기 위한 버퍼층을 삽입하는 구성으로 하는 것도 가능하다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것을 의도하지는 않는다. 이들 신규의 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 예를 들어, 일 실시 형태의 구성 요소를 다른 실시 형태의 구성 요소와 치환 또는 변경해도 좋다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
10 : 채널층(제1 반도체층)
12 : 배리어층(제2 반도체층)
14 : 소스 전극(제1 전극)
16 : 드레인 전극(제2 전극)
18 : p형 캡층(제3 반도체층)
20 : 게이트 전극(제어 전극)
22 : 제1 n형 캡층(제4 반도체층)
24 : 제2 n형 캡층(제5 반도체층)
30 : 제1 홈
32 : 제2 홈
34 : i형 캡층(제6 반도체층)

Claims (16)

  1. 반도체 장치로서,
    AlXGa1 -XN(0≤X<1)을 재료로 하는 제1 반도체층과,
    상기 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 하는 제2 반도체층과,
    상기 제2 반도체층 위에 설치되는 제1 전극과,
    상기 제2 반도체층 위에 설치되는 제2 전극과,
    상기 제2 반도체층 위의 상기 제1 전극과 상기 제2 전극 사이에, 상기 제1 전극 및 상기 제2 전극과 이격해서 설치되며, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과,
    상기 제3 반도체층 위에 설치되는 제어 전극과,
    상기 제3 반도체층 위의 상기 제1 전극과 상기 제어 전극 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제4 반도체층과,
    상기 제3 반도체층 위의 상기 제어 전극과 상기 제2 전극 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제5 반도체층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제4 및 제5 반도체층의 n형 불순물의 시트 불순물 농도가, 상기 제3 반도체층의 p형 불순물의 시트 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제5 반도체층이 상기 제2 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제4 반도체층이 상기 제1 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제4 반도체층이 섬 형상으로 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제5 반도체층 바로 아래의 상기 제1 반도체층과 상기 제2 반도체층의 계면의 2차원 전자 가스의 시트 캐리어 농도가, 상기 제3 반도체층의 p형 불순물의 시트 불순물 농도 및 상기 제5 반도체층의 n형 불순물의 시트 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제어 전극과 상기 제4 반도체층 사이의 영역의 상기 제3 반도체층에 제1 홈이 설치되고, 상기 제어 전극과 상기 제5 반도체층 사이의 영역의 상기 제3 반도체층에 제2 홈이 설치되는 것을 특징으로 하는 반도체 장치.
  8. AlXGa1 -XN(0≤X<1)을 재료로 하는 제1 반도체층과,
    상기 제1 반도체층 위에 설치되며, 논 도프 또는 n형의 AlYGa1 -YN(0<Y≤1, X<Y)을 재료로 하는 제2 반도체층과,
    상기 제2 반도체층 위에 설치되는 제1 전극과,
    상기 제2 반도체층 위에 설치되는 제2 전극과,
    상기 제2 반도체층 위의 상기 제1 전극과 상기 제2 전극 사이에 설치되며, 제1 홈과 제2 홈을 갖고, p형의 AlZGa1 -ZN(0≤Z<1)을 재료로 하는 제3 반도체층과,
    상기 제3 반도체층 위의, 상기 제1 홈과 상기 제2 홈 사이에 설치되는 제어 전극과,
    상기 제3 반도체층 위의, 상기 제1 전극과 상기 제1 홈 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제4 반도체층과,
    상기 제3 반도체층 위의, 상기 제2 홈과 상기 제2 전극 사이에, 상기 제어 전극과 이격해서 설치되며, n형의 AlUGa1 -UN(0≤U<1)을 재료로 하는 제5 반도체층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제5 반도체층이 상기 제2 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 홈 및 상기 제2 홈의 저부가 상기 제3 반도체층 내에 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항 또는 제9항에 있어서,
    상기 제1 홈 및 상기 제2 홈의 저부가 상기 제2 반도체층 내에 있는 것을 특징으로 하는 반도체 장치.
  12. 제8항 또는 제9항에 있어서,
    상기 제2 반도체층과 상기 제3 반도체층 사이에, AlWGa1 -WN(0≤W<1)을 재료로 하는 제6 반도체층을 더 구비하고,
    상기 제1 홈 및 상기 제2 홈의 저부가 상기 제6 반도체층 내에 있는 것을 특징으로 하는 반도체 장치.
  13. 제8항 또는 제9항에 있어서,
    상기 제1 전극과, 상기 제2 홈과 상기 제2 전극 사이의 상기 제3 반도체층이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제8항 또는 제9항에 있어서,
    상기 제1 전극과, 상기 제1 전극과 상기 제1 홈 사이의 상기 제3 반도체층 및 상기 제4 반도체층이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서,
    상기 제1 전극과 상기 제5 반도체층이 쇼트키 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제9항에 있어서,
    상기 제4 및 제5 반도체층의 n형 불순물의 시트 불순물 농도가, 상기 제3 반도체층의 p형 불순물의 시트 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
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