JP5548909B2 - 窒化物系半導体装置 - Google Patents

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Description

本発明は、ＭＯＳ構造を有するノーマリオフの窒化物系の半導体装置に関するものである。
従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の検討が行われている。
特許文献１には、ＭＯＳ構造を有する窒化ガリウム系半導体素子が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図２１に示す。図２１に示すように、従来の窒化ガリウム系半導体素子１０００は、基板１０１２上に、ＧａＮ結晶を積層するためのバッファ層１０１４を介して電子走行層として機能するＧａＮ層１０１６及び電子供給層として機能するＡｌＧａＮ層１０２０が積層され、ヘテロ接合構造が形成されている。図２１の窒化ガリウム系半導体では、ＧａＮ層１０１６とＡｌＧａＮ層１０２０との界面直下（ＧａＮ層１０１６の表面）に形成された２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、以下２ＤＥＧという）がキャリアとして利用される。
ＡｌＧａＮ層１０２０の表面の一部にはリセス部１０２１が形成される。当該リセス部１０２１にゲート絶縁膜１０２２を介して、ゲート電極１０２８が配置されて、ＭＯＳ（ｎ型ＭＯＳ）構造（ＭＯＳＦＥＴ部）を構成する。
ゲート電極１０２８に電圧を印加すると、ゲート絶縁膜１０２２と接したＧａＮ層１０１６の表面に電子が集まり、ＭＯＳチャネルを形成し（オン状態になり）、ＧａＮ層１０１６とＡｌＧａＮ層１０２０との界面に形成された２ＤＥＧ層１０１８と電気的に接続されて、ソース電極１０２４とドレイン電極１０２６との間が電気的に導通された状態になる。
また、ＭＯＳチャネルがオフ状態の場合には、ソース電極１０２４とドレイン電極１０２６との間に電圧が印加されるとゲート端部から２ＤＥＧ層１０１８が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子として窒化物系半導体素子の開発が進んでいる。従来、ゲート部がショットキー接合となっているいわゆるＨＥＭＴと呼ばれるデバイスが主に開発されてきた。このようなデバイスは、絶縁ゲートのほうが駆動回路が容易であること、及びＭＯＳＦＥＴ部に印加されるゲート電圧が０Ｖの場合（ゲート電圧を印加しない場合）に、電気的にオフ状態になる、いわゆるノーマリオフデバイスに用いることが容易であることから、注目されている。
電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、２ＤＥＧ層１０１８を空乏化させようとすると、ＭＯＳＦＥＴ部のドレイン側端部１０２３に大きな電界が集中し、ゲート絶縁膜１０２２が破壊されてしまうという不具合が頻発する場合があることがわかった。この原因は、高電界で発生した正孔がゲート絶縁膜１０２２及びゲート絶縁膜１０２２に近いＡｌＧａＮ層１０２０／ＧａＮ層１０１６界面に集まって、ドレイン電極１０２６に印加された電圧の殆どがゲート絶縁膜１０２２に印加されてしまうことためであることがわかった。
さらに、破壊されない場合であっても、長時間にわたってドレイン電極１０２６に大きな電圧を印加し続けた場合、ゲート絶縁膜１０２２に高電界が長時間印加されることになり、その特性が経時的に劣化してしまうという、信頼性上の問題が発生する場合がある。
これを防止するためには、２ＤＥＧの電子濃度を２×１０１２ｃｍ−２程度以下の濃度にすることが考えられる。これにより２ＤＥＧが空乏化されやすくなり、耐圧が維持される効果が得られる。しかし、２ＤＥＧの濃度を下げてしまうと、２ＤＥＧ層１０１８部分の導通抵抗が大きくなってしまうため、素子全体としてのオン抵抗が上昇してしまい、本来の窒化物系半導体としての利点が失われてしまうという難点がある。
また、その他の手段として、ゲート電極１０２８のドレイン側端部にフィールドプレートとよばれる、ゲート絶縁膜１０２２よりも厚い絶縁膜の上にゲート電極１０２８を延長させて、薄いゲート絶縁膜１０２２部分の電界を和らげる手段が挙げられる。しかしながら、当該手段においても、２ＤＥＧの電子濃度が３×１０１２ｃｍ−２以上の場合では、ゲート絶縁膜１０２２を保護することが困難であることが判明した。
またさらに、別の手段として、ＧａＮ層１０１６をｐ型とすることにより、ゲート絶縁膜１０２２周辺に集まる正孔をｐ型領域へと排出し、２ＤＥＧ層１０１８を空乏化させやすくするという手段が挙げられる。当該手段は、例えば、非特許文献１に示されているように、そのアクセプタ濃度を制御することにより空乏層が拡がりやすくなり、高耐圧を達成できるという利点がある。しかしながら、一般に、窒化ガリウムのｐ型層を形成することは困難であり、さらに濃度制御を１×１０１７ｃｍ−３程度で行うことが非常に難しい。特に基板１０１２がシリコンより成る場合には、ｐ型層そのものを得ることが困難である。すなわち、非常に制限された濃度範囲、基板結晶の選択が必要となる。
また、図２１の構造においては、ソース側とドレイン側がゲート電極１０２８を挟んで基本的に対照的な構造を有しているため、いわゆるフリーホイリングダイオード（以下、ＦＷＤという）が無い。このため、例えば、インバータ等に使用する場合には、窒化物系半導体素子外部にＦＷＤの機能をになうダイオードを並列に接続することが必要とされる。
一方、特許文献２には、ノーマリオンデバイスである、いわゆる高耐圧ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）と低耐圧ＭＯＳＦＥＴとを直列にカスコード接続した高耐圧パワーデバイスが記載されている。図２２に、当該ＪＦＥＴとＭＯＳＦＥＴとの接続状況を示す。これは、ＪＦＥＴのゲート端子を直列に接続されたＭＯＳＦＥＴのソースと短絡し、外から見ると、あたかも絶縁ゲートデバイスのように動作させようとするものである。ＭＯＳＦＥＴは、低耐圧でオン抵抗の低いデバイスを使用することができるため、ＪＦＥＴはノーマリオンであるが、高耐圧で抵抗の低いＳｉＣ ＭＯＳＦＥＴは低耐圧シリコンのＭＯＳＦＥＴを接続し、ノーマリオフでオン抵抗が低く高耐圧のデバイスを実現させている。
一方、例えば、図２３に示すような、特許文献３に示される窒化物系半導体素子が知られている。図２３に示した半導体素子２０００は、背面電極２０３５、基板２０１２、バッファ層２０１４、電子走行層２０１６、２ＤＥＧ層２０１８、電子供給層２０２０、絶縁膜２０３３、ソース電極２０２４、ドレイン電極２０２６、ゲート電極２０２８、及びショットキー電極２０３１を備えて構成されている。半導体素子２０００では、電子供給層２０２０上に直接、ソース電極２０２４、ドレイン電極２０２６、ゲート電極２０２８、及びショットキー電極２０３１が形成されており、ドレイン電極２０２６とゲート電極２０２８との間に設けられたショットキー電極２０３１がソース電極２０２４と短絡されていることにより、高速動作を実現させている。この窒化物系半導体素子は、ゲート電極２０２８部分にリセスが形成されておらず、特許文献１のように、図２１でのドレイン側端部１０２３に大きな電界が集中し、ゲート絶縁膜１０２２が破壊されてしまうという不具合は生じない。しかし、特許文献３に示される窒化物系半導体素子は、ノーマリオン型であるため、故障時の安全性を確保できない。
国際公開第２００３／０７１６０７号パンフレット ＵＳ−６９００５３７号公報 特開２００７−２７３７９５号公報
Proceedings of International Symposium on Power Semiconductor Device and IC's "Enhancement-mode GaN Hybrid MOS-HEMTs with Ron,sp of 20mΩ-cm2"(2008) pp.295-298
本発明は、上記に鑑みてなされたものであって、ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
請求項１に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記ソース電極に接続された第１のｎ＋層と、前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第２のｎ＋層と、を備える。
請求項２に記載の窒化物系半導体装置は、請求項１に記載の窒化物系半導体装置において、前記ドレイン電極の下部領域の電子供給層及び電子走行層がｎ＋層である。
請求項３に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなり、組成が異なる少なくとも二種類の層が繰り返し積層された積層構造を有する電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、を備える。
請求項４に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層との間にＡｌＮからなる層を備え、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、を備える。
請求項５に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層と、を備え、前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する。
請求項６に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、ＧａＮよりなるキャップ層と、を備える。
請求項７に記載の窒化物系半導体装置は、請求項３に記載の窒化物系半導体装置において、前記電子供給層は、前記電子走行層との間に、ＡｌＮからなる層を備える。
請求項８に記載の窒化物系半導体装置は、請求項３、請求項４、及び請求項７のいずれか１項に記載の窒化物系半導体装置において、前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層を備え、前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する。
請求項９に記載の窒化物系半導体装置は、請求項３から請求項５、請求項７、及び請求項８のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、ＧａＮよりなるキャップ層を備える。
請求項１０に記載の窒化物系半導体装置は、請求項１から請求項９のいずれか１項に記載の窒化物系半導体装置において、前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている。
請求項１１に記載の窒化物系半導体装置は、請求項１０に記載の窒化物系半導体装置において、前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている。
請求項１２に記載の窒化物系半導体装置は、請求項１から請求項９のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層とｐｎ接合する半導体層を備え、前記半導体層上に前記キャリア輸送用電極がオーミック接合されている。
請求項１３に記載の窒化物系半導体装置は、請求項１から請求項１２のいずれか１項に記載の窒化物系半導体装置において、前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である。
請求項１４に記載の窒化物系半導体装置は、請求項１から請求項１３のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層は、ＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である。
請求項１５に記載の窒化物系半導体装置は、請求項１から請求項１４のいずれか１項に記載の窒化物系半導体装置において、前記電子走行層に発生する２次元電子ガスのキャリア濃度は２×１０１２ｃｍ−２以上、かつ、２×１０１３ｃｍ−２以下である。
請求項１６に記載の窒化物系半導体装置は、請求項１から請求項１５のいずれか１項に記載の窒化物系半導体装置において、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成された前記電子供給層の表面を覆うように形成された保護膜を備える。
ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することができる、という効果を奏する。
本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 図１に示した窒化物系半導体素子の等価回路を示した回路図である。 図１に示した窒化物系半導体素子及び従来の窒化物系半導体素子の２ＤＥＧのキャリア濃度と耐圧との関係を説明するための説明図である。 本発明の第１の実施の形態に係る窒化物系半導体素子の図１に示した概略構成よりも詳細な断面構造の一例を示す断面図である。 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。 本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第３の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第４の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 図９に示した窒化物系半導体素子を上側からみた概略構成の一例を示す平面図である。 本発明の第５の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第６の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第６の実施の形態の窒化物系半導体素子、第１の実施の形態の窒化物系半導体素子、及び従来の窒化物系半導体素子の２ＤＥＧのキャリア濃度と耐圧との関係を説明するための説明図である。 本発明の第６の実施の形態の窒化物系半導体素子における、積層回数とキャリア濃度との関係を説明するための説明図である。 本発明の第６の実施の形態の窒化物系半導体素子における、電子供給層全体のＡｌ組成比率とキャリア濃度との関係を説明するための説明図である。 本発明の第６の実施の形態の窒化物系半導体素子における、電子供給層の膜厚とキャリア濃度との関係を説明するための説明図である。 本発明の第７の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第７の実施の形態に係る窒化物系半導体素子における、ＡｌＮ層の膜厚とキャリア移動度との関係を説明するための説明図である。 本発明の第８の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 本発明の第９の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。 従来の窒化物系半導体素子の等価回路を示した回路図である。 従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
［第１の実施の形態］
以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１に示す。
本実施の形態の窒化物系半導体素子１０は、基板１２、バッファ層１４、ＧａＮ層１６、ＡｌＧａＮ層２０、ゲート絶縁膜２２、ソース電極２４、ゲート電極２８、ドレイン電極２６、ゲート電極２８、及びＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ、ショットキーバリアダイオード）金属電極３０を備えて構成されている。また、本実施の形態の窒化物系半導体素子１０は、等価回路としての見方をするとＭＯＳＦＥＴ部３２とＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）部３４により構成されている。
基板１２の具体的一例としては、シリコン、サファイア、ＳｉＣ、ＺｒＢ２、Ｓｉ、ＧａＮ、ＭｇＯ等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層１４は、ＧａＮ結晶を積層するための機能を有する層であり、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、バッファ層１４上に形成される電子走行層（本実施の形態ではＧａＮ層１６）を形成するＧａＮ結晶と格子整合すればよい。
ＧａＮ層１６は、電子走行層として機能するものであり、アンドープのＧａＮ等からなる。また、ＧａＮ層１６はＮ型でもＰ型でもよい。ＡｌＧａＮ層２０は、電子供給層として機能するものであり、ＧａＮ層１６とバンドギャップエネルギーが異なるＡｌＧａＮからなる。また、ＡｌＧａＮ層２０は、Ａｌ濃度の異なる複数の層構成を有していてもよい。ＧａＮ層１６とＡｌＧａＮ層２０との界面にバンドオフセットが形成されると共に、ＡｌＧａＮ／ＧａＮ界面にＡｌＧａＮ層２０及びＧａＮ層１６の自発分極及びピエゾ分極によって、正の電荷が発生することにより、ＧａＮ層１６の表面には、２ＤＥＧが生成される。本実施の形態では、２ＤＥＧが生成されたＧａＮ層１６の表面層を２ＤＥＧ層１８という。このとき、正の電荷の量は、ＧａＮ層１６及びＡｌＧａＮ層２０の膜厚とＡｌ組成の調整によって、制御される。なお、本実施の形態では、ＧａＮ層１６の厚さは２ｎｍ以上、５００ｎｍ以下が好ましい。また、ＡｌＧａＮ層２０の厚さは１ｎｍ以上、５０ｎｍ以下であり、Ａｌ組成比が０．０１以上、０．９９以下であることが好ましい。
電子走行層と電子供給層の組み合わせとしては、ＧａＮ／ＡｌＧａＮの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮの組み合わせであってもよい。これらの組み合わせの場合であっても、２ＤＥＧの濃度を最適範囲内とするため、電子供給層及び電子走行層の膜厚及び組成比を適宜調整すればよい。
本実施の形態では、ＡｌＧａＮ層２０を貫通してＧａＮ層１６に達する深さまでリセス部２１が形成されており、図１のようにゲート絶縁膜２２がリセス部２１の内部及びＡｌＧａＮ層２０の表面（ゲート電極２８とソース電極２４との間の表面、及びゲート電極２８とドレイン電極２６との間の表面）を覆うように形成されている。ゲート絶縁膜２２は、ＳｉＯ２やＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、または、これらの複合膜を用いることができる。
ソース電極２４及びドレイン電極２６は、オーミック電極であり、ＡｌＧａＮ層２０上に直接形成されている。ゲート電極２８は、リセス部２１に形成されており、本実施の形態では、ゲート電極２８の下部（ＭＯＳＦＥＴ部の下部）がＧａＮ層１６になっている。
ＳＢＤ金属電極３０は、ゲート電極２８のドレイン電極２６側の端部２３の外側のＡｌＧａＮ層２０上の位置に、ＡｌＧａＮ層２０とショットキー接合されて形成されており、ソース電極２４に電気的に接続されている。
図１に示した窒化物系半導体素子１０の等価回路図を図２に示す。ゲート電極２８にオフ信号が入ると、本実施の形態の窒化物系半導体素子１０はノーマリオフのデバイスであるため、ＭＯＳＦＥＴ部３２はオフ状態となる。ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなることから、ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。ＭＯＳＦＥＴ部３２のドレイン側にはＳＢＤ金属電極３０が２ＤＥＧ層１８をオフ状態にするための概略数Ｖ程度の電圧がかかるだけで、ＭＯＳＦＥＴ部３２がオフ状態でもゲート電極２８の端部のゲート絶縁膜２２には大きな電界が印加されず、一方、ＳＢＤ金属電極３０とドレインとの間には大きな電圧が印加される。
一方、ゲート電極２８にオン信号が入ると、ＭＯＳＦＥＴ部３２は導通状態となって、ＭＯＳＦＥＴ部３２のドレイン側の電圧値がソース電極２４の電圧値と近くなり、ＳＢＤ金属電極３０がオフ状態からオン状態へと移行して、デバイス全体で導通状態となる。
本実施の形態の窒化物系半導体素子１０及び図２１に示した従来の窒化物系半導体素子１０００の２ＤＥＧのキャリア濃度と耐圧との関係を図３に示す。一般に、２ＤＥＧのキャリア濃度は、２×１０１２ｃｍ−２以上、１×１０１３ｃｍ−２以下で用いられる。しかしながら図２１に示したような従来の窒化物系半導体素子１０００では、２ＤＥＧのキャリア濃度を２×１０１２ｃｍ−２以上に大きくすると耐圧が極端に低下するが、本実施の形態の窒化物系半導体素子１０は、上述した構造をとることにより、２ＤＥＧのキャリア濃度を一般に、好ましいとされている濃度である５×１０１２ｃｍ−２以上に大きくしても、耐圧を維持することができるようになった。すなわち、低いオン抵抗と高い耐圧とを同時に実現することが可能となった。
さらに、オフ状態のときに、ＭＯＳＦＥＴ部３２のドレイン側に大きな電圧が印加されないため、ゲート絶縁膜２２を保護することが可能となった。また、スイッチング動作時において、ドレイン電極２６に電圧の時間変化ｄｖ／ｄｔが発生するとき、ＭＯＳＦＥＴ部３２のドレイン側の電圧値の上昇が１０Ｖ前後となり、従来のドレイン電極２６に印加されていた電圧値と同等の電圧値（例えば３００〜５００Ｖ程度）が印加されていた状態に比べて、ＭＯＳＦＥＴ部３２のドレイン側の電圧値が小さくなったため、ゲート・ドレイン間容量に起因した帰還容量が著しく低減でき、より高速なスイッチング動作が可能となる副次的な効果が得られる。
また、従来のＭＯＳ型デバイスでは、一般に、ゲート電極２８端部での電界緩和のために、ゲート電極２８によるフィールドプレートを設ける必要があった。当該フィールドプレートを設けることでゲート・ドレイン間距離が近くなるため、さらにゲート・ドレイン間容量に起因した帰還容量が増加して、スイッチング特性に悪影響を与える場合があった。本発明の窒化物系半導体素子１０では、ゲート電極２８にこのようなフィールドプレートを設けなくとも、ゲート電極２８端部での電界が緩和されるため、当該フィールドプレートに起因した帰還容量の増加を防止することができ、さらにスイッチング特性が改善されるという効果が得られる。
さらに、窒化物系半導体素子１０をインバータに使用する場合においては、負荷側が短絡して、窒化物系半導体素子１０がオン状態のままで大きな電圧が印加されてしまう、いわゆる短絡状態であっても、ある程度窒化物系半導体素子１０が破壊されずに耐えられなければいけない。図２１に示したような従来の窒化物系半導体素子１０００では、短絡時には、ＭＯＳゲートのドレイン側に大きな電圧が印加されて、短絡耐量は殆ど期待できなかった。一方、本実施の形態の窒化物系半導体素子１０では、短絡時であっても、ＭＯＳＦＥＴ部３２が電流緩和領域に入ると、ＳＢＤ金属電極３０とＭＯＳＦＥＴ部３２のドレイン側の間に電圧が発生して、２ＤＥＧ層１８が空乏化するため、ピンチオフして電流を制限するように働く。当該動作により、過大な電流が流れたり、ＭＯＳＦＥＴ部３２のドレイン側に過大な電圧が印加されたりするのを低減できるようになった。これにより、短絡耐量が従来の窒化物系半導体素子１０００よりも著しく向上して、破壊されにくい窒化物系半導体素子１０が得られるようになった。
さらにまた、上述のように、図２１に示したような従来の窒化物系半導体素子１０００では、内蔵ダイオード（ＦＷＤ）が存在しないため、インバータ等に使用する場合では、外部にＦＷＤを接続する必要がある場合があった。本実施の形態の窒化物系半導体素子１０では、ＳＢＤ金属電極３０とＭＯＳＦＥＴ部３２のドレイン側端部との間でショットキーダイオードを構成しているため、ＦＷＤを内蔵していることになり、新たに外部にＦＷＤを接続する必要がないため、全体の大きさを従来に比べて著しく縮小することが可能となった。
本実施の形態の窒化物系半導体素子１０の図１に示した概略構成の断面図よりも詳細な断面構造の一例を図４に示す。
図４に示すように、ＳＢＤ金属電極３０とドレイン電極２６との間のＡｌＧａＮ層２０の表面にはフィールド絶縁膜３６が設けられており、また、ゲート電極２８の表面を覆うように絶縁膜３７が設けられている。ＳＢＤ金属電極３０と短絡するためのソース電極２４により、ＳＢＤ金属電極３０とドレイン電極２６との間にひさし状のフィールドプレート構造２４ａ（以下、ＦＰという）を構成しており、ＳＢＤ金属電極３０端部での電界集中を防止するようにしている。また、ドレイン電極２６においても同様なＦＰ構造２６ａが付加されている。
窒化物系半導体素子１０の表面（ゲート電極２８等の電極が形成されている側の面、図４では上側にあたる面）には、外部からのごみや影響等を最低限に抑えるための表面保護膜３８が設けられている。基板１２の裏面には、裏面電極３５が形成されている。裏面電極３５は、通常はソース電極２４と短絡する場合が多いが、ドレイン電極２６と短絡したり、あるいはどちらとも接続しない（短絡しない）ようにしたり等、用途やパッケージ構造に合わせて接続を変更してもよい。
なお、窒化物系半導体素子１０では、ＳＢＤ金属電極３０をＡｌＧａＮ層２０上に設けるための面積が必要になる。これによりデバイスのサイズが大きくなってしまうことや、ソース・ドレイン間の距離が長くなることにより素子抵抗が増大することを軽減するために、図４に示した長さＬ１、Ｌ２をできる限り小さくすることが好ましいが、以下に説明するような制限が設けられているため、当該制限を考慮して長さＬ１、Ｌ２が定められる。なお、長さＬ１は、リセス部２１の内側壁におけるゲート絶縁膜２２とＡｌＧａＮ層２０との接合部からＳＢＤ金属電極３０のゲート電極２８側端部までの距離であり、長さＬ２は、ＳＢＤ金属電極３０の長さ（ゲート電極２８側端部からドレイン電極２６側端部までの長さ）である。
窒化物系半導体素子１０がオフ状態である場合、ＡｌＧａＮ層２０／ＧａＮ層１６の界面の２ＤＥＧ層１８のＳＢＤ金属電極３０直下は、２ＤＥＧが空乏化しており、図４に示すように、容量Ｃ１、Ｃ２としてモデル化することができる。
これによりＳＢＤ金属電極３０直下の電圧値Ｖ１は、下記式（１）〜（３）により得られる。
Ｖ１＝Ｃ２×Ｖｄｓ／（Ｃ１＋Ｃ２） （Ｖｄｓ：ドレイン・ソース間電圧） ・・・式（１）
Ｃ１∝Ｌ２／Ｌ４ （Ｌ４：ＡｌＧａＮ層２０の層厚） ・・・式（２）
Ｃ２∝Ｌ３／Ｌ５ （Ｌ３：ＧａＮ層１６の層厚、Ｌ５：ドレイン電極２６端部からＳＢＤ金属電極３０のドレイン電極２６側端部までの距離） ・・・式（３）
例えば具体的一例として、Ｌ２＝１μｍ、Ｌ３＝１μｍ、Ｌ４＝２０ｎｍ、及びＬ５＝１０μｍとした場合、Ｖ１は下記式（４）として与えられる。
Ｖ１＝０．００２×Ｖｄ （Ｖｄ：ドレイン電圧） ・・・式（４）
Ｖｄ＝１ｋＶとして電圧を印加すると、Ｖ１＝２Ｖとなる。これは簡単なモデルによる説明だが、実際には、容量Ｃ１、Ｃ２は、様々な要因により、上述の式（２）、（３）のような簡単な式では表せず、本発明者の経験等を考慮すると実際には電圧Ｖ１は、上記（４）式の５倍程度の電圧上昇を伴う。
従って、実際のデバイス構造においては、上記式（２）〜（４）と合わせて下記式（５）のようになる。
Ｖ１＝０．１×Ｖｄ／（Ｌ５×Ｌ２） （Ｌ２、Ｌ５共にμｍ単位） ・・・式（５）
電圧Ｖ１が定常的にゲート電極２８に印加されても問題ない程度とするためには、下記式（６）を満たす必要がある。
Ｖ１＜Ｅｍａｘ×ｄｏｘ （Ｅｍａｘ：ゲート絶縁膜２２に定常的に印加しても良い最大電界値、ｄｏｘ：ゲート絶縁膜２２の膜厚） ・・・式（６）
上記式（５）、（６）を合わせると長さＬ２に対して下記式（７）の関係を満たす必要がある。
Ｌ２＞０．１×Ｖｄ／（Ｌ５×Ｖｄ×Ｅｍａｘ） ・・・式（７）
電界値Ｅｍａｘは、ゲート絶縁膜２２がＳｉＯ２である場合、一般に３ＭＶ／ｃｍ程度である。電圧Ｖｄと長さＬ５から得られる電界値は１００Ｖ／μｍ程度であることが一般に知られているため、上記式（７）は下記式（８）のように簡略化される。
Ｌ２＞１０／（Ｅｍａｘ×ｄｏｘ） ・・・（８）
例えば、ゲート絶縁膜２２の膜厚ｄｏｘ＝６０ｎｍである場合、長さＬ２＝０．６μｍ程度以上となる。ゲート絶縁膜２２をより薄くした場合には、さらに長さＬ２を短くすることが困難になる。これらと、実際の窒化物系半導体素子１０の製造方法を鑑みると、ゲート絶縁膜２２の膜厚を厚くして０．１μｍ程度とした場合には、上記式（８）より、Ｌ２＝０．３μｍ程度が下限値として得られる。
また、長さＬ１もＭＯＳＦＥＴ部３２のソース・ドレイン間耐圧を決める要素であることは当業者に一般的に理解されている。すなわち、ＭＯＳＦＥＴ部３２のドレイン側端部の電圧値は、上述した電圧値Ｖ１とほぼ同じ電圧値となることから、長さＬ１を極端に短くしてしまうと、当該耐圧が低下してしまう。当該耐圧が低下してしまうと、ドレイン電極２６に大きな電圧が印加された場合、ＭＯＳＦＥＴ部３２のドレイン側端部に当該耐圧以上の大きな電圧が印加されることになり、ゲート絶縁膜２２が破壊されてしまう。従って、上記電圧Ｖ１が印加されても、長さＬ１で示した領域でのブレークダウンが発生しないような長さに長さＬ１を設定する必要がある。具体的には、長さＬ１は、ＧａＮ層１６の耐圧で決められる。本発明者の経験により、ＧａＮ層１６の横方向耐圧は上記のように１００Ｖ／μｍ程度であることから、電圧Ｖ１として２０Ｖ以上の耐圧を持たせるためには、Ｌ１＝０．２μｍ以上とする必要がある。
なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。
ＭＯＣＶＤ法や、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板１２上にバッファ層１４及びＧａＮ層１６を順次積層させる。さらに、ＧａＮ層１６の上にＡｌＧａＮ層２０を同様にエピタキシャル成長法により形成する（図５参照）。なお、２ＤＥＧのキャリア濃度を制御するため、ＡｌＧａＮ層２０では、Ａｌの組成や層厚が調整される。
次に、ＡｌＧａＮ層２０の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、リセス部２１が形成される領域の、ＡｌＧａＮ層２０及びＧａＮ層１６（一部）をエッチングにより除去する。さらに、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ２膜等のゲート絶縁膜２２をリセス部２１及び電極が形成される側の素子の表面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、ソース電極２４、ドレイン電極２６、及びＳＢＤ金属電極３０が形成される領域等のゲート絶縁膜２２をエッチング除去する（図６参照）。
さらに、スパッタ法や真空蒸着法等によりソース電極２４、ドレイン電極２６、及びゲート電極２８を形成する。また、ＳＢＤ金属電極３０を形成する。さらに、ソース電極２４とＳＢＤ金属電極３０とを電気的に接続することにより、図１に示した本実施の形態の窒化物系半導体素子１０が製造される。
以上説明したように、本発明者の多くの実験と破壊メカニズムの解析の結果得られた本実施の形態の窒化物系半導体素子１０では、ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。
このように本実施の形態では、ゲート電極２８にオフ信号が入ると、ＳＢＤ金属電極３０によりＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断され、ＭＯＳＦＥＴ部３２のドレイン側端部に集まる正孔をソース電極２４へ排出するため、ドレイン電極２６に大きな電圧が印加された場合であっても、ゲート電極２８の端部のゲート絶縁膜２２には大きな電界が印加されない。
従って、ゲート絶縁膜２２の破壊を防止すると共に、信頼性を向上させることができ、高耐圧高速低抵抗の高性能な窒化物系半導体素子１０が得られる。
なお、本実施の形態の窒化物系半導体素子１０では、電子供給層としてＡｌＧａＮ層２０を用いているがこれに限らず、ＡｌＧａＮが主成分であればよい。また、本実施の形態の窒化物系半導体素子１０では、基板１２上に１つの窒化物系半導体素子１０が形成されている構成について説明したがこれに限らず、１つの基板１２上に、お互いに電気的に絶縁された複数の窒化物系半導体素子１０を配置して、お互いに配線することによってインバータ等を構成してもよい。
［第２の実施の形態］
第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図７に示す。本実施の形態の窒化物系半導体素子５０では、リセス部５１がＧａＮ層１６に達していない、すなわちＭＯＳＦＥＴ部３２の下部がＡｌＧａＮ層２０であるように形成されている。ＭＯＳＦＥＴ部３２の閾値をある程度低くしても良い場合には、このように構成することが好ましい。なお、本実施の形態では、リセス部５１が形成されているＡｌＧａＮ層２０が十分に薄いため、ＧａＮ層１６の表面に生成された２ＤＥＧは濃度が十分に低く、ノーマリオフ型の窒化物系半導体装置として動作する。
第１の実施の形態の窒化物系半導体素子１０のようにＧａＮ層１６上にゲート絶縁膜５２を形成する場合では、リセス部５１を形成する際のエッチングプロセスによるダメージ等により、ＧａＮ層１６表面に形成される電子の反転層の移動度が低下する。ＧａＮ層１６とＡｌＧａＮ層２０との界面よりも上部にゲート絶縁膜５２を形成することにより、移動度の低下を防止することができる。この場合には、ＭＯＳチャネルはＧａＮ層１６／ＡｌＧａＮ層２０界面に形成されるため、ＭＯＳＦＥＴ部３２の抵抗の上昇が抑えられるという利点が生じる。
このように本実施の形態の窒化物系半導体素子５０では、リセス部５１がＡｌＧａＮ層２０内に形成されているため、ＧａＮ層１６表面に形成される電子の反転層の移動度の低下を防止すると共に、ＭＯＳＦＥＴ部３２の抵抗の上昇を抑えることができるという効果がさらに得られる。従って、安価で高性能なデバイスを提供することができる。
［第３の実施の形態］
第３の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０及び第２の実施の形態の窒化物系半導体素子５０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図８に示す。本実施の形態の窒化物系半導体素子６０では、第１の実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０とショットキー接合された電極としてＳＢＤ金属電極３０が設けられているがこれにかわり、ＡｌＧａＮ層２０とｐｎ接合されたｐ−ＡｌＧａＮ層６４（半導体層）と、ｐ−ＡｌＧａＮ層６４の上にオーミック接合された電極が設けられている。
本実施の形態の窒化物系半導体素子６０は、ＡｌＧａＮ層２０の上にｐｎ接合されたｐ−ＡｌＧａＮ層６４が設けられており、さらにｐ−ＡｌＧａＮ層６４の上にオーミック電極６２が形成されている。
本実施の形態の窒化物系半導体素子６０のｐ−ＡｌＧａＮ層６４においても、第１の実施の形態の窒化物系半導体素子１０のＳＢＤ金属電極３０と同様に、ＭＯＳＦＥＴ部３２のドレイン側端部に集まる正孔をソース電極２４に排出する機能を有しているため、同様の効果が得られる。
なお、第１の実施の形態に示したＳＢＤ金属電極３０と本実施の形態のｐ−ＡｌＧａＮ層６４とを混載するように構成してもよい。
［第４の実施の形態］
第４の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第３の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図９に、また、上（ソース電極２４、ドレイン電極２６、及びゲート電極２８が形成されている側）から見た平面図を図１０に示す。なお、図９は図１０におけるＡ−Ａ断面での構成である。本実施の形態の窒化物系半導体素子７０では、第１の実施の形態の窒化物系半導体素子１０ではＡｌＧａＮ層２０上に設けられていたＳＢＤ金属電極３０にかわり、ＡｌＧａＮ層２０及びＧａＮ層１６に埋込まれたＳＢＤ金属電極７２が設けられている。
本実施の形態では、ＡｌＧａＮ層２０の表面から、ＡｌＧａＮ層２０を貫通し、ＧａＮ層１６に到るまでリセス部７４が形成されており、当該リセス部７４にＳＢＤ金属電極７２が設けられており、図１０におけるＢ−Ｂ断面での構成は図１に示したような構成となる。なお、リセス部７４は、図１０に示すように、部分的に設けられている。
このようにリセス部７４内にＳＢＤ金属電極７２が設けられていることにより、ＭＯＳＦＥＴ部３２界面に蓄積する正孔をより効率的にソース電極２４に排出することができる。
なお、リセス部７４の深さは、少なくともＡｌＧａＮ層２０内部まででもよいが、好ましくは図９に示したようにＧａＮ層１６に到達している方がよく、特に２ＤＥＧの発生部分（２ＤＥＧ層１８）にＳＢＤ金属電極７２が接触していることが好ましい。
［第５の実施の形態］
第５の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第４の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０、７０）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１１に示す。本実施の形態の窒化物系半導体素子８０では、ゲート絶縁膜２２の下部領域に第１のｎ＋領域となるソース電極２４側のｎ＋ＡｌＧａｎ層８３−１及びｎ＋ＧａＮ層８２−１と、ＳＢＤ金属電極３０側のｎ＋ＡｌＧａＮ層８３−２及びｎ＋ＧａＮ層８２−２が設けられていると共に、ドレイン電極２６の下部に第２のｎ＋領域となるｎ＋ＡｌＧａＮ層８４及びｎ＋ＧａＮ層８６が設けられている。
ソース電極２４とゲート電極２８との間のゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層８３−１は、ソース電極２４と接合されている。また、ゲート電極２８とＳＢＤ金属電極３０との間のゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＧａＮ層８２−２及びｎ＋ＡｌＧａＮ層８３−２は、ＳＢＤ金属電極３０とは接続されていない。
本実施の形態のｎ＋領域（ｎ＋ＧａＮ層８２−１、８２−２及びｎ＋ＡｌＧａＮ層８３−１、８３−２）は、ＡｌＧａＮ層２０を形成後、該当個所にＳｉを１０１５ｃｍ−２程度でイオン注入し、その後１０００℃前後で熱処理することにより、ＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層８３−１、８３−２に、ＧａＮ層１６がｎ＋ＧａＮ層８２−１、８２−２に変化することで形成される。
このようにゲート絶縁膜２２下部領域にｎ＋領域が設けられていることにより、ゲート絶縁膜２２の側壁部分（リセス部２１の側壁部分）がチャネル領域となっているために、当該側壁部分を伝わって流れる抵抗成分を除去することができ、窒化物系半導体素子８０全体の抵抗を小さくすることができる。
また、本実施の形態の窒化物系半導体素子８０では、ドレイン電極２６の下部領域のＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層８４に、ＧａＮ層１６がｎ＋ＧａＮ層８６に変化している。これにより、ドレイン電極２６のオーミック抵抗を小さくすることができると共に、リーク電流を減少させることができる。
［第６の実施の形態］
第６の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０、７０、８０）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１２に示す。本実施の形態の窒化物系半導体素子９０では、第１〜第５の実施の形態のＡｌＧａＮ層２０にかわり、ＧａＮ層９２−ＡとＡｌＮ層９２−Ｂとが繰り返し積層されてなる電子供給層９２が設けられている。
図１２では、電子供給層９２をＧａＮ層９２−ＡとＡｌＮ層９２−Ｂとが３回、繰り返し積層されている場合を示している。このように電子供給層９２を、ＧａＮ層９２−ＡとＡｌＮ層９２−Ｂとが繰り返し積層された積層構造とすることにより、２ＤＥＧ層１８のキャリア濃度を高濃度、例えば、１×１０１３ｃｍ−２を越える濃度とし、窒化物系半導体素子９０を低抵抗化することができる。
ところで、第１の実施の形態では、第１の実施の形態の窒化物系半導体素子１０は、２ＤＥＧのキャリア濃度が２×１０１２ｃｍ−２以上、１×１０１３ｃｍ−２以下で用いられることについて述べたが、これは、キャリア濃度が１×１０１３ｃｍ−２を越える範囲では、耐圧の低下が問題になる場合があるからである。図１３に、本実施の形態の窒化物系半導体素子９０、第１の実施の形態の窒化物系半導体素子１０、及び図２１に示した従来の窒化物系半導体素子１０００の２ＤＥＧのキャリア濃度と耐圧との関係を示す。
一般に、窒化物系半導体素子の耐圧は、ＧＤ（ゲート−ドレイン）間距離に依存し、ＧＤ間距離が大きくなるほど、耐圧は、大きくなる。そのため、キャリア濃度が１×１０１３ｃｍ−２を越える場合には、ＧＤ間距離を大きくとることにより、耐圧の低下による問題を解消することができる。そのため、本実施の形態の窒化物系半導体素子９０では、第１の実施の形態の窒化物系半導体素子１０よりもＧＤ間距離を大きくしている。
図１３に示すように、本実施の形態の窒化物系半導体素子９０では、耐圧が向上されているため、耐圧が低下していく傾向にあるキャリア濃度が１×１０１３ｃｍ−２を越える範囲（好ましくは、２×１０１３ｃｍ−２以下）においても、実用上、充分な耐圧が得られることが可能となった。
なお、本実施の形態では、上述のように、電子供給層９２がＧａＮ層９２−ＡとＡｌＮ層９２−Ｂとが３回、繰り返し積層されている積層構造（図１２参照）である場合について示したが、積層回数、電子供給層９２全体におけるＡｌの組成比率、電子供給層９２の膜厚等、これに限定されるものではない。
図１４に、本実施の形態の窒化物系半導体素子９０における、積層回数とキャリア濃度との関係を示す。なお、ここでは、積層回数にかかわらず、電子供給層９２全体の膜厚及びＡｌの組成比率は、略同様としている。具体的例として、積層回数が３回の場合では、ＧａＮ層９２−Ａ＝６．２０ｎｍ、ＡｌＮ層９２−Ｂ＝２．１０ｎｍ、電子供給層９２＝２４．９ｎｍ、ＡｌＮ膜厚比＝０．２５３としている。
図１４に示すように、本実施の形態の窒化物系半導体素子９０では、積層回数にかかわらず、いずれも高いキャリア濃度が得られているが、積層回数により、キャリア濃度は異なる。
また、図１５に、本実施の形態の窒化物系半導体素子９０における、電子供給層９２全体のＡｌの組成比率とキャリア濃度との関係を示す。なお、ここでは、電子供給層９２全体の膜厚及びＡｌの組成比率は、略同様としており、またＡｌＮ層９２−Ｂの膜厚＝０．５５ｎｍで同一としており、ＧａＮ層９２−Ａの膜厚及び繰り返し回数を変化させている。
図１５に示すように、電子供給層９２全体のＡｌの組成比率が増加するのに応じて、キャリア濃度も増加する。
また、図１６に、本実施の形態の窒化物系半導体素子９０における、電子供給層９２の膜厚とキャリア濃度との関係を示す。なお、ここでは、電子供給層９２全体のＡｌの組成比率は略同様としており、繰り返し回数は１２回としている。ＧａＮ層９２−Ａ及びＡｌＮ層９２−Ｂの膜厚を変化させることにより、電子供給層９２全体の膜厚を変更させている。
図１６に示すように、電子供給層９２全体の膜厚が増加するのに応じて、キャリア濃度も増加する。
このように、窒化物系半導体素子９０では、積層回数、電子供給層９２全体におけるＡｌの組成比率、電子供給層９２の膜厚等により、キャリア濃度が異なるため、これらは、所望のキャリア濃度や窒化物系半導体素子９０の特性等に応じて、定めればよい。
また、本実施の形態では、電子供給層９２を２種類の層（ＧａＮ層９２−Ａ及びＡｌＮ層９２−Ｂ）により構成しているがこれに限らず、３種類以上の層で構成するようにしてもよい。
［第７の実施の形態］
第７の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第６の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０、７０、８０、９０）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１７に示す。本実施の形態の窒化物系半導体素子１００では、電子供給層１０２が、ＧａＮ層１６と接する側に、ＡｌＮ層１０２−Ｃが備えられている。
図１７に示した本実施の形態の窒化物系半導体素子１００では、具体的例として、電子供給層１０２を、膜厚が１．６０ｎｍのＧａＮ層１０２−Ａと膜厚が０．５５ｎｍのＡｌＮ層１０２−Ｂとが、１２回繰り返し積層された積層構造と、ＡｌＮ層１０２−Ｃとからなるように構成している。
このように、電子供給層１０２が、ＡｌＮ層１０２−Ｃを備えることにより、キャリアの移動度を向上させることができる。図１８に、本実施の形態の窒化物系半導体素子１００における、ＡｌＮ層１０２−Ｃの膜厚とキャリア移動度との関係を示す。図１８に示すように、ＡｌＮ層１０２−Ｃの膜厚によりキャリア移動度は、変化するため、ＡｌＮ層１０２−Ｃの膜厚は、０．５〜１．５ｎｍ程度が好ましく、１ｎｍ程度がより好ましい。
なお、本実施の形態では、電子供給層１０２は、ＧａＮ層１０２−ＡとＡｌＮ層１０２−Ｂとによる積層構造と、ＧａＮ層１６と、の間にＡｌＮ層１０２−Ｃを備えるように構成しているがこれに限らず、例えば、第１〜第５の実施の形態のように単一の電子供給層であるＡｌＧａＮ層（ＡｌＧａＮ層２０）と、ＧａＮ層１６と、の間にＡｌＮ層１０２−Ｃを備えるように構成してもよい。
［第８の実施の形態］
第８の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第７の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０、７０、８０、９０、１００）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１９に示す。本実施の形態の窒化物系半導体素子１２０では、電子供給層２０とゲート絶縁膜１２２との間の、リセス部２１の周囲を除いた領域に電界緩和層１２４が設けられている。
第１の実施の形態では、ゲート電極２８端部での電界が緩和されるため、ゲート・ドレイン間距離が近くなってしまうフィールドプレートを設ける必要がなく、帰還容量の増加を防止することができることについて述べた。第１の実施の形態の窒化物系半導体素子１０では、ＭＯＳＦＥＴ部３２がオフ時には、ゲート絶縁膜２２に高電圧が印加されない構造であるため、このように、フィールドプレートを設ける必要がない。しかしながら、オン時には、ゲート絶縁膜２２に高電圧が印加されるため、ゲート電極２８端部に電界を緩和するための構造（電界緩和構造）が必要とされる場合がある。
そこで本実施の形態の窒化物系半導体素子１１０では、当該電界緩和構造として、電子供給層２０とゲート絶縁膜１２２との間の、リセス部２１の周囲を除いた領域に電界緩和層１２４が設けられている。
電界緩和層１２４を設けることにより、ゲート絶縁膜１２２は、電子供給層２０の表面及び電界緩和層１２４の表面で折れ曲がった、多段（本実施の形態では２段）構造を有するように形成される。このようにゲート絶縁膜１２２では、電界緩和層１２４により、電界緩和層１２４の膜厚に応じた段差が生じ、ゲート電極の端部１２３に集中する電界を当該段差部分に分散させるため、ゲート電極の端部１２３に集中する電界を緩和することができる。
電界緩和層１２４としては、ＳｉＯ２やＳｉＮ、または、これらの複合膜等を用いることができ、好ましくは、ＳｉＯ２膜が用いられる。また、電界緩和層１２４の膜厚は、当該膜厚に応じて電界が緩和されるため、オン時にゲート絶縁膜１２２に印加される電圧値等に応じて定められるが、０．０５〜０．５ｎｍが好ましい。
［第９の実施の形態］
第９の実施の形態の窒化物系半導体素子は、第１の実施の形態〜第８の実施の形態の窒化物系半導体素子（窒化物系半導体素子１０、５０、６０、７０、８０、９０、１００、１１０）と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図２０に示す。本実施の形態の窒化物系半導体素子１３０では、電子供給層２０の表面にＧａＮよりなるキャップ層１３２が設けられている。キャップ層１３２の膜厚は、０．５〜１０ｎｍが好ましい。
このようにＧａＮよりなるキャップ層１３２を電子供給層２０の表面に設けることにより、高電圧が印加された際にドレイン電流が減少する、コラプスを低減することができる。
なお、本実施の形態では、キャップ層１３２を図２０に示すように、リセス部２１を除いた電子供給層２０の表面全体に設けられているがこれに限らず、ソース電極２４、ドレイン電極２６、及びＳＢＤ金属電極３０の下部にあたる領域には設けないようにしてもよい。
なお、上述の第１〜第９の実施の形態では、説明及び図示を省略したが、窒化物系半導体素子の表面（電子供給層が設けられている側の面）全体には、例えば、ＳｉＮｘよりなる表面保護膜（パッシベーション膜）を設けることが好ましい。
１０、５０、６０、７０、８０、９０、１００、１１０、１３０ 窒化物系半導体素子
１２ 基板
１４ バッファ層
１６ ＧａＮ層
１８ ２ＤＥＧ層
２０ ＡｌＧａＮ層（電子供給層）
２１、５１ リセス部
２２、５２、１２２ ゲート絶縁膜
２４ ソース電極
２６ ドレイン電極
２８ ゲート電極
３０、７２ ＳＢＤ金属電極
３２ ＭＯＳＦＥＴ部
６４ ｐ−ＡｌＧａＮ層
９２、１０２ 電子供給層、９２−Ａ、１０２−Ａ ＧａＮ層、 ９２−Ｂ、１０２−Ｂ ＡｌＮ層、１０２−Ｃ ＡｌＮ層
１２４ 電界緩和層
１３２ キャップ層

Claims (16)

  1. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、
    前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、
    前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、
    前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、
    前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、
    前記ソース電極から前記リセス部の下部領域に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記ソース電極に接続された第１のｎ＋層と、
    前記リセス部の下部領域から前記キャリア輸送用電極の手前に到るまでの前記ゲート絶縁膜の下部領域に形成され、前記キャリア輸送用電極に接続されていない第２のｎ＋層と、
    を備えた窒化物系半導体装置。
  2. 前記ドレイン電極の下部領域の電子供給層及び電子走行層がｎ＋層である、請求項１に記載の窒化物系半導体装置。
  3. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなり、組成が異なる少なくとも二種類の層が繰り返し積層された積層構造を有する電子供給層と、
    前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、
    前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、
    前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、
    前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、
    を備えた窒化物系半導体装置。
  4. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
    前記電子走行層との間にＡｌＮからなる層を備え、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、
    前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、
    前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、
    前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、
    前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、
    を備えた窒化物系半導体装置。
  5. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、
    前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、
    前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、
    前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、
    前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、
    前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層と、
    を備え、前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する、窒化物系半導体装置。
  6. 基板と、
    前記基板上に形成されたバッファ層と、
    前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
    前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつ、少なくとも一層からなる電子供給層と、
    前記電子供給層の表面から少なくとも前記電子供給層に到るまでの領域に形成されたリセス部と、
    前記電子供給層上に前記リセス部を挟んで対向する位置に形成されたソース電極及びドレイン電極と、
    前記リセス部内部を覆うように、前記リセス部から前記電子供給層の表面にわたって形成されたゲート絶縁膜と、
    前記リセス部内の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間に形成され、かつ前記ソース電極に接続されて前記ソース電極にキャリアを輸送するためのキャリア輸送用電極と、
    前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、ＧａＮよりなるキャップ層と、
    を備えた窒化物系半導体装置。
  7. 前記電子供給層は、前記電子走行層との間に、ＡｌＮからなる層を備えた、請求項３に記載の窒化物系半導体装置。
  8. 前記リセス部の周囲を除いた、前記電子供給層と前記ゲート絶縁膜との間の領域に、電界緩和層を備え、
    前記ゲート絶縁膜は、前記電子供給層と前記電界緩和層との段差に応じた多段構造を有する、請求項３、請求項４、及び請求項７のいずれか１項に記載の窒化物系半導体装置。
  9. 前記電子供給層の表面の少なくとも、前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成されない領域に、ＧａＮよりなるキャップ層を備えた、請求項３から請求項５、請求項７、及び請求項８のいずれか１項に記載の窒化物系半導体装置。
  10. 前記キャリア輸送用電極が、前記電子供給層及び前記電子走行層の少なくとも一方とショットキー接合されている、請求項１から請求項９のいずれか１項に記載の窒化物系半導体装置。
  11. 前記電子供給層の表面から前記電子供給層内部または前記電子走行層内部に到る深さまでの領域に前記キャリア輸送用電極が形成されている請求項１０に記載の窒化物系半導体装置。
  12. 前記電子供給層とｐｎ接合する半導体層を備え、前記半導体層上に前記キャリア輸送用電極がオーミック接合されている、請求項１から請求項９のいずれか１項に記載の窒化物系半導体装置。
  13. 前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である、請求項１から請求項１２のいずれか１項に記載の窒化物系半導体装置。
  14. 前記電子供給層は、ＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である、請求項１から請求項１３のいずれか１項に記載の窒化物系半導体装置。
  15. 前記電子走行層に発生する２次元電子ガスのキャリア濃度は２×１０１２ｃｍ−２以上、かつ、２×１０１３ｃｍ−２以下である、請求項１から請求項１４のいずれか１項に記載の窒化物系半導体装置。
  16. 前記ソース電極、前記ドレイン電極、及び前記キャリア輸送用電極が形成された前記電子供給層の表面を覆うように形成された保護膜を備えた、請求項１から請求項１５のいずれか１項に記載の窒化物系半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
WO2011066862A1 (en) * 2009-12-03 2011-06-09 Epcos Ag Bipolar transistor with lateral emitter and collector and method of production
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
JP6050018B2 (ja) * 2012-04-04 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2013229493A (ja) * 2012-04-26 2013-11-07 Sharp Corp Ｉｉｉ族窒化物半導体積層基板およびｉｉｉ族窒化物半導体電界効果トランジスタ
US9184275B2 (en) * 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US8803246B2 (en) * 2012-07-16 2014-08-12 Transphorm Inc. Semiconductor electronic components with integrated current limiters
KR101927408B1 (ko) * 2012-07-20 2019-03-07 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP6091941B2 (ja) * 2012-09-27 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置
KR101395026B1 (ko) * 2012-10-16 2014-05-15 경북대학교 산학협력단 질화물 반도체 소자 및 그 소자의 제조 방법
KR101927410B1 (ko) * 2012-11-30 2018-12-10 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP6200227B2 (ja) 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5954831B2 (ja) * 2013-03-26 2016-07-20 トヨタ自動車株式会社 半導体装置の製造方法
WO2014156492A1 (ja) * 2013-03-27 2014-10-02 シャープ株式会社 窒化物半導体素子
US9755059B2 (en) * 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
KR102156377B1 (ko) * 2014-02-21 2020-09-15 엘지이노텍 주식회사 반도체 소자
DE102014203851B4 (de) * 2014-03-03 2021-11-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schaltungsanordnung
JP2015173151A (ja) 2014-03-11 2015-10-01 株式会社東芝 半導体装置
KR102135163B1 (ko) * 2014-06-26 2020-07-20 한국전자통신연구원 반도체 소자 및 그 제작 방법
JP2016207934A (ja) * 2015-04-27 2016-12-08 シャープ株式会社 窒化物半導体装置
JP6646363B2 (ja) * 2015-06-02 2020-02-14 株式会社アドバンテスト 半導体装置
WO2017203849A1 (ja) * 2016-05-24 2017-11-30 株式会社デンソー 半導体装置
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
JP6729207B2 (ja) * 2016-09-06 2020-07-22 富士通株式会社 半導体装置及び半導体装置の製造方法
US9853145B1 (en) * 2016-10-04 2017-12-26 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method of manufacturing the same
WO2019003363A1 (ja) * 2017-06-28 2019-01-03 サンケン電気株式会社 半導体装置及びその製造方法
US10504995B1 (en) * 2018-08-09 2019-12-10 Semiconductor Components Industries, Llc Short-circuit performance for silicon carbide semiconductor device
US10985259B2 (en) * 2018-12-07 2021-04-20 Gan Systems Inc. GaN HEMT device structure and method of fabrication
JP7163806B2 (ja) * 2019-02-05 2022-11-01 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP7176475B2 (ja) * 2019-05-29 2022-11-22 株式会社デンソー 半導体装置
US11855198B2 (en) * 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
JP7543773B2 (ja) * 2020-08-25 2024-09-03 富士通株式会社 半導体装置及びその製造方法
CN116130518A (zh) * 2022-12-22 2023-05-16 深圳天狼芯半导体有限公司 低导通电阻的多层氮化镓hemt器件
CN116190440A (zh) * 2022-12-22 2023-05-30 深圳天狼芯半导体有限公司 共源共栅的多层氮化镓hemt器件及芯片
CN116864451B (zh) * 2023-07-07 2024-05-03 珠海镓未来科技有限公司 一种共源共栅级联型GaN器件、限流装置及其制备方法
CN118116915B (zh) 2024-04-23 2024-07-02 南京大学 一种梳齿状抗辐照GaN HEMT器件结构及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5130641B2 (ja) 2006-03-31 2013-01-30 サンケン電気株式会社 複合半導体装置
WO2003071607A1 (en) 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. GaN FIELD-EFFECT TRANSISTOR
US6900537B2 (en) 2002-10-31 2005-05-31 International Rectifier Corporation High power silicon carbide and silicon semiconductor device package
JP5597921B2 (ja) 2008-12-22 2014-10-01 サンケン電気株式会社 半導体装置
JP2010272728A (ja) 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法
JP5495257B2 (ja) 2009-10-09 2014-05-21 シャープ株式会社 Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法

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