CN105070752A - 一种具有集成二极管的异质结器件 - Google Patents
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Abstract
本发明涉及电力电子技术的集成器件的新技术，特别涉及一种具有集成二极管的异质结器件。该本发明主要采用在异质结晶体管的漂移区上方，引入具有表面钳位的异质结型二极管，以实现反向快速恢复二极管的功能，具有高的电流承载能力、高的工艺兼容性、以及高动态特性。本发明的有益效果为，通过在AlGaN/GaN？HFET势垒层上方引入极化异质结型二极管，实现了在漂移区上方集成了反向导通二极管。本发明同时能兼容常规工艺与异质结势垒层外延工艺，通过分布式外延方法可以提高异质结界面处的2DEG浓度的同时，也可以进一步改善器件整体性能。
Description
技术领域
本发明涉及半导体技术，特别是横向半导体器件的耐压区，以及半导体器件的异质结势垒层电场调制技术。
背景技术
在电力电子功率变换拓扑中，感应负载连接至异质结场效应晶体管(HFET)的情况下，在HFET截止时，需要消耗在电路内的感应负载中积累的能量；Si的MOSFET具有连接在器件结构中的漏极和源极之间的反并联寄生二极管，寄生二极管的阴极连接到漏极阳极连接到源极。当MOSFET截止时，使用寄生二极管的雪崩区域来消耗感应负载积累的能量。但是诸如GaN-HFET的化合物半导体场效应晶体管器件通常不具有P区因此不具有寄生二极管结构，所以在元件内不能有效地消耗来自感应负载的能量，当能量超过栅极-漏极耐压区，源极-漏极截止耐压时会引起元件失效。因此在具有自感的感应负载(如逆变器)的系统中需要将HFET和保护元件一起使用。
在氮化镓异质结型晶体管功率集成电路中，肖特基二极管与AlGaN/GaNHFET集成，肖特基二极管可以作为反向恢复二极管，消耗来自感应负载的能量。通常，异质结器件中集成肖特基二极管是在同一衬底上不同的刻蚀岛上制备的器件，并通过金属与其他异质结晶体管形成电气连接，从而获得集成的目的。
文献[1]给出了一种肖特基续流二极管的集成方案。该方案是通过在AlGaN/GaNHFET的源极引出跨越栅极的场板到漂移区，该场板与漂移区势垒层接触，形成肖特基二极管，最终实现反向恢复二极管的集成。该集成方案在不增加集成面积的情况下，有效的集成了肖特基二极管。由此可见，电力电子变换电路中，不增加集成的面积情况下，如何有效的集成反向恢复二极管已经成为异质结功率集成的研究的热点。新的集成方案和工艺技术将是功率晶体管集成电路不可或缺的推动力。文献[2]中提出了一种异质结极化二极管集成方案，该二极管承载反向恢复二极管的基本功能，消耗来自感应负载的能量。
[1]R.Reiner,P.Waltereit,B.Weiss,M.Wespel,R.Quay,M.Schlechtweg,M.Mikulla,andO.Ambacher,"IntegratedReverse-DiodesforGaN-HEMTStructures,"presentedattheProceedingsofthe27thInternationalSymposiumonPowerSemiconductorDevices&ICs,2015.
[2]A.Nakajima,S.-I.Nishizawa,H.Ohashi,R.Kayanuma,K.Tsutsui,S.Kubota,K.Kakushima,H.Wakabayashi,andH.Iwai,"GaN-BasedMonolithicPowerIntegratedCircuitTechnologywithWideOperatingTemperatureonPolarization-JunctionPlatform,"presentedattheProceedingsofthe27thInternationalSymposiumonPowerSemiconductorDevices&ICs,Hongkong,2015.
发明内容
本发明所要解决的技术问题，就是针对上述传统器件存在的缺陷，提出一种具有集成二极管的异质结器件。
本发明解决上述技术问题采用的方案是：
一种具有集成二极管的异质结器件，包括从下往上依次设置的第一半导体衬底层201、第二半导体缓冲层202和第三半导体层203；所述第三半导体层203上表面两端分别设置有第一欧姆接触101与第二欧姆接触103，所述第一欧姆接触101与第二欧姆接触103之间具有第四半导体层204；所述的第三半导体层203与第四半导体层204在接触界面形成异质结；其特征在于，所述第四半导体层204上表面靠近第一欧姆接触101的一端具有第一金属电极102，其靠近第二欧姆接触103的一端具有异质结基二极管200；所述的第一金属电极102、第一欧姆接触101、第二欧姆接触103及第一欧姆接触101与第二欧姆接触103之间的第三半导体层203和第四半导体层204形成的异质结沟道构成异质结场效应晶体管。
进一步的，所述异质结二极管200包括第五半导体层205和第六半导体206，所述第五半导体层205位于第六半导体层206正下方，所述第五半导体层205和第六半导体206在接触界面形成异质结；所述第六半导体层206上表面靠近第一金属电极102的一侧具有第二金属电极104，所述第六半导体层206中靠近第二欧姆接触103的一侧具有第三欧姆接触105，所述第二金属电极104与第一欧姆接触101电气连接，所述第三欧姆接触105和第二欧姆接触103电气连接。
进一步的，所述异质结二极管200包括从下往上依次设置的第七半导体层207、第八半导体层208及第九半导体层209，所述第七半导体层207与第八半导体层208在接触界面形成异质结，所述第八半导体层208与第九半导体层209在接触界面形成异质结；所述第九半导体209上表面靠近第一金属电极102具有第二金属电极104，所述第九半导体209中靠近第二欧姆接触103的一侧具有第三欧姆接触105，所述第二金属电极104与第一欧姆接触101电气连接，所述第三欧姆接触105和第二欧姆接触103电气连接。
进一步的，所述第一金属电极102与第四半导体层204之间具有第一掺杂层400。
进一步的，所述第二金属电极104与第四半导体层204之间的半导体层为P型掺杂半导体层210；所述第三欧姆接触105与第四半导体层204之间的半导体层为N型掺杂半导体层211。
进一步的，所述第二金属电极104与第四半导体层204之间的第十半导体层为P型掺杂半导体层210；所述第三欧姆接触105与第四半导体层204之间的第十一半导体层为N型掺杂半导体层211。
进一步的，所述第一欧姆接触101与第二欧姆接触103之间还具有第一介质层500，所述第一介质层500位于第四半导体层204上表面；所述第一金属电极102和异质结基二极管200均位于第一介质层500上层。
进一步的，所述第一金属电极102正下方的第四半导体层204中具有第二掺杂层600。
进一步的，所述的第一半导体衬底层第二类半导体缓冲层材料可以为Si、Al2O3、SiC、GaN、AlN、AlGaN、III-V族化合物半导体材料及金刚石中的一种；所述的第三半导体层203、第四半导体层204、第五半导体层205、第六半导体层206、第七类半导体层207、第八半导体层208、第九半导体层209、第十半导体层210、第十一半导体层211为III-V族化合物。
所述的第一介质层为Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成，所述的第一掺杂层400是P型掺杂的介质层；所述的第二掺杂层600是F离子、C1离子或P型掺杂层。
进一步的，第一欧姆接触101及第二欧姆接触102由第四半导体层204并与第四半导体层204形成欧姆接触，电极S、D材料包含金、银、铝、钛、铂、或者铟，如欧姆电极材料为Ti/Al,通过大约600℃的烧结-退火形成Ti/Al欧姆金属；所述栅极102与介电层500形成肖特基接触，栅电极102材料包含钛、金、镍、铂、锘、钨、银、铝、钛、钼、钨或者铟。所述第二金属接触104作为肖特基异质结二极管的阳极,由第六半导体层206支持并与第六半导体层206形成肖特基接触，第二金属电极104的电极材料包括钛、金、镍、铂、锘、钨、银、铝、钛、钼、钨或者铟；所述第三欧姆接触105作为肖特基异质结二极管的阴极，由第六半导体层206支持并与第六半导体层206形成欧姆接触，且与MISHFET的漏极D电气连接，第三电极104的材料包含金、银、铝、钛、铂、或者铟。
本发明的有益效果为，通过在AlGaN/GaNHFET势垒层上方引入极化异质结型二极管，实现了在漂移区上方集成了反向导通二极管。当异质结功率开关管关断时，该集成二极管提供了反向导电通道，可为应用电路中感性负载或者容性负载中存储能量提供释放路径。当集成二极管完成了反向恢复过程后，漂移区上方集成的二极管处于与异质结晶体管同时处于高压反向状态。此时，集成异质结二极管中可移动电荷在漏极偏置下，被电极抽走，二极管漂移区处于耐压状态。此集成的异质结极化二极管可对势垒层中电场进行调制，使得垂直势垒层中纵向电场均匀化，优化出一个接近于均匀分布的电场通量，以期在最小表面距离内达到最高的击穿电压值；本发明同时能兼容常规工艺与异质结势垒层外延工艺，通过分布式外延方法可以提高异质结界面处的2DEG浓度的同时，也可以进一步改善器件整体性能。
附图说明：
图1是实施例1的一种具有集成二极管的异质结器件的结构示意图；
图2是实施例2的一种具有集成二极管的异质结器件的结构示意图；
图3是实施例3的一种具有集成二极管的异质结器件的结构示意图；
图4是实施例4的一种具有集成二极管的异质结器件的结构示意图；
图5是实施例5的一种具有集成二极管的异质结器件的结构示意图；
图6是实施例6的一种具有集成二极管的异质结器件的结构示意图；
图7是实施例7的一种具有集成二极管的异质结器件的结构示意图；
图8是实施例8的一种具有集成二极管的异质结器件的结构示意图；
图9是实施例9的一种具有集成二极管的异质结器件的结构示意图；
图10是实施例10的一种具有集成二极管的异质结器件的结构示意图；
图11是实施例11的一种具有集成二极管的异质结器件的结构示意图；
图12是实施例12的一种具有集成二极管的异质结器件的结构示意图；
图13是实施例13的一种具有集成二极管的异质结器件的结构示意图；
图14是实施例14的一种具有集成二极管的异质结器件的结构示意图；
图15是实施例15的一种具有集成二极管的异质结器件的结构示意图；
图16是实施例16的一种具有集成二极管的异质结器件的结构示意图；
图17是实施例17的一种具有集成二极管的异质结器件的结构示意图；
图18是实施例18的一种具有集成二极管的异质结器件的结构示意图。
具体实施方式
实施例1
图1示出本实施例的一种具有集成二极管的异质结器件，包括在第一半导体衬底层201上依次沉积的第二半导体缓冲层202、第三半导体层203、第四半导体层204；第三半导体层203与第四半导体层204能形成异质结，第一导电沟道301在异质结界面上；第四半导体层204两端分别设置有第一欧姆接触101和第二欧姆接触103；在第一欧姆接触101与第二欧姆接触103之间的第四半导体204上设置有第一金属电极102和异质结型二极管200。
第一欧姆接触101、第二欧姆接触103、金属电极102及第一导电沟道301构成异质结MISHFET，且第一欧姆接触101的电极作为MISHFET的源极S、第二欧姆接触103的电极作为MISHFET的漏极S，金属电极102作为MISHFET的栅极，栅极通过电压偏置控制第一导电沟道301的夹断与导通。
所述异质结型二极管200包括在第四半导体层400上依次沉积的第五半导体205、第六半导体层206，第五半导体层205与第六半导体层206能在接触界面处形成异质结，第二导电沟道302在异质结界面上；第六半导体层两端分别设置有第二金属电极104和第三欧姆接触105，且第二金属电极104作异质结二极管200的阳极与MISHFET的源极S电气互连，第三欧姆接触105作异质结二极管200的阴极与MISHFET的漏极D电气互连。
所述的第一半导体衬底层201、第二类半导体缓冲层材料为Si、Al2O3、SiC、III-V族化合物半导体材料及金刚石中一种；所述的第三半导体层203、第四半导体层204、第五半导体层205、第六半导体层206为III-V族化合物；第三半导体203与第四半导体层204在材料组分和种类上有差异，如AlxGa1-xN/AlyGa1-yN，其中x和y取值范围都在0～1，且第一导电沟道301在第三半导体层203上，第四半导体层204作为MISHFET的势垒层；所述第五半导体层205与第六半导体层206在材料组分或种类上有差异，如AlxGa1-xN/AlyGa1-yN，其中x和y取值范围都在0～1，且第二导电沟道302在第五半导体层205上，第六半导体层206作为异质结二极管的势垒层。
进一步的，第一欧姆接触101及第二欧姆接触102由第四半导体层204并与第四半导体层204形成欧姆接触，电极S、D材料包含金、银、铝、钛、铂、或者铟，如欧姆电极材料为Ti/Al,通过大约600℃的烧结-退火形成Ti/Al欧姆金属；所述栅极102与介电层400形成肖特基接触，栅电极102材料包含钛、金、镍、铂、锘、钨、银、铝、钛、钼、钨或者铟。所述第二金属电极104作为肖特基异质结二极管的阳极，由第六半导体层206支持并与第六半导体层206形成肖特基接触，第二金属电极104的电极材料包括钛、金、镍、铂、锘、钨、银、铝、钛、钼、钨或者铟；所述第三欧姆接触105作为肖特基异质结二极管的阴极，由第六半导体层206支持并与第六半导体层206形成欧姆接触，且与MISHFET的漏极D电气连接，第三电极104的材料包含金、银、铝、钛、铂、或者铟。
本例的工作原理为：
本实施例的一种具有集成二极管异质结器件，第三半导体层203与第四半导体层204形成了能产生二维电子气(2DEG)的异质结，如AlxGa1-xN/AlyGa1-yN(其中x和y取值范围都为0～1)。通常，2DEG在第四半导体层204下方的第三半导体层203上时，第四半导体层204中的Al的成分要高于第三半导体层中的Al的成分，且2DEG层为第一导电沟道301；在第五半导体层205与第六半导体层206的接触界面形成异质结，如AlxGa1-xN/AlyGa1-yN；通常，当第六半导体层206中的Al的成分低于第五半导体层205中的Al的成分，且在第五半导体层205与第六半导体206异质结界面量子阱存在二维空穴气(2DHG)，2DHG沟道为第二导电沟道302；当第六半导体层206中的Al成分大于第五半导体层206中的Al成分，第五半导体层205与第六半导体层206的异质结界面量子阱满足导带底比价带顶更接近于费米能级时，异质结界面产生的是二维电子气(2DEG)，2DEG沟道为第二导电沟道302。
当MISHFET处于导通状态时，即栅极102的偏置电压大于能使得栅极102下沟道导通的阈值电压时，漏极103、第一导电沟道301、源极102形成了MISHFET导通回路；异质结二极管200的阴极105、第二导电沟道302、阳极104形成反向阻断回路。当MISHFET处于关断状态时，即栅极102的偏置电压小于能使得栅极102下沟道导通的阈值电压时，MISHFET处耐压状态；异质结二极管200的阴极105、第二导电沟道302、阳极104形成反向阻断回路，第二导电沟道中的可移动的载流子在阴极高压偏置作用下，被阳极104(载流子是2DHG)或阴极105(载流子是2DEG)抽走，此时异质二极管可对势垒层中电场进行调制，使得垂直势垒层中纵向电场均匀化，优化出一个接近于均匀分布的电场通量，以期在最小表面距离内达到最高的击穿电压值。当异质结从导通切换到夹断状态时，MISHFET瞬间关断，寄生在源漏之间的感性负载或者容性负载中存储能量瞬间通过异质结二极管200的阳极104、第二导电沟道302、阴极105泄放掉，从而很好的保护了MISHFET。
实施例2
图2示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例1的一个衍生结构，下面将描述与实施1不同之处，所述栅极102与第四半导体层204设置有第一掺杂层400，所述的第一掺杂层400是P型掺杂层，采用的材料为P型的Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成；实施例2的异质结器件的实现原理和实施例1一样，此处不再累述。
实施例3
图3示出了本实施的一种具有集成二极管的异质结器件。该实施例的异质结二极管200包括在第四半导体204上沉积的第十半导体层210、第十一半导体层211、从下往上依次设置的第五半导体层205和第六半导体层206；所述的第十半导体210是P型掺杂的III-V族化合物、第十一半导体层是N型掺杂半导体层，当第六半导体层206中的Al的成分低于第五半导体层205中的Al的成分，且在第五半导体层205与第六半导体206异质结界面量子阱存在二维空穴气(2DHG)，2DHG沟道为第二导电沟道302；当第六半导体层206中的Al成分大于第五半导体层206中的Al成分，第五半导体层205与第六半导体层206的异质结界面量子阱满足导带低于费米能级时，异质结界面产生的是二维电子气(2DEG)，2DEG沟道为第二导电沟道302；第十半导体层210分别设置第五半导体层205和第六半导体层206两端，第三欧姆接触105在靠近漏端D的一端，由第十半导体层210支持并与第十半导体层210形成欧姆接触；第二金属电极104在靠近源端S的一端，由第十半导体层210支持并与第十半导体层210形成P+N结；实施例3的异质结器件的实现原理和实施例1的一样，此处不再累述。
实施例4
图4示出了本实施例的一种具有集成二极管的异质结器件。本实施例是实施例3的一个衍生结构，下面将描述与实施例3不同之处，本器件结构通过在栅极102下势垒层的第四半导体204中设置有第二掺杂层600，所述的第二掺杂层600能使得第一导电沟道301在栅极102下是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第二掺杂层600为P型杂质掺杂或F离子注入层或C1离子注入层，P型掺杂材料有Mg、C、Fe、Zn、Be，且所述的P型杂质或F离子或C1离子的浓度为1012～1019cm-3。
实施例5
图5示出了本实施例的一种具有具有集成二极管的异质结器件。本实施例是实施例3的一个衍生结构，下面将描述与实施5不同之处，所述栅极102与第四半导体层204设置有第一掺杂层400，使得第一导电沟道301在栅极102下方是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第一掺杂层400是P型掺杂层，采用的材料为P型的Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成，所述的P型杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质的浓度为1012～1019cm-3。
实施例6
图6示出了本实施例的一种具有集成二极管的异质结器件。本实施例是实施例1的一个衍生结构，下面将描述与实施例1不同之处，本器件通过在第一欧姆接触101与第二欧姆接触103之间设置第一介质层500，所述第一介质层500位于第四半导体层204上表面；所述第一金属电极102和异质结基二极管200均位于第一介质层500上层；所述的第一介质层500采用Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成。实施例6的异质结器件的实现原理和实施例1的一样，此处不再累述。
实施例7
图7示出了实施例7的一种具有集成二极管的异质结器件，它是第一实施例的一个衍生结构，下面将描述与第一实施例不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置第一介质层500，所述第一介质层500位于第四半导体层204上表面；且在栅极102下势垒层的第四半导体204中设置有第二掺杂层600，使得第一导电沟道301在栅极102下是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第二掺杂层600是P型掺杂层或F离子注入层或C1离子注入层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质或F离子或C1离子的浓度为1012～1019cm-3。
实施例8
图8示出了实施例8的一种具有集成二极管的异质结器件，它是实施例1的一个衍生结构，下面将描述与第一实施例不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500；且在栅极102下的第一介质层500中设置有第一掺杂层400，使得第一导电沟道301在栅极102下方是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第一掺杂层400是P型掺杂层，P型掺杂层的P型杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质的浓度为1012～1019cm-3。
实施例9
图9示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例1的一个衍生结构，下面将描述与实施例1不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述第一金属电极102和异质结基二极管200均位于第一介质层500上；且第一介质层500、第五半导体层205、第六半导体层206以及异质结二极管200的阴极105直接与第二欧姆接触103连接；所述的第一介质层500采用Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成。
实施例10
图10示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例1的一个衍生结构，下面将描述与实施例1不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述第一金属电极102和异质结基二极管200均位于第一介质层500上；第一介质层500、第五半导体层205、第六半导体层206以及异质结二极管200的阴极直接与第二欧姆接触103连接；且栅极102下势垒层的第四半导体204中设置有第二掺杂层600，使得第一导电沟道301在栅极102下是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第二掺杂层600是P型掺杂层或F离子或C1离子注入层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质或F离子的浓度为1012～1019cm-3。
实施例11
图11示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例1的一个衍生结构，下面将描述与实施1不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述第一金属电极102和异质结基二极管200均位于第一介质层500上；第一介质层500、第五半导体层205、第六半导体层206以及异质结二极管200的阴极直接与第二欧姆接触103连接；且栅极102下的第一介质层500中设置有第一掺杂层400，使得第一导电沟道301在栅极102下方是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第一掺杂层400是P型掺杂层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质的浓度为1012～1019cm-3。
实施例12
图12给出了实施例12的一种具有集成异质结二极管的异质结器件的示意图，以下将描述与第一实施例不同之处，肖特基二极管在第四半导体204上依次沉积第七类半导体层207、第八半导体层208，第九半导体层209；第七类半导体层207、第八半导体层208和第九半导体层209为III-V族化合物，第七类半导体层207、第八半导体层、第九半导体层在材料组分和种类上有差异，如AlXGa1-XN/AlyGa1-yN/AlzGa1-zN，其中x、y和z的取值为0～1；当第九半导体层209与第八半导体层208的异质结界面量子阱的价带顶比导带底更接近费米能级时，在第八半导体层208与第九半导体层209的接触界面能形成在第九半导体层209的下表面产生二维空穴气(2DHG)的异质结，当第九半导体层209与第八半导体层208的异质结界面的量子阱的导带底比价带顶更接近费米能级时，在第八半导体208与第九半导体层209的接触界面能形成在第八半导体层208的上表面产生二维电子气(2DEG)的异质结；第二导电沟道302在第八半导体层208和第九半导体层209异质结界面上；所述的第七类半导体层207与第八半导体层208在接触界面处能形成异质结，但在异质结界面处没有形成二维电子气(2DEG)和二维空穴气(2DEG)，但此异质结的极化电场对第二导电沟道302的载流子有调节作。实施例12的实现原理和实施1的一样，这里不再累述。
实施例13
图13示出了本实施例的一种具有集成二极管的异质结器件。该实施例的异质结二极管200包括在第四半导体204上沉积的第十半导体层210、第十一半导体层211、从下往上依次设置的第七半导体层207、八半导体层208及第九半导体层209；所述的第十半导体层210是P型掺杂的III-V族化合物、第十一半导体层是N型掺杂的III-V族化合物，第七半导体层207与第八半导体层208在接触界面能形成异质结，第八半导体层208与第九半导体层209在接触界面能形成异质结；当第九半导体层209与第八半导体层208的异质结界面量子阱的价带顶比导带底更接近费米能级时，在第八半导体层208与第九半导体层209的接触界面能形成在第九半导体层209的下表面产生二维空穴气(2DHG)的异质结，当第九半导体层209与第八半导体层208的异质结界面的量子阱的导带底比价带顶更接近费米能级时，在第八半导体208与第九半导体层209的接触界面能形成在第八半导体层208的上表面产生二维电子气(2DEG)的异质结；第二导电沟道302在第八半导体层208和第九半导体层209异质结界面上；所述的第七类半导体层207与第八半导体层208在接触界面处能形成异质结，但在异质结界面处没有形成二维电子气(2DEG)和二维空穴气(2DEG)，但此异质结的极化电场对第二导电沟道302的载流子有调节作。第十半导体层210、第十一半导体层211分别设置第七类半导体层207、第八半导体层208及第九半导体层209两端，第三欧姆接触105在靠近漏端D的一端，由第十一半导体211支持并与第十一半导体211形成欧姆接触；第二金属电极104在靠近源端S的一端，由第十半导体层210支持并与第十半导体层210形成突变结；实施例15的异质结器件的实现原理和实施例1的一样，此处不再累述。
实施例14
图16示出了本实施例的一种具有集成二极管的异质结器件，本实施例是实施例13的一个衍生结构，下面将描述与实施例13不同之处，本器件结构通过在栅极102下势垒层的第四半导体204中设置有第二掺杂层600，使得第一导电沟道301在栅极102下是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；且所述的P型杂质或F离子或C1离子的浓度为1012～1019cm-3。
实施例15
图15示出了本实施例的一种具有集成二极管的异质结器件，本实施例是实施例13的一个衍生结构，下面将描述与实施13不同之处，本器件结构通过在栅极102与第四半导体层204之间设置有第一掺杂层400，使得第一导电沟道301在栅极102下方是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第一掺杂层400是P型掺杂层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，所述的第二掺杂层600是P型掺杂层或F离子注入层或C1离子注入层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，P型掺杂层采用Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成；且所述的P型杂质的浓度为1012～1019cm-3。
实施例16
图16示出了一种具有集成二极管的异质结器件。该实施例是实施例12的一个衍生结构；下面将描述与实施例12不同之处，本器件结构通过在通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述第一金属电极102和异质结二极管200均位于第一介质层500上；所述的第一介质层500采用Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成。
实施例17
图17示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例12的一个衍生结构，下面将描述与实施例12不同之处，本器件结构通过在在第一欧姆接触101与第二欧姆接触103之间设置第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述的第一金属电极102和异质结二极管200均位于第一介质层500上；且在栅极102下势垒层的第四半导体204中设置有第二掺杂层600，使得第一导电沟道301在栅极102下是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第二掺杂层600是P型掺杂层或F离子注入层或C1离子注入层，P型掺杂的杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质或F离子或C1离子的浓度为1012～1019cm-3。
实施例18
图18示出了本实施例的一种具有集成二极管的异质结器件。该实施例是实施例12的一个衍生结构，下面将描述与实施例12不同之处，本器件结构通过在第一欧姆接触101与第二欧姆接触103之间设置有第一介质层500，所述第一介质层500位于第四半导体层204上表面，所述的第一金属电极102和异质结二极管200均位于第一介质层500上；且在栅极102下的第一介质层500中设置有第一掺杂层400，使得第一导电沟道301在栅极102下方是夹断的，只有在栅极102加正向偏置大于能使得在栅极下的第一导电沟道301重新产生2DEG的电压时，第一导电沟道才导通；所述的第一掺杂层400是P型掺杂层，P型掺杂层的P型杂质有Mg、C、Fe、Zn、Be，且所述的P型杂质的浓度为1012～1019cm-3。
虽然上述实施例子结合了MISHFET和HFET结构的两种器件，以及演变结构的二极管技术作了说明，对于本领域的普通技术人员而言，在不违背本发明的基本内涵下，可以将本发明的技术做一定的修改及推广用用到各种半导体器件。
Claims (10)
1.一种具有集成二极管的异质结器件，包括从下往上依次设置的第一半导体衬底层(201)、第二半导体缓冲层(202)和第三半导体层(203)；所述第三半导体层(203)上表面两端分别设置有第一欧姆接触(101)与第二欧姆接触(103)，所述第一欧姆接触(101)与第二欧姆接触(103)之间具有第四半导体层(204)；所述第三半导体层(203)与第四半导体层(204)在接触界面形成异质结；其特征在于，所述第四半导体层(204)上表面靠近第一欧姆接触(101)的一端具有第一金属电极(102)，其靠近第二欧姆接触(103)的一端具有异质结基二极管(200)；所述的第一金属电极(102)、第一欧姆接触(101)、第二欧姆接触(103)及第一欧姆接触与第二欧姆接触(103)之间的第三半导体层(203)和第四半导体层(204)形成的异质结沟道构成异质结场效应晶体管。
2.根据权利要求1所述的一种具有集成二极管的异质结器件，其特征在于，所述异质结二极管(200)包括第五半导体层(205)和第六半导体层(206)，所述第五半导体层(205)位于第六半导体层(206)正下方，所述第五半导体层(205)和第六半导体(206)在接触界面形成异质结；所述第六半导体层(206)上表面靠近第一金属电极(102)的一侧具有第二金属电极(104)，所述第六半导体层(206)中靠近第二欧姆接触(103)的一侧具有第三欧姆接触(105)，所述第二金属电极(104)与第一欧姆接触(101)电气连接，所述第三欧姆接触(105)和第二欧姆接触(103)电气连接。
3.根据权利要求1所述的一种具有集成二极管的异质结器件，其特征在于，所述异质结二极管(200)包括从下往上依次设置的第七半导体层(207)、第八半导体层(208)及第九半导体层(209)，所述第七半导体层(207)与第八半导体层(208)在接触界面形成异质结，所述第八半导体层(208)与第九半导体层(209)在接触界面形成异质结；所述第九半导体(209)上表面靠近第一金属电极(102)具有第二金属电极(104)，所述第九半导体(209)中靠近第二欧姆接触(103)的一侧具有第三欧姆接触(105)，所述第二金属电极(104)与第一欧姆接触(101)电气连接，所述第三欧姆接触(105)和第二欧姆接触(103)电气连接。
4.根据权利要求1-3任意一项所述的一种具有集成二极管的异质结器件，其特征在于，所述第一金属电极(102)与第四半导体层(204)之间具有第一掺杂层(400)。
5.根据权利要求1-3任意一项所述的一种具有集成二极管的异质结器件，其特征在于，所述第二金属电极(104)与第四半导体层(204)之间具有为P型半导体层的第十半导体层(210)；所述第三欧姆接触(105)与第四半导体层(204)之间具有为N型掺杂半导体层的第十一半导体层(211)。
6.根据权利要求4所述的一种具有集成二极管的异质结器件，其特征在于，所述第二金属电极(104)与第四半导体层(204)之间具有为N型掺杂半导体层的第十半导体层(210)；所述第三欧姆接触(105)与第四半导体层(204)之间具有为N型掺杂半导体层的第十一半导体层(211)。
7.根据权利要求1-6任意一项所述的一种具有集成二极管的异质结器件，其特征在于，所述第一欧姆接触(101)与第二欧姆接触(103)之间还具有第一介质层(500)，所述第一介质层(500)位于第四半导体层(204)上表面；所述第一金属电极(102)和异质结基二极管(200)均位于第一介质层(500)中。
8.根据权利要求1-3、5、6或7任意一项所述的一种具有集成二极管的异质结器件，其特征在于，所述第一金属电极(102)正下方的第四半导体层(204)中具有第二掺杂层(600)。
9.根据权利要求2所述的一种具有集成二极管的异质结器件，其特征在于，所述第一半导体衬底层(201)、第二半导体缓冲层(202)采用的材料为Si、Al2O3、SiC、GaN、III-V族化合物半导体材料或金刚石中一种；所述第三半导体层(203)、第四半导体层(204)、第五半导体层(205)、第六半导体层(206)、第七半导体层(207)、第八半导体层(208)、第九半导体层(209)、第十半导体层(210)、第十一半导体层(211)采用的材料为III-V族化合物。
10.根据权利要求7所述的一种具有集成二极管的异质结器件，其特征在于，所述的第一介质层(500)采用的材料为Si3N4、SiNx、HfO2、Ga2O3、CrO、AlN、SiO2、Al2O3、TiO2、MgO、MnO及多元化合物绝缘材料AlHfOx、HfSiON中的一种或这几种材料复合层组成；所述的第一掺杂层(400)是P型掺杂的介质层；所述的第二掺杂层(600)是F离子、C1离子或P型掺杂层；所述的P型掺杂杂质有Mg、C、Fe、Zn、Be。
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| CN103098221A (zh) * | 2010-07-28 | 2013-05-08 | 谢菲尔德大学 | 具有二维电子气和二维空穴气的半导体器件 |
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