KR102135163B1 - 반도체 소자 및 그 제작 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는, 기판, 상기 기판 위에 형성되는 활성층, 상기 활성층 위에 형성되며 제1 개구부를 갖는 보호층, 상기 보호층 위에 형성되는 소스 전극, 구동 게이트 전극 및 드레인 전극 및 상기 제1 개구부 위에 형성되는 제1 추가 게이트 전극을 포함하며, 상기 소스 전극, 상기 드레인 전극 및 상기 구동 게이트 전극에 각각 인가되는 전압으로 인해 상기 활성층, 상기 보호층 및 상기 구동 게이트 전극에 전기장이 인가되며, 상기 제1 추가 게이트 전극은 상기 활성층, 상기 보호층 및 상기 구동 게이트 전극 중 적어도 일부에 인가되는 전기장의 크기를 감쇄시킨다.

Description

반도체 소자 및 그 제작 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 소자 및 그 제작방법에 관한 것으로, 구체적으로는 고전압을 구동할 수 있으며 높은 전기장이 인가될 수 있는 화합물 반도체 소자 및 그 제작방법에 관한 것이다.
갈륨비소(GaAs), 인듐인(InP) 계열 등의 화합물 반도체는 실리콘을 이용한 전자 소자들에 비해 전자의 속도 특성이 우수하여 마이크로 웨이브 또는 밀리미터 웨이브(10 - 100 GHz) 대역의 소자 응용에 광범위하게 적용되고 있으며, 이러한 화합물반도체를 이용한 소자로는 특히 HEMT(High Electron Mobility Transister) 등이 있다. HEMT의 경우, 매우 높은 차단주파수, 높은 전류 밀도를 갖고 있어 고전압 구동을 위한 소자로 주목받고 있다.
도 1은 종래기술에 의한 반도체 소자를 설명하기 위한 도면으로, 기판(10), 기판 위에 형성된 활성층(11) 및 보호층(캡층, 12), 보호층(12) 위에 형성된 소스 전극(13a) 및 드레인 전극(13b), 보호층(12) 중 식각된 부분 위에 형성되어 활성층(11)과 접촉하는 구동 게이트 전극(16), 활성층(11), 보호층(12), 소스 전극(13a), 드레인 전극(13b), 구동 게이트 전극(16) 위에 형성된 절연층(17) 및 절연층(17) 위에 형성된 추가 게이트 전극(전계전극, 19)이 도시되어 있다.
알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT 소자의 경우, 활성층(11)은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)을 포함되며, 보호층(12)은 갈륨나이트라이드(GaN)층을 포함한다. 도 1에 도시된 반도체 소자는 소스 전극(13a)과 드레인 전극(13b) 사이 고전압이 인가되더라도 추가 게이트 전극(19)으로 인하여 구동 게이트 전극(16) 또는 활성층(11)에 인가되는 전기장의 최대값이 감쇄한다.
그러나, 추가 게이트 전극(19)은 활성층(11), 보호층(12), 소스 전극(13a) 및 드레인 전극(13b)에 절연층(17)을 통해서 전기적 영향을 미치며, 보다 강한 전기장이 가해지는 경우 또는 특별히 전계가 집중되는 영역에 대한 추가적인 전계치 감소를 위해서는 종래기술에 의해서는 여러 개의 전계전극을 반복시키는 방법이 있으나, 공정단계가 많아지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 리쎄스 영역 위에 추가 게이트 전극(전계전극)을 형성하는 반도체 소자 및 그 제작 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 추가 게이트 전극이 리쎄스 영역 위에 형성되어 항복 전압 특성이 향상되고 고전압 구동 시 소자의 안전성 및 신뢰성이 향상된 반도체 소자 및 그 제작 방법을 제공하는 것을 목적으로 한다.
이를 위하여 본 발명의 일 실시예에 따른 반도체 소자는, 기판, 상기 기판 위에 형성되는 활성층, 상기 활성층 위에 형성되며 제1 개구부를 갖는 보호층, 상기 보호층 위에 형성되는 소스 전극, 구동 게이트 전극 및 드레인 전극 및 상기 제1 개구부 위에 형성되는 제1 추가 게이트 전극을 포함하며, 상기 소스 전극, 상기 드레인 전극 및 상기 구동 게이트 전극에 각각 인가되는 전압으로 인해 상기 활성층, 상기 보호층 및 상기 구동 게이트 전극에 전기장이 인가되며, 상기 제1 추가 게이트 전극은 상기 활성층, 상기 보호층 및 상기 구동 게이트 전극 중 적어도 일부에 인가되는 전기장의 크기를 감쇄시킨다.
또한 본 발명은 반도체 소자의 제작 방법이라는 또 다른 일면이 있다. 본 발명의 다른 일면에 따른 반도체 소자의 제작 방법은, 기판 위에 활성층을 형성하는 단계, 상기 활성층 위에 보호층을 형성하는 단계, 보호층이 제1 개구부를 갖도록 식각하는 단계, 상기 보호층 위에 절연층을 형성하는 단계 및 상기 절연층 위에 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 추가 게이트 전극은 상기 제1 개구부의 위치에 대응하도록 형성된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 리쎄스 영역 위에 추가 게이트 전극(전계전극)을 형성하는 반도체 소자 및 그 제작 방법을 제공하는 효과가 있다.
또한, 본 발명은 추가 게이트 전극이 리쎄스 영역 위에 형성되어 항복 전압 특성이 향상되고, 누설 전류가 감소되며, 고전압 구동 시 소자의 안전성 및 신뢰성이 향상된 반도체 소자 및 그 제작 방법을 제공하는 효과가 있다.
도 1은 종래기술에 따른 반도체 소자를 설명하기 위한 단면도,
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 활성층 및 보호층을 형성하는 단계를 설명하기 위한 단면도,
도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제1 개구부를 갖도록 식각하는 단계를 설명하기 위한 단면도,
도 2c 및 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제2 개구부를 갖도록 다시 식각하는 단계를 설명하기 위한 단면도,
도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제2 개구부를 갖도록 식각하는 단계를 설명하기 위한 평면도,
도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 형성하는 단계를 설명하기 위한 단면도,
도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 A와 A' 사이 단면도,
도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 B와 B' 사이 단면도,
도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 평면도,
도 2j는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 감광막을 형성하는 단계를 설명하기 위한 단면도,
도 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계를 설명하기 위한 단면도,
도 2l은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도,
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 활성층 및 보호층을 형성하는 단계를 설명하기 위한 단면도,
도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 단면도,
도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 형성하는 단계를 설명하기 위한 단면도,
도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 식각하는 단계를 설명하기 위한 단면도,
도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 식각하는 단계를 설명하기 위한 평면도,
도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 감광막을 형성하는 단계를 설명하기 위한 단면도,
도 3g 및 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 보호층 및 활성층을 식각하는 단계를 설명하기 위한 단면도,
도 3i는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계를 설명하기 위한 단면도,
도 3j는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도,
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대해 영역별 전기장 크기를 시뮬레이션한 결과를 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 2(도 2a 내지 도 2l)는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법이며, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 활성층 및 보호층을 형성하는 단계를 설명하기 위한 단면도이다. 도 2a를 참조하면, 기판(20) 위에 활성층(21) 및 보호층(22)이 형성되어 있다. 기판(20)은 화합물 반도체 기판 또는 기타 반도체 기판이 가능하며, 기판(20)을 구성하는 물질로는 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등이 가능하다. AlGaN와 GaN의 이종접합을 이용한 HEMT 소자의 경우, 활성층(21)은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)을 포함하며, 보호층(22)은 GaN층을 포함할 수 있다는 것은 앞에서 이미 설명되었다.
도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제1 개구부를 갖도록 식각하는 단계를 설명하기 위한 단면도로, 특히 A와 A' 사이의 단면도이다(도 2e 참조). 도 2b를 참조하면, 보호층(22)은 제1 개구부(h1)를 포함하며, 활성층(21)은 제1 개구부(h1)에 대응하는 위치에 형성되는 제4 개구부(h4)를 갖는다. 이후의 공정에서, 제1 개구부(h1)에 대응하는 위치에 제1 구동 게이트 전극(29-1)이 형성될 것이다(도 2k 참조).
도 2c 및 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제2 개구부를 갖도록 다시 식각하는 단계를 설명하기 위한 단면도이다. 도 2c는 제1 개구부(h1) 및 제2 개구부(h2) 영역에 대응하는 활성층(21)을 모두 식각한 경우의 단면도이다. 도 2c를 참조하면, 보호층(22)은 제1 개구부(h1) 및 제2 개구부(h2)를 포함하며, 활성층(21)은 제1 개구부(h1)에 대응하는 위치에 형성되는 제4 개구부(h4) 및 제2 개구부(h2)에 대응하는 위치에 형성되는 제5 개구부(h5)를 갖는다. 이후의 공정에서, 제2 개구부(h2)에 대응하는 위치에 구동 게이트 전극(28)이 형성될 것이다(도 2k 참조). 도 2d는 제1 개구부(h1) 및 제2 개구부(h2) 영역에 대응하는 활성층(21)을 일부만 식각한 경우의 단면도로, 도 2c와 도 2d는 선택적으로 수행된다. 도 2d를 참조하면, 보호층(22)은 제1 개구부(h1) 및 제2 개구부(h2)를 포함하며, 활성층(21)은 제1 개구부(h1)에 대응하는 위치에 형성되는 제1 셜로우부(s1) 및 제2 개구부(h2)에 대응하는 위치에 형성되는 제2 셜로우부(s2)를 갖는다. 반도체 소자 제작 시 요구되는 스펙에 따라 제1 개구부(h1) 및 제2 개구부(h2)에 대응하는 위치에 있는 보호층(22) 및 활성층(21)을 모두 식각하여 제4 개구부(h4) 및 제5 개구부(h5)를 형성할지, 또는 일부만 식각하여 제1 셜로우부(s1) 및 제2 셜로우부(s2)를 형성할지 선택할 수 있다. 도 2c 및 도 2d에서는 구동 게이트 전극(28)이 형성될 제2 개구부(h2)가 형성되는 것처럼 도시 되었으나, 공핍형 모드의 소자 제작 시 제2 개구부(h2)의 형성이 필요하지 않는 경우도 있다. 이러한 경우, 제2 개구부(h2), 제5 개구부(h5) 및 제2 셜로우부(s2)가 없으며, 구동 게이트 전극(28)은 보호층(22) 위에 형성될 수 있다. 본 실시예에서는 제1 개구부(h1)를 형성한 후 제2 개구부(h2)를 형성하였는데, 이는 제1 개구부(h1)에 대응하는 위치에 형성될 제1 추가 게이트 전극(29-1) 및 제2 개구부(h2)에 대응하는 위치에 형성될 구동 게이트 전극(28)의 기능이 다르므로, 제1 개구부(h1) 및 제2 개구부(h2)의 식각 상세 사양(식각 방법, 식각 너비, 식각 깊이 등)이 다르기 때문이다. 만약 식각 상세 사양이 까다롭지 않은 경우에는 제1 개구부(h1) 및 제2 개구부(h2)가 동시에 형성될 수도 있다. 도 2c 및 도 2d에 도시된 바와 같이, 리쎄스 영역이 형성되었고, 이후의 공정에서 구동 게이트 전극(28) 및 제1 추가 게이트 전극(29-1)이 형성될 것이다(도 2k 참조). 다만 도 2e 내지 도 2l의 설명 시, 도 2c와 같이 제4 개구부(h4) 및 제5 개구부(h5)가 형성되었다고 가정하고 설명될 것이다. 보호층(22) 및 활성층(21)을 식각하여 리쎄스 영역을 형성하는 공정은 HEMT 또는 MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계로써 일반적으로 전류를 측정하면서 이루어지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행된다. 습식 식각은 인산(H3PO4), 과산화수소(H2O2), 물(H2O)이 혼합된 식각액을 사용하여 수행될 수 있으며, 건식 식각은 사불화탄소(CF4), 삼염화붕소(BCl3), 염소(Cl2) 및 육불화황(SF6) 등의 가스를 이용하여 수행될 수 있다.
도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 보호층이 제2 개구부를 갖도록 식각하는 단계를 설명하기 위한 평면도이다. 기판(20) 위에 활성층(미도시) 및 보호층(22)이 형성되었고, 제1 개구부(h1), 제2 개구부(h2) 및 제3 개구부(h3)가 형성되었음을 확인할 수 있다. 이후의 공정을 통해 반도체 소자가 완성되는 경우, 제1 개구부(h1), 제2 개구부(h2) 및 제3 개구부(h3)에 대응하는 위치에 각각 제1 추가 게이트 전극(29-1), 구동 게이트 전극(28) 및 제2 추가 게이트 전극(29-2)이 형성된다(도 2l 참조). 이 때, 소스 전극(27a), 드레인 전극(27b) 및 구동 게이트 전극(28)에 인가되는 각각의 전압으로 인한 전기적인 영향은 특정 영역 내에서만 영향을 미친다(도 2l 참조). 그 특정 영역을 활성 영역이라고 하며, 여기서는 설명의 편의를 위해 활성층(미도시) 및 보호층(22)이 형성된 영역을 활성 영역이라고 한다. 도 2e에서 전자 또는 정공은 도 2e에 도시된 방향대로 흐르며, 이 때 가장 강한 전기장이 인가되는 영역 중의 하나는 활성 영역의 경계 주변에 있는 두 모서리(e1, e2) 부분이다. 따라서 두 모서리(e1, e2)로부터 전자 또는 정공이 흐를 수 있는 곳에 리쎄스 영역인 제1 개구부(h1) 및 제3 개구부(h3)가 형성된다. 즉, 제1 개구부(h1) 및 제3 개구부(h3)는 활성 영역의 경계 위에 형성된다. 이후의 공정에서 제2 개구부(h2) 및 제3 개구부(h3) 위에 각각 제1 추가 게이트 전극(29-1) 및 제2 추가 게이트 전극(29-2)이 형성되어 구동 게이트 전극(28)의 두 모서리(e1, e2) 부분에 인가되는 전기장의 세기를 감쇄시킬 수 있도록 한다(도 2k 참조). A와 A' 사이에 대한 단면도를 도시하는 경우 제1 개구부(h1)가 도시되는 반면, B와 B' 사이에 대한 단면도를 도시하는 경우 제1 개구부(h1)가 도시되지 않는다.
도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 형성하는 단계를 설명하기 위한 단면도이다. 보호층(22), 제1 개구부(h1) 및 제2 개구부(h2) 위에 절연층(26)이 형성되며, 절연층(26)을 구성하는 물질로는 알루미나(Al2O3), 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 벤조싸이클로부텐(BenzoCycloButene, BCB) 및 다공성 실리카 박막으로 이루어지는 군 에서 적어도 하나가 선택될 수 있다. 절연층(26)은 서로 다른 물질을 복수 회 증착하는 방법으로 형성될 수도 있다. 예를 들어, 먼저 알루미나 막을 증착하고, 그 위에 실리콘 질화물 또는 실리콘 산화물 등을 증착시켜 절연층(26)을 형성할 수 있다. 절연층(26)은 제6 개구부(h6) 및 제7 개구부(h7)를 가지며, 절연층(26) 형성 후 개구부를 원하는 부분만 선택적으로 식각하는 것에 의해 제6 개구부(h6) 및 제7 개구부(h7)가 형성될 수 있다. 절연층(26)을 식각하는 방법으로는 건식 식각 또는 습식 식각이 가능하며, 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 등의 방식이 사용 가능하다.
도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 A와 A' 사이 단면도이다. 제6 개구부(h6) 및 제7 개구부(h7) 위에 소스 전극(27a) 및 드레인 전극(27b)이 형성되어 보호층(22)과 전기적으로 연결될 것이다(도 2g 참조). 소스 전극(27a) 및 드레인 전극(27b)을 구성하는 물질은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 게르마늄(Ge) 및 백금(Pt)로 이루어진 군에서 적어도 하나 이상 선택될 수 있다. 예를 들어, 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 Ti, Al, Ni, Au를 차례대로 증착하는 것에 의해 소스 전극(27a) 및 드레인 전극(27b)이 형성될 수 있다. 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자 제작에서는 AuGe, Ni, Au를 차례대로 증착하는 것에 의해 소스 전극(27a) 및 드레인 전극(27b)이 형성될 수 있다. 소스 전극(27a) 및 드레인 전극(27b)은 증착 후 급속 열처리(Rapid Thermal Annealing, RTA)될 수도 있다. 제1 개구부(h1) 위치에 대응하는 영역도 같이 식각되는 경우, 이후에 형성될 제1 추가 게이트 전극(29-1)이 활성층(21)에 접촉할 수도 있다.
도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 B와 B' 사이 단면도이다. 도 2g와 다른 부분은 동일하며, 단면의 위치가 다르므로 제1 개구부(h1)가 보이지 않는다.
도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 평면도이다. 보호층(22), 제1 개구부(h1) 및 제2 개구부(h2)는 그 위에 형성된 절연층(26)으로 인해 평면도에서는 표시되지 않아야 하나, 설명의 편의 및 도 2e와의 비교를 위해 점선으로 표시되었다. 절연층(26) 형성 이후 그 중 일부분이 식각되었고, 식각된 부분 위에 소스 전극(27a) 및 드레인 전극(27b)이 형성되었다.
도 2j는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 감광막을 형성하는 단계를 설명하기 위한 단면도이다. 절연층(26), 소스 전극(27a) 및 드레인 전극(27b) 위에 감광막(25a)이 형성되고 패터닝된다.
도 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법 중 구동 게이트 전극 및 추가 게이트 전극을 형성하는 단계를 설명하기 위한 단면도이다. 도 2k를 참조하면, 구동 게이트 전극(28) 및 제1 추가 게이트 전극(29-1)이 리프트 오프(lift-off) 공정을 통하여 형성된다. 리프트 오프 공정은 감광막 형성 및 패터닝, 금속 증착, 감광막 제거 과정을 통해 기판 중 일부에 금속층을 형성하는 방식이다. 감광막(25a)이 형성 및 패터닝이 되고(도 2j 참조), 금속층이 증착된 후 감광막(25a)이 제거되어 기판 중 일부에 구동 게이트 전극(28) 및 제1 추가 게이트 전극(29-1)이 형성된다. 리프트 오프 중 금속 증착 시, 서로 다른 복수의 금속을 순차적으로 증착할 수도 있다. 예를 들어, GaN 계열의 화합물반도체를 이용한 HEMT 소자를 제작하는 경우에는 Ni와 Au를 차례로 증착할 수 있으며, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자를 제작하는 경우에는 Ti, Pt 및 Au를 차례로 증착할 수 있다. 금속 증착 후 감광막 제거 시, 감광막(25a) 위에 증착된 금속은 감광막과 함께 제거되고, 패터닝으로 인해 절연층(26) 위에 증착된 금속은 감광막(25a)이 제거된 이후에도 절연층(26) 위에 남게 된다. 제1 추가 게이트 전극(29-1)은 제1 면적을 갖는 제1 추가 게이트 전극 하부(29-1a) 및 제1 면적보다 큰 제2 면적을 갖는 제1 추가 게이트 전극 상부(29-1b)를 갖는다. 또한, 구동 게이트 전극(28)도 구동 게이트 전극 하부(28a) 및 구동 게이트 전극 하부(28a)의 면적보다 큰 면적을 갖는 구동 게이트 전극 상부(28b)를 포함한다. 이렇게 T형 게이트 전극을 형성하는 경우, 속도 특성과 잡음 특성이 향상되며, 게이트 전극의 저항의 증가 없이 게이트 폭이 축소될 수 있다. 도 2k에서 도시되진 않았으나, 제2 추가 게이트 전극(29-2)이 형성되는 경우, 제1 추가 게이트 전극(29-1)과 마찬가지로 제3 면적을 갖는 제2 추가 게이트 전극 하부(29-2a) 및 제3 면적보다 큰 제4 면적을 갖는 제2 추가 게이트 전극 상부(29-2b)를 갖는다.
도 2l은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 설명의 편의를 위해, 보호층(22), 구동 게이트 전극 하부(28a), 제1 추가 게이트 전극(29-1) 및 제2 추가 게이트 전극(29-2)은 평면도 상에서 보이지 않음에도 불구하고 점선으로 표시되었다. 도 2i에서 도시된 소스 전극 및 드레인 전극을 형성하는 단계 이후, 구동 게이트 전극(28), 제1 추가 게이트 전극(29-1), 제2 추가 게이트 전극(29-2)가 형성된 것을 확인할 수 있다. 또한, 도 2j에서 도시된 게이트 전극 및 추가 게이트 전극을 형성하는 단계 이후, 제1 추가 게이트 전극(29-1) 및 제2 추가 게이트 전극(29-2) 위에 연결 전극(29-3)이 형성되었다. 연결 전극(29-3)은 제1 추가 게이트 전극(29-1) 및 제2 추가 게이트 전극(29-2)을 전기적으로 연결하며, 절연층(26) 위에 바로 형성될 수도 있고, 절연층(26)과 닿지 않도록 에어-브리지(air-bridge) 형태로 형성될 수도 있다. 제1 추가 게이트 전극(29-1), 제2 추가 게이트 전극(29-2)은 구동 게이트 전극(28) 또는 소스 전극(27a)과 전기적으로 연결될 수도 있고, 아니면 전기적으로 플로팅(floating)될 수도 있다. 도 2a부터 도 2l까지를 참조하여, 구동 게이트 전극(28)과 기판(20), 또는 구동 게이트 전극(28)과 활성층(21) 사이 절연층(26)이 있는 반도체 소자가 설명되었다. 이러한 구조를 가지는 경우, 전력 소자(power device)와 관련될 수 있다.
도 3(도 3a 내지 도 3j)는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법이며, 도 3a는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 활성층 및 보호층을 형성하는 단계를 설명하기 위한 단면도이다. 도 2a와 크게 다르지 않으므로, 자세한 설명은 생략되어도 무방하다. 기판(30) 위에 활성층(31)이 형성되고, 활성층(31) 위에 보호층(32)이 형성되었다. 활성층(31) 및 보호층(32)을 구성하는 물질은 활성층(21) 및 보호층(22)을 구성하는 물질과 매우 유사하므로, 자세한 설명은 생략되어도 무방하다.
도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 소스 전극 및 드레인 전극을 형성하는 단계를 설명하기 위한 단면도이다. 보호층(32) 위에 소스 전극(33a) 및 드레인 전극(33b)이 형성되었다. 소스 전극(33a) 및 드레인 전극(33b)을 구성하는 물질은 소스 전극(27a) 및 드레인 전극(27b)을 구성하는 물질과 매우 유사하므로 자세한 설명은 생략되어도 무방하다.
도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 형성하는 단계를 설명하기 위한 단면도이다. 보호층(32), 소스 전극(33a) 및 드레인 전극(33b) 위에 절연층(34)이 형성되었다. 절연층(34)을 구성하는 물질 및 형성 방법은 절연층(26)을 구성하는 물질 및 형성 방법과 매우 유사하므로, 자세한 설명은 생략되어도 무방하다.
도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 식각하는 단계를 설명하기 위한 단면도이다. 절연층(34)을 식각하여 제6 개구부(h16) 및 제7 개구부(h17)를 형성한다. 제6 개구부(h16) 및 제7 개구부(h17)에 대응하는 위치에 각각 제1 개구부(h11) 및 제2 개구부(h12)가 형성될 예정이다(도 3g 및 도 3h 참조). 즉, 패터닝된 절연층(34)은 보호층(32) 또는 활성층(31)을 식각하는 마스크로 사용될 수 있다. 또한, 제6 개구부(h16) 및 제7 개구부(h17)에 대응하는 위치에 각각 제1 추가 게이트 전극(38-1)과 구동 게이트 전극(37)이 형성될 예정이다(도 3i 참조).
도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 절연층을 식각하는 단계를 설명하기 위한 평면도이다. 설명의 편의를 위해, 절연층(34)에 의해 덮힌 보호층(32), 소스 전극(33a) 및 드레인 전극(33b)은 점선으로 표시되었다. 기판(30) 위에 활성층(미도시) 및 보호층(32)이 형성되었고, 제6 개구부(h16), 제7 개구부(h7) 및 제8 개구부(h18)가 형성되었음을 확인할 수 있다. 여기서도 설명의 편의를 위해 활성층(미도시) 및 보호층(32)이 형성된 영역을 활성 영역이라고 한다. 이후의 공정을 통해 반도체 소자가 완성되는 경우, 제6 개구부(h16), 제7 개구부(h17) 및 제8 개구부(h18)에 대응하는 위치에 각각 제1 추가 게이트 전극(38-1), 구동 게이트 전극(37) 및 제2 추가 게이트 전극(38-2)이 형성된다(도 3j 참조). 도 3e에서 전자 또는 정공은 도 3e에 도시된 방향대로 흐르며, 이 때 가장 강한 전기장이 인가되는 영역 중의 하나는 활성 영역의 경계 주변에 있는 두 모서리(e11, e12) 부분이다. 따라서 두 모서리(e11, e12)로부터 전자 또는 정공이 흐를 수 있는 곳에 리쎄스 영역인 제6 개구부(h16) 및 제8 개구부(h18)가 형성된다. 즉, 제6 개구부(h16) 및 제8 개구부(h18)는 활성 영역의 경계 위에 형성된다. 이후의 공정에서 제6 개구부(h16) 및 제8 개구부(h18)에 대응하는 위치에 각각 제1 추가 게이트 전극(38-1) 및 제2 추가 게이트 전극(38-2)이 형성되어 구동 게이트 전극(37)의 두 모서리(e11, e12) 부분에 인가되는 전기장의 세기를 감쇄시킬 수 있도록 한다(도 3j 참조). 절연층(34)을 식각하는 방법은 절연층(26)을 식각하는 방법과 매우 유사하므로, 자세한 설명은 생략되어도 무방하다.
도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 감광막을 형성하는 단계를 설명하기 위한 단면도이다. 절연층(34) 위에 제1 감광막(35a), 제2 감광막(35b) 및 제3 감광막(35c)이 순서대로 형성될 수 있으며, 제1 감광막(35a), 제2 감광막(35b) 및 제3 감광막(35c)을 감광막(35)으로 통칭할 수 있다. 제1 감광막(35a), 제2 감광막(35b) 및 제3 감광막(35c)은 폴리메타크릴산메틸(PMMA)/혼성 중합체(Copolymer)/폴리메타크릴산메틸(PMMA), ZEP/PMGI/ZEP 등의 조합으로 구성될 수 있다. 감광막(35) 형성 시, 전자빔 리소그래피 공정을 사용하여 패터닝할 수 있으며, 제1 감광막(35a) 형성 및 패터닝 이후 제2 감광막(35b)이 형성될 수도 있다. 또한, 도 3f에서는 감광막(35)이 3단으로 형성되었으나, 감광막이 1단 또는 2단으로 형성되어도 무방하다.
도 3g 및 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 보호층 및 활성층을 식각하는 단계를 설명하기 위한 단면도이다. 도 3g를 참조하면, 제6 개구부(h16) 및 제7 개구부(h17)에 대응하는 위치에 있는 보호층(32)은 전부 식각되어 제1 개구부(h11) 및 제2 개구부(h12)를 형성하며, 활성층(31)은 일부 식각되어 제1 셜로우부(s11) 및 제2 셜로우부(s12)를 형성한다. 도 3h를 참조하면, 제6 개구부(h16) 및 제7 개구부(h17)에 대응하는 위치에 있는 보호층(32)은 전부 식각되어 제1 개구부(h11) 및 제2 개구부(h12)를 형성하며, 활성층(31)도 전부 식각되어 제4 개구부(h14) 및 제5 개구부(h15)를 형성한다. 활성층(31) 및 보호층(32)을 식각하여 리쎄스 영역을 형성하는 공정은 활성층(21) 및 보호층(22)을 식각하여 리쎄스 영역을 형성하는 공정과 매우 유사하므로, 자세한 설명은 생략되어도 무방하다. 반도체 소자 제작 시 요구되는 스펙에 따라 제1 개구부(h11) 및 제2 개구부(h12)에 대응하는 위치에 있는 활성층(31)을 모두 식각하여 제4 개구부(h14) 및 제5 개구부(h15)를 형성할지, 또는 일부만 식각하여 제1 셜로우부(s11) 및 제2 셜로우부(s12)를 형성할지 선택할 수 있다. 다만 도 3i 내지 도 3j의 설명 시, 도 3g와 같이 제1 셜로우부(s11) 및 제2 셜로우부(s12)가 형성되었다고 가정하고 설명될 것이다. 또한 앞에서 설명된 바와 같이, 공핍형 모드의 소자 제작 시 제2 개구부(h12)의 형성이 필요하지 않는 경우도 있다. 이러한 경우, 제2 개구부(h12), 제5 개구부(h15) 및 제2 셜로우부(s12)가 없으며, 구동 게이트 전극(37)은 보호층(32) 위에 형성될 수 있다. 도 3i는 본 발명의 다른 실시예에 따른 반도체 소자의 제작 방법 중 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계를 설명하기 위한 단면도이다. 도 3i를 참조하면, 구동 게이트 전극(37) 및 제1 추가 게이트 전극(38-1)이 리프트 오프(lift-off) 공정을 통하여 형성된다. 리프트 오프 공정에 대한 개요, 구동 게이트 전극(37)을 구성하는 물질 및 제1 추가 게이트 전극(38-1)을 구성하는 물질은 도 2k에서 이미 설명되었으므로, 자세한 설명은 생략되어도 무방하다. 제1 추가 게이트 전극(38-1)은 제1 면적을 갖는 제1 추가 게이트 전극 하부(38-1a) 및 제1 면적보다 큰 제2 면적을 갖는 제1 추가 게이트 전극 상부(38-1b)를 갖는다. 또한, 구동 게이트 전극(37)은 구동 게이트 전극 하부(37a) 및 구동 게이트 전극 하부(37a)의 면적보다 큰 면적을 갖는 구동 게이트 전극 상부(37b)를 포함한다. 또한, 제1 추가 게이트 전극 상부(38-1b)의 면적인 제2 면적은, 예를 들어, 제1 추가 게이트 전극 상부(38-1b) 중 최소 면적으로 정의되거나, 제1 추가 게이트 전극 상부(38-1b)의 평균 면적으로 정의될 수 있다. 도 3i에서 도시되진 않았으나, 제2 추가 게이트 전극(38-2)이 형성되는 경우, 제1 추가 게이트 전극(38-1)과 마찬가지로 제3 면적을 갖는 제2 추가 게이트 전극 하부(38-2a) 및 제3 면적보다 큰 제4 면적을 갖는 제2 추가 게이트 전극 상부(38-2b)를 갖는다. 게이트 전극의 형상으로 인한 장점, 구동 게이트 전극(37)을 구성하는 물질 및 제1 추가 게이트 전극(38-1)을 구성하는 물질은 도 2k를 참조하여 이미 설명되었다.
도 3j는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도 이다. 설명의 편의를 위해, 소스 전극(33a), 드레인 전극(33b), 구동 게이트 전극 하부(37a), 제1 추가 게이트 전극(38-1) 및 제2 추가 게이트 전극(38-2)은 점선으로 표시되었다. 도 3e에서 도시된 절연층을 식각하는 단계 이후, 구동 게이트 전극(37), 제1 추가 게이트 전극(38-1), 제2 추가 게이트 전극(38-2)이 형성된 것을 확인할 수 있다. 또한, 도 3i에서 도시된 게이트 전극 및 추가 게이트 전극을 형성하는 단계 이후, 제1 추가 게이트 전극(38-1) 및 제2 추가 게이트 전극(38-2) 위에 연결 전극(38-3)이 형성되었다. 제1 추가 게이트 전극(38-1) 및 제2 추가 게이트 전극(38-2)은 구동 게이트 전극(37), 또는 소스 전극(33a)과 전기적으로 연결될 수도 있고, 아니면 전기적으로 플로팅(floating)될 수도 있다. 도 3a부터 도 3j까지를 참조하여, 구동 게이트 전극(37)이 활성층(31) 또는 기판(30)에 접촉하여 쇼트키 콘택트(schottky contact)가 이루어지는 반도체 소자가 설명되었다. 이러한 구조를 가지는 경우, RF(RadioFrequency) 소자와 관련될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대해 영역별 전기장 크기를 시뮬레이션한 결과를 설명하기 위한 도면이다. 도 4는 도 2l 또는 도 3j에 따른 반도체 소자에 대해 소스 전극(S)을 기준으로 전류 또는 정공의 흐름 방향에 따른 전기장(전계)의 크기 변화를 시뮬레이션한 결과이다. 도 4를 참조하면, 각각 리쎄스 영역(A와 A' 사이) 및 비리쎄스 영역(B와 B' 사이)에 대해 전기장의 크기 변화를 시뮬레이션한 것을 알 수 있으며, 비리쎄스 영역 중 전계가 가장 강한 곳은 게이트(Gate) 중 드레인 전극(D)으로부터 가장 가까운 부분인 드레인 방향의 게이트 에지(gate edge)였으며 게이트 에지에서의 전계값은 3.5 x 106 V/cm 이었다. 이에 반해, 리쎄스 영역의 경우, 드레인 방향의 게이트 에지에서의 전계값은 5 x 105 V/cm 까지 감소되었다. 즉 리쎄스 영역에 형성된 제1 추가 게이트 전극(29-1, 38-1, FGate) 및 제2 추가 게이트 전극(29-2, 38-2)의 형성으로 의해, 반도체 소자에 인가되는 전기장의 최대값이 감소하였다는 것을 알 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제작 방법을 설명하기 위한 순서도이다. 이하에서 도 2a 내지 도 2l 및 도 5를 참조하여 설명될 것이다.
기판 위에 활성층을 형성하는 단계(S100)에서, 기판(20) 위에 활성층(21)을 형성한다. 기판(20) 및 활성층(21)을 구성하는 물질은 이미 예를 들어 설명되었다.
활성층 위에 보호층을 형성하는 단계(S200)에서, 활성층(21) 위에 보호층(22)을 형성한다. 보호층(22)을 구성하는 물질은 이미 예를 들어 설명되었다.
제1 개구부 및 제2 개구부를 형성하는 단계(S300)에서, 식각하는 단계(S310) 및 다시 식각하는 단계(S320)를 수행한다. 식각하는 단계(S310)에서, 보호층(22)이 제1 개구부(h1)를 갖도록 식각한다. 제1 개구부(h1)에 대응하는 위치에 있는 활성층(21)이 전부 또는 일부 식각될 수 있으며, 이후 공정에서 제1 개구부(h1)에 대응하는 위치에 제1 추가 게이트 전극(29-1)이 형성될 수 있다. 식각하는 단계(S310)에서, 제1 개구부(h1)가 형성되는 동시에 제3 개구부(h3)가 형성될 수 있다. 제3 개구부(h3)에 대응하는 위치에 추후 제2 추가 게이트 전극(29-2)이 형성될 수 있다.
다시 식각하는 단계(S320)에서, 보호층(22)이 제2 개구부(h2)를 갖도록 식각한다. 제2 개구부(h2)에 대응하는 위치에 있는 활성층(21)이 전부 또는 일부 식각될 수 있으며, 이후 공정에서 제2 개구부(h2)에 대응하는 위치에 구동 게이트 전극(28)이 형성될 수 있다. 도 5에서는 제1 개구부(h1)를 먼저 식각하는 것처럼 도시하였으나, 제2 개구부(h2)를 먼저 형성하여도 무방하다. 제1 개구부 및 제2 개구부를 별도의 식각 과정으로 형성하므로, 제1 개구부(h1) 형성을 위한 식각 세부 사양(식각 너비, 식각 깊이 등)과 제2 개구부(h2) 형성을 위한 식각 세부 사양이 다르더라도 두 식각 세부 사양을 동시에 만족시키면서 제1 개구부(h1) 및 제2 개구부(h2)를 형성할 수 있다. 공핍형 모드의 소자 제작 시 제2 개구부(h2)의 형성이 필요하지 않는 경우도 있다. 이러한 경우는 다시 식각하는 단계(S320)가 생략될 수도 있다.
절연층을 형성하는 단계(S400)에서, 절연층(26)을 형성한 후 제6 개구부(h6) 및 제7 개구부(h7)가 형성되도록 선택적으로 식각한다. 제1 개구부(h1)에 대응하는 절연층(26)도 선택적으로 식각되는 경우, 이후에 형성될 제1 추가 게이트 전극(29-1)이 활성층(21) 또는 기판(20)과 접촉할 수 있다.
소스 전극 및 드레인 전극을 형성하는 단계(S500)에서, 소스 전극(27a) 및 드레인 전극(27b)을 각각 제6 개구부(h6) 및 제7 개구부(h7) 위에 형성한다. 소스 전극(27a) 및 드레인 전극(27b)는 보호층(22)과 전기적으로 연결된다.
구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계(S600)는 리프트 오프 공정으로, 감광막을 형성하는 단계(S610), 금속층을 형성하는 단계(S620) 및 감광막을 제거하는 단계(S630)를 수행한다. 감광막을 형성하는 단계(S610)에서, 감광막(25a)이 형성되고 패터닝된다. 금속층을 형성하는 단계(S620)에서, 금속층을 증착한다. 감광막을 제거하는 단계(S630)에서, 감광막(25a)이 제거되고, 금속층 중 감광막(25a) 위에 증착되었던 부분이 함께 제거되고 패터닝으로 인해 절연층(26) 위에 증착되었던 금속층만이 유지된다. 금속층 중 제1 추가 게이트 전극(29-1)는 제1 개구부(h1)에 대응하는 위치에 형성된다. 추가적으로, 금속층 중 구동 게이트 전극(28)은 제2 개구부(h2)에 대응하는 위치에 형성되며, 금속층 중 제2 추가 게이트 전극(29-2)는 제3 개구부(h3)에 대응하는 위치에 형성될 수 있다.
연결 전극을 형성하는 단계(S700)에서, 제1 추가 게이트 전극(29-1) 및 제2 추가 게이트 전극(29-2)를 전기적으로 연결하는 연결 전극(29-3)이 형성된다.
이제까지 본 발명에 대해서 그 바람직한 실시예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시예들을 구현할 수 있을 것이다.
여기서 본 발명의 본질적 기술 범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10, 20, 30: 기판 11, 21, 31: 활성층
12, 22, 32: 활성층 h1, h11: 제1 개구부
h2, h12: 제2 개구부 27a, 33a: 소스 전극
27b, 33b: 드레인 전극 28, 37: 구동 게이트 전극
29-1, 38-1: 제1 추가 게이트 전극
29-2, 38-2: 제2 추가 게이트 전극

Claims (20)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장하는 활성층;
    상기 활성층 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 상기 활성층을 노출시키는 제1 개구부와, 상기 제1 개구부에 인접하여 상기 제2 방향의 상기 활성층의 마주보는 양측 측벽들을 노출시키는 제2 및 제3 개구부들을 구비하는 보호층;
    상기 제1 개구부 외곽의 상기 보호층의 일측 상에 배치된 소스 전극;
    상기 보호층의 타측 상에 배치된 드레인 전극;
    상기 드레인 전극과 상기 소스 전극 사이의 상기 제1 개구부 내에 배치되는 구동 게이트 전극; 및
    상기 드레인 전극과 상기 구동 게이트 전극 사이에 상기 제2 방향의 상기 활성 층의 마주보는 양측 측벽들의 상기 제2 및 제3 개구부들 내에 각각 배치되어 상기 제 2 방향으로 상기 활성층의 채널 폭을 조절시키는 제1 및 제2 추가 게이트 전극들을 포함하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 활성층은 그 두께가 상기 활성층 중 다른 부분의 두께보다 얇으며, 상기 제2 개구부에 대응하는 부분에 형성되는 제1 셜로우부를 가지는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 셜로우부와 상기 제1 추가 게이트 전극 사이에 형성되는 절연층을 더 포함하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 추가 게이트 전극은 상기 제1 셜로우부와 접촉하는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 반도체 소자는 상기 기판과 상기 제1 추가 게이트 전극 사이에 형성되는 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 활성층은 상기 기판 위에 형성되는 버퍼층; 및
    상기 버퍼층 위에 형성되는 베리어층을 포함하며,
    상기 버퍼층을 구성하는 물질은 GaN을 포함하며,
    상기 베리어층을 구성하는 물질은 AlGaN을 포함하고,
    상기 보호층을 구성하는 물질은 GaN을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 구동 게이트 전극 및 상기 제1 추가 게이트 전극을 이루는 물질은 Ti, Al, Ni, Au, Ge 및 Pt로 이루어진 군에서 적어도 하나 이상 선택되는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 추가 게이트 전극은 각각 제1 면적을 갖는 제1 추가 게이트 전극 하부 및 상기 제1 면적보다 큰 제2 면적을 갖는 제1 추가 게이트 전극 상부를 갖고,
    상기 제2 추가 게이트 전극은 제3 면적을 갖는 제2 추가 게이트 전극 하부 및 상기 제3 면적보다 큰 제4 면적을 갖는 제2 추가 게이트 전극 상부를 갖고,
    상기 반도체 소자는 상기 제1 추가 게이트 전극 및 상기 제2 추가 게이트 전극 위에 형성되어 상기 제1 추가 게이트 전극 및 상기 제2 추가 게이트 전극을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 기판 상에 제1 방향으로 연장하는 활성층을 형성하는 단계;
    상기 활성층 상에 보호층을 형성하는 단계;
    상기 보호층의 일부를 식각하여 상기 제1 방향과 교차하는 제2 방향으로 상기 보호층을 노출시키는 제1 개구부와, 상기 제1 개구부와 인접하여 상기 제2 방향의 상기 활성층의 마주보는 양측 측벽들을 각각 노출시키는 제2 개구부 및 제3 개구부을 형성하는 단계;
    상기 보호층 상에 절연층을 형성하는 단계; 및
    상기 제1 개구부, 상기 제2 개구부, 및 제3 개구부들 내에 구동 게이트 전극, 제1 추가 게이트 전극, 제2 추가 게이트 전극을 각각 형성하고, 상기 제 1 방향의 상기 활성층의 양측 말단들의 상기 보호층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계를 포함하는 반도체 소자 제작 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계 이후, 상기 제1 추가 게이트 전극 및 상기 제2 추가 게이트 전극을 전기적으로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 반도체 소자 제작 방법.
  17. 제12항에 있어서,
    상기 보호층의 일부를 식각하는 단계에서, 상기 활성층이 상기 제1 개구부 위치에 대응하는 제4 개구부를 갖도록 식각하며,
    상기 활성층이 상기 제2 개구부 위치에 대응하는 제5 개구부를 갖도록 식각하는 반도체 소자 제작 방법.
  18. 제12항에 있어서,
    상기 보호층의 일부를 식각하는 단계에서, 상기 활성층이 상기 제1 개구부 위치에 대응하는 제1 셜로우부를 갖도록 식각하며,
    상기 활성층이 상기 제2 개구부 위치에 대응하는 제2 셜로우부를 갖도록 식각하는 반도체 소자 제작 방법.
  19. 제12항에 있어서,
    상기 절연층을 형성하는 단계에서 상기 절연층 중 상기 제1 개구부 위치에 대응하는 부분이 식각되고,
    상기 제1 추가 게이트 전극이 상기 활성층과 접촉하는 반도체 소자 제작 방법.
  20. 제12항에 있어서,
    상기 구동 게이트 전극 및 제1 추가 게이트 전극을 형성하는 단계에서, 리프트 오프(lift-off) 공정을 통해 상기 구동 게이트 전극 및 상기 제1 추가 게이트 전극을 동시에 형성하는 반도체 소자 제작 방법.
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