JP2012178416A - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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Abstract

【課題】良好なノーマリ・オフ動作を可能とすることに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＨＥＭＴを得る。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成された電極用リセス２Ｄを、少なくとも電極用リセス２Ｄの底面で化合物半導体積層構造２と直接的に接するように電極材料で埋め込み、化合物半導体積層構造２とショットキー接触するフィールドプレート電極８を形成する。
【選択図】図３

Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
特開２０１０−１５３４９３号公報 特開２００９−４９２８８号公報 特開２００８−７１９８８号公報
しかしながら、ＧａＮ−ＨＥＭＴは、一般的にアバランシェ耐量が無く、サージに対して極めて弱いという欠点がある。また、Ｓｉ系の半導体デバイスと異なり、ボディダイオードを有しておらず、例えばインバータ回路（フルブリッジインバータ回路）等に適用するためには、いわゆるフリーウィールダイオード（ＦＷＤ）として外部にダイオードを接続する必要がある。また、Ｓｉ系の半導体デバイスと比較すると、ゲート電極とドレイン電極との間の寄生容量Ｃｇｄと、ゲート電極とソース電極との間の寄生容量Ｃｇｓとの比Ｃｇｄ／Ｃｇｓが大きく、動作が不安定となり易い懸念がある。
本発明は、上記の課題に鑑みてなされたものであり、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、確実な安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、第１のリセス及び第２のリセスが形成された化合物半導体積層構造と、前記第１のリセス内にゲート絶縁膜を介して形成されたゲート電極と、前記第２のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極とを含む。
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造の表層に第１のリセスを形成する工程と、前記第１のリセス内にゲート絶縁膜を形成する工程と、前記化合物半導体積層構造の表層に第２のリセスを形成する工程と、前記第１のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第２のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程とを含む。
上記の各態様によれば、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、例えばインバータ回路に適用する場合に外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置が実現する。
第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を示す図である。 第１の実施形態の変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の他の適用例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの概略構成を示す断面図である。 第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのＨＥＭＴチップの概略構成を示す平面図である。 第１の実施形態によるＨＥＭＴチップを用いたディスクリートパッケージの概略構成を示す平面図である。 第２の実施形態によるＰＦＣ回路を示す結線図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
（第１の実施形態）
本実施形態では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅ及び電子供給層２ｄの一部をドライエッチングして除去する。これにより、キャップ層２ｅ及び電子供給層２ｄの一部まで掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ｃは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄのより深い箇所までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜６が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図２（ｃ）に示すように、化合物半導体積層構造２にフィールドプレート電極の電極用リセス２Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレート電極の形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２Ｃとドレイン電極５との間における所定箇所とされる。
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２ｅの一部をドライエッチングして除去する。これにより、キャップ層２ｅの一部まで掘り込まれた電極用リセス２Ｄが形成される。電極用リセス２Ｄは、その長手方向が電極用リセス２Ｃの長手方向に沿って並行するように形成される。エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
本実施形態では、化合物半導体積層構造２の表面（キャップ層２ｅの表面）を基準として見た場合に、フィールドプレート電極の電極用リセス２Ｄはゲート電極の電極用リセス２Ｃよりも浅く形成される。電極用リセス２Ｄは、電極用リセス２Ｃよりも浅いという制限の下で、電子供給層２ｄの表面が露出するまでキャップ層２ｅをエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。
続いて、図３（ａ）に示すように、ゲート電極７及びフィールドプレート電極８を形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜６上に塗布し、ゲート絶縁膜６の電極用リセス２Ｃの部分と電極用リセス２Ｄとをそれぞれ露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる開口内、及び電極用リセス２Ｄを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜６を介して電極材料の一部で埋め込むゲート電極７が形成される。それと共に、電極用リセス２Ｄ内を電極材料の一部で埋め込むフィールドプレート電極８が形成される。フィールドプレート電極８は、電極用リセス２Ｄ内の側面の一部及び電極用リセス２Ｄの底面において、化合物半導体積層構造２のキャップ層２ｅと直接的に接触（ショットキー接触）する。
本実施形態では、ゲート電極７及びフィールドプレート電極８を同時形成する場合について例示したが、個別に形成する（例えば、ゲート電極７を形成した後にフィールドプレート電極８を形成する）ようにしても良い。この場合、ゲート電極７とフィールドプレート電極８を、Ｎｉ及びＡｕの厚みを両者で変えたり、両者で異なる電極材料を用いて形成することも可能である。
続いて、図３（ｂ）に示すように、層間絶縁膜９を形成する。
詳細には、ＣＶＤ法等により、ソース電極４及びドレイン電極５、並びにゲート電極７及びフィールドプレート電極８を覆うように、Ｓｉ基板１の全面に絶縁物、例えばＳｉＮを堆積する。これにより、層間絶縁膜９が形成される。
続いて、図３（ｃ）に示すように、配線層１１を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより層間絶縁膜９及びゲート絶縁膜６を加工する。これにより、ソース電極４及びフィールドプレート電極８の各表面の一部を露出する開口９ａ，９ｂが形成される。
開口９ａ，９ｂ内を埋め込むように、層間絶縁膜９上に導電材料、例えばＡｕを蒸着法等により堆積する。
堆積されたＡｕを、リソグラフィー及びドライエッチングにより加工する。以上により、層間絶縁膜９上に、開口９ａ，９ｂ内を導電材料で埋め込んでソース電極４とフィールドプレート電極８とを電気的に接続する配線層１１が形成される。
本実施形態では、ソース電極４とフィールドプレート電極８とを電気的に接続する場合を例示したが、ゲート電極７とフィールドプレート電極８とを電気的に接続する場合も考えられる。この場合には、上記のように配線層を形成することなく、例えばゲート電極７及びフィールドプレート電極８の形成工程において、両者をゲート絶縁膜６上で分離せずに一体形成することが考えられる。
しかる後、上層の保護膜の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７が電極用リセス２Ｃをゲート絶縁膜６を介して埋め込むように形成される。このＭＩＳ型のリセスゲート構造を前提として採用することにより、ＨＥＭＴに要求される高耐圧のノーマリ・オフ動作が可能となる。
本実施形態では、ゲート電極７のドレイン電極５側で隣り合うように、電極用リセス２Ｄを埋め込むフィールドプレート電極８が設けられる。そのため、ゲート電極７の端部位に印加される電界が十分に緩和されて耐圧が大幅に向上する。
フィールドプレート電極８は、化合物半導体積層構造２（ここではキャップ層２ｅ）とショットキー接触する。この構造では、フィールドプレート電極８下にゲート絶縁膜６が存在しない。そのため、フィールドプレート電極８による２ＤＥＧへの十分な作用が確保されて寄生容量Ｃｇｄが低下し、Ｃｇｄ／Ｃｇｓが小さくなってデバイス動作の高速化に寄与する。
ここで、電極用リセス２Ｄを深くしてフィールドプレート電極８を２ＤＥＧに近づけすぎると、オン抵抗が増大する懸念がある。本実施形態では、電極用リセス２Ｄをゲート電極７の電極用リセス２Ｃよりも浅くし、フィールドプレート電極８と２ＤＥＧとの距離を適宜に保持する。これにより、当該懸念を払拭し、オン抵抗増大による影響を排除している。
更に本実施形態では、化合物半導体積層構造２とショットキー接触するフィールドプレート電極８を採用することにより、フィールドプレート電極８がアノード、ドレイン電極５がカソードとなる保護ダイオードの機能が付与される。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴの等価回路記号を図４に示す。ゲート電極、ソース電極、ドレイン電極をＧ，Ｓ，Ｄとし、保護ダイオードをＰＤと記す。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにサージ電圧が生じても、ＰＤの整流作用により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が抑止される。このように、アバランシェ耐量が十分に確保され、デバイス動作の安定化に寄与する。
以上説明したように、本実施形態によれば、ＭＩＳ型のリセスゲート構造を維持するも、電極用リセス２Ｄ内でショットキー接触するフィールドプレート電極８を設ける。この構成により、良好なノーマリ・オフ動作を可能とし、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
−変形例−
以下、第１の実施形態よるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例について説明する。
本例では、第１の実施形態と同様にＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造のキャップ層が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
図５は、第１の実施形態の変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、図５（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を有して構成される。
キャップ層２２は、その下層の化合物半導体（ここでは電子供給層２ｄのｎ−ＡｌＧａＮ）よりもバンドギャップが狭い化合物半導体からなる層と、バンドギャップが広い化合物半導体からなる層とを有する積層構造とされる。ここでは、前者の層としてｎ−ＧａＮを、後者の層としてＡｌＮを例示し、３層の化合物半導体層であるｎ−ＧａＮ２２ａ，ＡｌＮ２２ｂ，ｎ−ＧａＮ２２ｃが順次積層されてキャップ層２２が形成される。
なお、この積層構造のキャップ層としては、上記の場合以外にも、例えばｎ−ＧａＮとＡｌＮとが順次積層された２層構造としたり、或いは４層以上の積層構造とすることも考えられる、
第１の実施形態と同様の成長条件により、ＭＯＶＰＥ法により、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２２を順次成長形成する。キャップ層２２は、ｎ−ＧａＮ２２ａが膜厚２ｎｍ〜３ｎｍ程度、ＡｌＮ２２ｂが膜厚２ｎｍ〜３ｎｍ程度、ｎ−ＧａＮ２２ｃが膜厚５ｎｍ程度にそれぞれ形成する。
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を実行する。
このとき、化合物半導体積層構造２１の電極用リセス２１Ａ，２１Ｂにはソース電極４及びドレイン電極５が形成され、化合物半導体積層構造２１上には電極用リセス２１Ｃの内壁面を覆うようにゲート絶縁膜６が形成される。
続いて、図５（ｂ）に示すように、化合物半導体積層構造２１にフィールドプレート電極の電極用リセス２１Ｄを形成する。
詳細には、先ず、ゲート絶縁膜６上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、フィールドプレート電極の形成予定位置（電極形成予定位置）に相当するゲート絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。なお、この電極形成予定位置は、ゲート電極の電極用リセス２１Ｃとドレイン電極５との間における所定箇所とされる。
このレジストマスクを用いて、電極形成予定位置における、ゲート絶縁膜６及びキャップ層２２の一部をドライエッチングして除去する。本例では、ＧａＮとＡｌＮとのエッチングレートの相違を利用し、後者の方が前者よりもエッチングレートが低い条件でエッチングする。即ち、キャップ層２２のうち、ＡｌＮ２２ｂをエッチングストッパーとして用い、ｎ−ＧａＮ２２ａをドライエッチングする。これにより、キャップ層２ｅのＡｌＮ２２ｂを露出させる電極用リセス２１Ｄが形成される。なお実際には、ＡｌＮ２２ｂの表層の一部もエッチングされると考えられるため、電極用リセス２１Ｄは、ＡｌＮ２２ｂの一部まで掘り込まれたものとして図示する。
エッチング条件としては、ゲート絶縁膜６のエッチングには、ＫＯＨ水溶液、ＴＭＡＨ水溶液等のアルカリ水溶液をエッチャントとして用い、例えば濃度（ＫＯＨ水溶液）を用いる。キャップ層２ｅのｎ−ＧａＮ２２ａのエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
本例では、化合物半導体積層構造２１の表面（キャップ層２２の表面）を基準として見た場合に、フィールドプレート電極の電極用リセス２１Ｄをゲート電極の電極用リセス２１Ｃよりも浅く形成することが必要である。この深さの制限の下で、キャップ層２ｅのＡｌＮ２２ｂをエッチングストッパーとしてエッチングすることにより、ゲート電極の電極用リセス２１Ｃよりも浅い、ＡｌＮ２２ｂの膜厚でほぼ正確に規定された所期の深さに電極用リセス２１Ｄを形成することができる。
なお、電極用リセス２１Ｄは、電極用リセス２１Ｃよりも浅いという制限の下で、電子供給層２ｄの表面が露出するまでキャップ層２２をエッチングして形成したり、また電子供給層２ｄのより深い箇所までエッチングして形成することも考えられる。
続いて、第１の実施形態の図３（ａ）と同様の工程を実行し、電極用リセス２１ＣをＮｉ／Ａｕの一部で埋め込むゲート電極７と、電極用リセス２１ＤをＮｉ／Ａｕの一部で埋め込むフィールドプレート電極８とを同時に形成する。
続いて、第１の実施形態の図３（ｂ）〜図３（ｃ）と同様の諸工程を実行し、ソース電極４とフィールドプレート電極８とが、配線層１１により電気的に接続される。このときの様子を図５（ｃ）に示す。
しかる後、上層の保護膜の形成等の諸工程を経て、本例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本例によれば、ＭＩＳ型のリセスゲート構造を維持するも、電極用リセス２１Ｄ内でショットキー接触するフィールドプレート電極８を設ける。この構成により、良好なノーマリ・オフ動作を可能とし、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、第１の実施形態の他の適用例として、化合物半導体積層構造２において、キャップ層２ｅを形成しないことも考えられる。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図６に例示する。なお図６では、素子分離構造３の図示を省略する。
ゲート電極７の電極用リセス２Ｅ、フィールドプレート電極８の電極用リセス２Ｆは共に電子供給層２ｄの途中までドライエッチングにより掘り込まれて形成される。この場合、化合物半導体積層構造２の表面（電子供給層２ｄの表面）を基準として見た場合に、電極用リセス２Ｆは電極用リセス２Ｅよりも浅く形成される。
この適用例でも、良好なノーマリ・オフ動作を可能とし、ゲート電極７の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
上述した第１の実施形態及び変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、第１の実施形態及び変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
ＨＥＭＴチップの概略構成を図７に示す。
ＨＥＭＴチップ３０では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのドレイン電極が接続されたドレインパッド３１と、ゲート電極が接続されたゲートパッド３２と、ソース電極が接続されたソースパッド３３とが設けられている。
図８は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ３０を、ハンダ等のダイアタッチ剤４１を用いてリードフレーム４２に固定する。リードフレーム４２にはドレインリード４２ａが一体形成されており、ゲートリード４２ｂ及びソースリード４２ｃがリードフレーム４２と別体として離間して配置される。
続いて、Ａｌワイヤ４３を用いたボンディングにより、ドレインパッド３１とドレインリード４２ａ、ゲートパッド３２とゲートリード４２ｂ、ソースパッド３３とソースリード４２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂４４を用いて、トランスファーモールド法によりＨＥＭＴチップ３０を樹脂封止し、リードフレーム４２を切り離す。以上により、ディスクリートパッケージが形成される。
（第２の実施形態）
本実施形態では、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図９は、ＰＦＣ回路を示す結線図である。
ＰＦＣ回路５０は、スイッチ素子（トランジスタ）５１と、ダイオード５２と、チョークコイル５３と、コンデンサ５４，５５と、ダイオードブリッジ５６と、交流電源（ＡＣ）５７とを備えて構成される。スイッチ素子５１に、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
ＰＦＣ回路５０では、スイッチ素子５１のドレイン電極と、ダイオード５２のアノード端子及びチョークコイル５３の一端子とが接続される。スイッチ素子５１のソース電極と、コンデンサ５４の一端子及びコンデンサ５５の一端子とが接続される。コンデンサ５４の他端子とチョークコイル５３の他端子とが接続される。コンデンサ５５の他端子とダイオード５２のカソード端子とが接続される。コンデンサ５４の両端子間には、ダイオードブリッジ５６を介してＡＣ５７が接続される。コンデンサ５５の両端子間には、直流電源（ＤＣ）が接続される。
本実施形態では、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、ゲート電極とドレイン電極との間の寄生容量Ｃｇｄが大幅に低減され、高いトランジスタ特性を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０に適用する。これにより、信頼性の高いＰＦＣ回路５０が実現する。
（第３の実施形態）
本実施形態では、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１０は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路６１及び低圧の二次側回路６２と、一次側回路６１と二次側回路６２との間に配設されるトランス６３とを備えて構成される。
一次側回路６１は、第２の実施形態によるＰＦＣ回路５０と、ＰＦＣ回路５０のコンデンサ５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路６０とを有している。フルブリッジインバータ回路６０は、複数（ここでは４つ）のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄを備えて構成される。
二次側回路６２は、複数（ここでは３つ）のスイッチ素子６５ａ，６５ｂ，６５ｃを備えて構成される。
本実施形態では、一次側回路６１を構成するＰＦＣ回路５０のスイッチ素子５１と同様に、フルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄが、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路６２のスイッチ素子６５ａ，６５ｂ，６５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、第１の実施形態で説明したように、化合物半導体積層構造とショットキー接触するフィールドプレート電極を採用する。これにより、フィールドプレート電極がアノード、ドレイン電極がカソードとなる保護ダイオードの機能が付与される。本実施形態では、このＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路５０のスイッチ素子５１及びフルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄに適用している。そのため、一次側回路６１において、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄにサージ電圧が生じても、保護ダイオードの整流作用により、スイッチ素子５１，６４ａ，６４ｂ，６４ｃ，６４ｄの破壊が抑止される。このように、大きなアバランシェ耐量が確保され、デバイス動作の安定化に寄与する。
本実施形態では、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路である一次側回路６１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１１は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路７１と、ミキサー７２ａ，７２ｂと、パワーアンプ７３とを備えて構成される。
ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償するものである。ミキサー７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその変形例から選ばれたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１１では、例えばスイッチの切り替えにより、出力側の信号をミキサー７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路７１に送出できる構成とされている。
本実施形態では、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、ゲート電極とドレイン電極との間の寄生容量Ｃｇｄが大幅に低減され、高いトランジスタ特性を得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１の実施形態及び変形例、並びに第２〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態及び変形例、並びに第２〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１の実施形態及び変形例、並びに第２〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、良好なノーマリ・オフ動作を可能とし、ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、アバランシェ耐量が大きく、外部のダイオードを接続することを要せず、確実に安定動作を得ることができる信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）第１のリセス及び第２のリセスが形成された化合物半導体積層構造と、
前記第１のリセス内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極と
を含むことを特徴とする化合物半導体装置。
（付記２）前記第２のリセスは、前記第１のリセスよりも浅く形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記化合物半導体積層構造は、最上層にキャップ層を有しており、
前記第２のリセスは、前記キャップ層のみに形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記キャップ層は、第１層、第２層、及び第３層が順次積層されてなり、
前記第１層及び前記第３層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第２層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする付記３に記載の化合物半導体装置。
（付記５）前記第２のリセスは、その底面に前記第２層が露出するように形成されていることを特徴とする付記４に記載の化合物半導体装置。
（付記６）前記化合物半導体積層構造上に前記ゲート電極と隣り合うように形成されたソース電極及びドレイン電極を更に含み、
前記フィールドプレート電極は、前記ソース電極と電気的に接続されていることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
（付記７）化合物半導体積層構造の表層に第１のリセスを形成する工程と、
前記第１のリセス内にゲート絶縁膜を形成する工程と、
前記化合物半導体積層構造の表層に第２のリセスを形成する工程と、
前記第１のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記８）前記第２のリセスは、前記第１のリセスよりも浅く形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記９）前記ゲート電極と前記フィールドプレート電極とを、同一工程で形成することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
（付記１０）前記化合物半導体積層構造は、最上層にキャップ層を有しており、
前記第２のリセスは、前記キャップ層のみに形成されることを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記キャップ層は、第１層、第２層、及び第３層が順次積層されてなり、
前記第１層及び前記第３層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第２層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１２）前記第２のリセスは、その底面に前記第２層が露出するように形成されることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）前記化合物半導体積層構造上に前記ゲート電極と隣り合うようにソース電極及びドレイン電極を形成する工程と、
前記フィールドプレート電極と前記ソース電極とを電気的に接続する工程と
を更に含むことを特徴とする付記７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
第１のリセス及び第２のリセスが形成された化合物半導体積層構造と、
前記第１のリセス内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極と
を含むことを特徴とする電源装置。
（付記１５）前記高圧回路は、ＰＦＣ回路を備えており、
前記ＰＦＣ回路に設けられる第１のスイッチ素子が前記トランジスタとされていることを特徴とする付記１４に記載の電源装置。
（付記１６）前記高圧回路は、前記ＰＦＣ回路と接続されたインバータ回路を更に備えており、
前記インバータ回路に設けられる第２のスイッチ素子が前記トランジスタとされていることを特徴とする付記１５に記載の電源装置。
（付記１７）前記トランジスタは、前記第２のリセスが前記第１のリセスよりも浅く形成されていることを特徴とする付記１４〜１６のいずれか１項に記載の電源装置。
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１のリセス及び第２のリセスが形成された化合物半導体積層構造と、
前記第１のリセス内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極と
を含むことを特徴とする高周波増幅器。
１ Ｓｉ基板
２，２１ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ，２２ キャップ層
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート絶縁膜
７ ゲート電極
８ フィールドプレート電極
９ 層間絶縁膜
９ａ，９ｂ 開口
１１ 配線層
２２ａ，２２ｃ ｎ−ＧａＮ
２２ｂ ＡｌＮ
３０ ＨＥＭＴチップ
３１ ドレインパッド
３２ ゲートパッド
３３ ソースパッド
４１ ダイアタッチ剤
４２ リードフレーム
４２ａ ドレインリード
４２ｂ ゲートリード
４２ｃ ソースリード
４３ Ａｌワイヤ
４４ モールド樹脂
５０ ＰＦＣ回路
５１，６４ａ，６４ｂ，６４ｃ，６４ｄ，６５ａ，６５ｂ，６５ｃ スイッチ素子
５２ ダイオード
５３ チョークコイル
５４，５５ コンデンサ
５６ ダイオードブリッジ
６０ フルブリッジインバータ回路
６１ 一次側回路
６２ 二次側回路
６３ トランス
７１ ディジタル・プレディストーション回路
７２ａ，７２ｂ ミキサー
７３ パワーアンプ

Claims (10)

  1. 第１のリセス及び第２のリセスが形成された化合物半導体積層構造と、
    前記第１のリセス内にゲート絶縁膜を介して形成されたゲート電極と、
    前記第２のリセス内に形成され、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極と
    を含むことを特徴とする化合物半導体装置。
  2. 前記第２のリセスは、前記第１のリセスよりも浅く形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記化合物半導体積層構造は、最上層にキャップ層を有しており、
    前記第２のリセスは、前記キャップ層のみに形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記キャップ層は、第１層、第２層、及び第３層が順次積層されてなり、
    前記第１層及び前記第３層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第２層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする請求項３に記載の化合物半導体装置。
  5. 前記第２のリセスは、その底面に前記第２層が露出するように形成されていることを特徴とする請求項４に記載の化合物半導体装置。
  6. 化合物半導体積層構造の表層に第１のリセスを形成する工程と、
    前記第１のリセス内にゲート絶縁膜を形成する工程と、
    前記化合物半導体積層構造の表層に第２のリセスを形成する工程と、
    前記第１のリセス内に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第２のリセス内に、前記化合物半導体積層構造とショットキー接触するフィールドプレート電極を形成する工程と
    を含むことを特徴とする化合物半導体装置の製造方法。
  7. 前記第２のリセスは、前記第１のリセスよりも浅く形成されることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  8. 前記ゲート電極と前記フィールドプレート電極とを、同一工程で形成することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
  9. 前記化合物半導体積層構造は、最上層にキャップ層を有しており、
    前記第２のリセスは、前記キャップ層のみに形成されることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
  10. 前記キャップ層は、第１層、第２層、及び第３層が順次積層されてなり、
    前記第１層及び前記第３層は、前記化合物半導体積層構造における前記キャップ層下の化合物半導体層よりもバンドギャップが狭く、前記第２層は、前記化合物半導体層よりもバンドギャップが広いことを特徴とする請求項９に記載の化合物半導体装置の製造方法。
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