JP2019192698A - 半導体装置、半導体装置の製造方法及び増幅器 - Google Patents

半導体装置、半導体装置の製造方法及び増幅器 Download PDF

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Yusuke Kumazaki
祐介 熊崎
多木　俊裕
Toshihiro Tagi
俊裕 多木
牧山　剛三
Kozo Makiyama
剛三 牧山
史朗 尾崎
Shiro Ozaki
史朗 尾崎
優一 美濃浦
Yuichi Minoura
優一 美濃浦
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Abstract

【課題】電子供給層にバンドギャップの広い材料を用いて２ＤＥＧの濃度を高くした場合であっても、ソース電極やドレイン電極におけるコンタクトの抵抗の低い半導体装置を提供する。【解決手段】基板１０の上に、窒化物半導体により形成された第１の半導体層２１と、第１の半導体層２１の上に、窒化物半導体により形成された第２の半導体層２３と、第２の半導体層２３の上に形成された、ゲート電極３１、ソース電極３２及びドレイン電極３３と、を有する。ソース電極３２及びドレイン電極３３は、第２の半導体層２３の内部に入り込む複数の凸部３２ａ及び凸部３３ａを有しており、凸部３２ａ及び凸部３３ａの側面３２ｄ及び側面３３ｄは、第１の半導体層２１の面に対し傾斜している。【選択図】図２

Description

本発明は、半導体装置、半導体装置の製造方法及び増幅器に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において二次元電子ガス（２ＤＥＧ：Two-Dimensional Electron Gas）が生成される。また、電子走行層にＧａＮを用い電子供給層にＩｎＡｌＮを用いたＨＥＭＴでは、２ＤＥＧの濃度を高くすることができるため、オン抵抗を低くすることができ、大電流を流すことが可能となる。
特開２０１７−８５００６号公報 特開２００６−２５３５５９号公報 特開２０１６−５８５４６号公報
しかしながら、ＩｎＡｌＮやＡｌの組成比の高いＡｌＧａＮは、バンドギャップが広いため、これらの材料を電子供給層に用いた場合、オーミック電極となるソース電極やドレイン電極におけるコンタクト抵抗が高くなり、オン電流が低くなってしまう。
このため、電子供給層にバンドギャップの広いＩｎＡｌＮ等を用いて、２ＤＥＧの濃度を高くした場合であっても、ソース電極やドレイン電極におけるコンタクトの抵抗の低い半導体装置が求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された、ゲート電極、ソース電極及びドレイン電極と、を有し、前記ソース電極は、前記第２の半導体層の内部に入り込む複数の凸部を有しており、前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする。
開示の半導体装置によれば、電子供給層にバンドギャップの広い材料を用いて２ＤＥＧの濃度を高くした場合であっても、ソース電極やドレイン電極におけるコンタクトの抵抗を低くすることができ、オン電流を増やすことができる。
半導体装置の構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図 電極構造のシミュレーションのモデルの図 電極の凸部のテーパー角度と規格化されたコンタクト抵抗との相関図 電極の凸部の幅と規格化されたコンタクト抵抗との相関図 電極の凸部に占める面積比と規格化されたコンタクト抵抗との相関図 実際の電極の凸部に占める面積比と規格化されたコンタクト抵抗との相関図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態における半導体装置の変形例１の構造図 第１の実施の形態における半導体装置の変形例２の構造図 第１の実施の形態における半導体装置の変形例３の構造図 第１の実施の形態における半導体装置の変形例４の構造図 第２の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の構造図 第５の実施の形態における半導体装置の構造図 第６の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第６の実施の形態における電源装置の回路図 第６の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、説明の便宜上、図面における縦横の縮尺等は実際と異なる場合がある。
〔第１の実施の形態〕
最初に、電子走行層にＧａＮを用い電子供給層にＩｎＡｌＮを用いたＨＥＭＴにおけるソース電極及びドレイン電極におけるコンタクト抵抗について、図１に基づき説明する。図１に示す構造の半導体装置は、基板９１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層９１２、電子走行層９２１、スペーサ層９２２、電子供給層９２３が積層されている。基板９１０は、ＳｉＣ等の材料により形成されている。バッファ層９１２は、ＡｌＮやＧａＮ等により形成されており、電子走行層９２１はｉ−ＧａＮにより形成されており、スペーサ層９２２はＡｌＮにより形成されており、電子供給層９２３はＩｎＡｌＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１とスペーサ層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。電子供給層９２３の上には、ゲート電極９３１、ソース電極９３２及びドレイン電極９３３が形成されており、更に、露出している電子供給層９２３を覆うように、絶縁膜９４０が形成されている。
図１に示す構造の半導体装置では、電子供給層９２３を形成しているＩｎＡｌＮのバンドギャップが広いため、電子供給層９２３の上に形成されているオーミック電極となるソース電極９３２及びドレイン電極９３３におけるコンタクト抵抗が高くなる。このため、ＩｎＡｌＮにより電子供給層９２３を形成し、２ＤＥＧ９２１ａを増やしても、ソース電極９３２及びドレイン電極９３３におけるコンタクト抵抗が高いため、流すことのできる電流が制限されてしまう。
このため、ＩｎＡｌＮにより電子供給層９２３が形成されている２ＤＥＧの多い半導体装置においても、ソース電極及びドレイン電極におけるコンタクト抵抗が低いものが求められている。
（半導体装置）
次に、本実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、核形成層１１、バッファ層１２、電子走行層２１、スペーサ層２２、電子供給層２３が積層されている。基板１０は、ＳｉＣ等の材料により形成されているが、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ、ダイヤモンド等により形成してもよい。核形成層１１はＡｌＮ等により形成されており、バッファ層１２はＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、スペーサ層２２はＡｌＮにより形成されており、電子供給層２３はＩｎＡｌＮにより形成されている。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
本実施の形態においては、スペーサ層２２の膜厚は１ｎｍであり、電子供給層２３の膜厚は６ｎｍである。尚、スペーサ層２２はＡｌＧａＮ等により形成してもよい。また、窒化物半導体層には、素子分離領域５０が形成されている。本願においては、電子走行層２１を第１の半導体層と記載し、電子供給層２３を第２の半導体層と記載し、スペーサ層２２を第３の半導体層と記載する場合がある。
電子供給層２３の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されており、更に、露出している電子供給層２３を覆うように、絶縁膜４０が形成されている。ソース電極３２は、窒化物半導体層の側に入り込む複数の凸部３２ａと、窒化物半導体層よりも上の電極本体部３２ｂとにより形成されており、凸部３２ａの下側の端部３２ｃは、スペーサ層２２と接している。ソース電極３２の凸部３２ａは、電子供給層２３の表面側となる電極本体部３２ｂの側より端部３２ｃに向かって徐々に幅が狭くなるように、側面３２ｄが傾斜している。同様に、ドレイン電極３３には、窒化物半導体層の側に入り込む複数の凸部３３ａと、窒化物半導体層よりも上の電極本体部３３ｂとにより形成されており、凸部３３ａの下側の端部３３ｃは、スペーサ層２２と接している。ドレイン電極３３の凸部３３ａは、電子供給層２３の表面側となる電極本体部３３ｂの側より端部３３ｃに向かって徐々に幅が狭くなるように、側面３３ｄが傾斜している。
より詳細に、図３に基づきソース電極３２の凸部３２ａを例に説明する。図３に示されるように、ソース電極３２は、電子供給層２３よりも上の電極本体部３２ｂと、電子供給層２３及びスペーサ層２２の一部の内部に入り込んでいる凸部３２ａにより形成されている。ソース電極３２の凸部３２ａの端部３２ｃは、ソース電極３２の最も下の底面となる部分であり、スペーサ層２２と接している。ソース電極３２の凸部３２ａはテーパー状となっており、凸部３２ａの側面３２ｄは、電極本体部３２ｂの側から端部３２ｃに向かって徐々に幅が細くなるように傾斜している。ソース電極３２の凸部３２ａでは、凸部３２ａの側面３２ｄはスペーサ層２２と電子供給層２３との界面に対し角度θで傾斜している。尚、ドレイン電極３３の凸部３３ａについても、図３に示すソース電極３２と同様の構造である。本願においては、角度θを凸部３２ａのテーパーの角度θと記載し、凸部３２ａにおける電極本体部３２ｂの側の幅ｄを凸部３２ａの幅ｄと記載する場合がある。凸部３２ａの幅ｄは、凸部３２ａがピット状に形成されている場合には直径に相当し、ライン状に形成されている場合にはラインの幅に相当する。
（シミュレーション）
ここで、図４に示されるモデルとなる電極３０についてシミュレーションを行った結果について説明する。電極３０は、ソース電極３２及びドレイン電極３３に対応するものであり、電子供給層２３よりも上の電極本体部３０ｂと、電子供給層２３及びスペーサ層２２の一部の中に入り込んでいる凸部３０ａにより形成されている。凸部３０ａの側面３０ｄはスペーサ層２２と電子供給層２３との界面に対し角度θで傾斜しており、凸部３０ａの電極本体部３０ｂの側の幅はｄとする。
図５は、凸部３０ａの幅ｄが１００ｎｍの場合における凸部３０ａの側面３０ｄの角度θと、電極３０における規格化されたコンタクト抵抗との関係を示す。尚、図５では、図１に示されるような凸部が設けられていない構造の電極のコンタクト抵抗を１．０として規格化されている。図５に示されるように、角度θが５°の場合では、規格化されたコンタクト抵抗の値が約０．５であり、角度θが増えるに伴い規格化されたコンタクト抵抗の値は増加する。角度θが３０°の場合では、規格化されたコンタクト抵抗の値が０．７８であり、角度θが５０°では規格化されたコンタクト抵抗の値は約１．０未満であるが、角度θが５０°を超えると１．０以上となる。尚、角度θが５°未満となるような凸部は、形成することが極めて困難であるため実用的ではない。コンタクト抵抗の値は低い方が好ましく、規格化されたコンタクト抵抗の値は１．０未満、更には、０．８以下であることが好ましい。従って、凸部３０ａのテーパーの角度θは、５°以上、５０°以下が好ましく、更には、５°以上、３０°以下が好ましい。
図６は、テーパーの角度θが２０°の場合における凸部３０ａの幅ｄと、電極３０における規格化されたコンタクト抵抗との関係を示す。尚、図６は、図１に示されるような凸部が設けられていない構造の電極のコンタクト抵抗を１．０として規格化されている。図６に示されるように、凸部３０ａの幅ｄが２０ｎｍの場合では、規格化されたコンタクト抵抗の値が約０．５であり、凸部３０ａの幅ｄが長くなるに伴い規格化されたコンタクト抵抗の値は増加する。凸部３０ａの幅ｄが２００ｎｍの場合では規格化されたコンタクト抵抗の値が０．７９であり、凸部３０ａの幅ｄが４００ｎｍでは規格化されたコンタクト抵抗の値は約１．０未満であるが、凸部３０ａの幅ｄが４００ｎｍを超えると１．０以上となる。尚、凸部３０ａの幅ｄが２０ｎｍ未満となるような凸部は、形成することが極めて困難であるため実用的ではない。具体的には、凸部３０ａは、電極３０が形成される領域の電子供給層２３に形成された凹部となる開口部に、真空蒸着等の成膜により金属を埋め込むことにより形成する。このため、開口部の幅が狭いと、開口部の内部に金属を埋め込むことができず凸部３０ａを形成することができない。従って、凸部３０ａの幅ｄは、２０ｎｍ以上、４００ｎｍ以下が好ましく、更には、２０ｎｍ以上、２００ｎｍ以下が好ましい。
図７は、電子供給層２３の表面に平行に切断した面における凸部３０ａの占める面積比と、電極３０における規格化されたコンタクト抵抗との関係を示す。凸部３０ａの占める面積比は、電子供給層２３の表面に平行に切断した面の面積に対し、この面における凸部３０ａが形成されている領域の面積の比であり、凸部３０ａの幅ｄに対応する部分の面積比である。尚、図７は、図１に示されるような凸部が設けられていない構造の電極のコンタクト抵抗を１．０として規格化されており、凸部３０ａの占める面積比が０％は、凸部３０ａが設けられていない構造のものに相当する。凸部３０ａの形状は、テーパーの角度θが２０°、凸部３０ａの幅ｄが１００ｎｍのものであり、凸部３０ａの占める面積比は、凸部３０ａの数を増やすことにより変化させている。図７に示されるように、規格化されたコンタクト抵抗の値は、凸部３０ａの占める面積比が０％では１．０であり、凸部３０ａの占める面積比が約３％では約０．８である。よって、規格化されたコンタクト抵抗の値は、凸部３０ａの占める面積比が増加すると減少し、凸部３０ａの占める面積比が２０％前後になると、規格化されたコンタクト抵抗の値が最も低くなる。更に、凸部３０ａの占める面積比が増加すると、規格化されたコンタクト抵抗の値が増加する。規格化されたコンタクト抵抗の値は、凸部３０ａの占める面積比が約５５％では約０．８となり、凸部３０ａの占める面積比が約７３％では１．０未満であるが、凸部３０ａの占める面積比が約７３％を超えると１．０以上となる。
従って、凸部３０ａの占める面積比は、０％を超え、７３％以下が好ましく、更には、３％以上、５５％以下が好ましい。
図８は、図４に示す構造の電極３０において、凸部３０ａの占める面積比の異なるものを実際に作製し、コンタクト抵抗を測定した結果である。尚、コンタクト抵抗は、ＴＬＭ（Transfer length method：伝送長法）により測定し、凸部が形成されていない電極のコンタクト抵抗の値により規格化されている。この結果と、実験により得られた電極本体部３０ｂと電子供給層２３との界面におけるコンタクト抵抗の抵抗率ρｂが５．２×１０−４Ω・ｃｍ２であることから、凸部３０ａにおけるコンタクト抵抗の抵抗率を推定した。凸部３０ａの端部３０ｃにおける窒化物半導体層との界面における抵抗率ρｃは２ＤＥＧが存在していないことから高抵抗であることが考えられ、ここでは１．０×１０−２Ω・ｃｍ２とした。この結果、凸部３０ａのテーパー状の側面３０ｄにおける窒化物半導体層との界面における抵抗率ρｄは１．３×１０−６Ω・ｃｍ２であり、抵抗率ρｂの約１／４００である。従って、電極３０において、凸部３０ａにテーパー状の側面３０ｄを設けることにより、電極のコンタクト抵抗を低くすることが可能となる。尚、図８においては、上記の抵抗率ρｂ、ρｃ、ρｄに基づき得られた規格化されたコンタクト抵抗の計算値を破線で示す。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図９〜図１２に基づき説明する。
最初に、図９（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、スペーサ層２２、電子供給層２３を形成する。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。
本実施の形態においては、基板１０にはＳｉＣ基板が用いられているが、基板１０には、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることも可能である。核形成層１１は、ＡｌＮ等により形成されており、バッファ層１２はＡｌＧａＮ等より形成されている。電子走行層２１は膜厚が３μｍのｉ−ＧａＮにより形成されており、スペーサ層２２は膜厚が１ｎｍのＡｌＮにより形成されており、電子供給層２３は膜厚が６ｎｍのＩｎＡｌＮにより形成されている。尚、電子供給層２３はＩｎＡｌＧａＮにより形成してもよい。
次に、図９（ｂ）に示すように、素子を分離するための素子分離領域５０を形成する。具体的には、電子供給層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域５０が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域５０を形成する。素子分離領域５０は、レジストパターンの形成されていない領域の窒化物半導体層の一部を塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。素子分離領域５０を形成した後、レジストパターンは、有機溶剤等により除去する。
次に、図１０（ａ）に示すように、ソース電極３２の凸部３２ａ及びドレイン電極３３の凸部３３ａを形成するためのハードマスク６１を形成する。具体的には、電子供給層２３及び素子分離領域５０の上に、プラズマＣＶＤ（chemical vapor deposition）により膜厚が５０ｎｍのＳｉＮ膜を成膜する。この後、ＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンが形成されていない領域のＳｉＮ膜を除去することにより開口部６１ａを形成し、電子供給層２３の表面を露出させる。これにより、残存するＳｉＮ膜により開口部６１ａを有するハードマスク６１を形成する。ハードマスク６１の開口部６１ａは、ソース電極３２の凸部３２ａ及びドレイン電極３３の凸部３３ａに対応した位置に形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１０（ｂ）に示すように、ソース電極３２の凸部３２ａ及びドレイン電極３３の凸部３３ａが形成される領域において、電子供給層２３及びスペーサ層２２の一部を除去することにより開口部２３ａを形成する。具体的には、ハードマスク６１の開口部６１ａにおいて露出している電子供給層２３及びスペーサ層２２の一部をウェットエッチングにより除去する。これにより、電子供給層２３及びスペーサ層２２の一部に、ソース電極３２の凸部３２ａ及びドレイン電極３３の凸部３３ａが形成される領域に開口部２３ａを形成する。ウェットエッチングは、窒化物半導体層を等方的にエッチングすることができるため、電子供給層２３の表面側が広く、奥が狭くなるようなテーパー状の開口部２３ａを形成することができる。このウェットエッチングでは、エッチング液として、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）、水酸化カリウム、水酸化ナトリウム、硫酸、過酸化水素水や、これらの混合溶液を用いることができる。また、開口部２３ａの形状やエッチング速度を変えるためにエッチング液の温度や撹拌速度を変えてもよい。また、ウェットエッチングの代わりに塩素系のガスを用いたプラズマエッチングによっても、テーパー状の開口部２３ａを形成することが可能である。この後、窒化物半導体がエッチングされることなく、ＳｉＮをエッチングすることのできる別のエッチング液を用いてハードマスク６１を除去する。尚、電子供給層２３及びスペーサ層２２の一部に形成される開口部２３ａは、電子供給層２３の平面視において円形、多角形、ライン状等であってもよい。
次に、図１１（ａ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層２３等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、電子供給層２３の上に残存する金属積層膜により、ソース電極３２及びドレイン電極３３を形成する。このように、真空蒸着により金属積層膜を成膜することにより、電子供給層２３及びスペーサ層２２の一部に形成された開口部２３ａは、金属積層膜により埋め込まれ、ソース電極３２の凸部３２ａ、ドレイン電極３３の凸部３３ａが形成される。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、膜厚が２ｎｍ〜５０ｎｍのＴｉ膜と膜厚が１００ｎｍ〜３００ｎｍのＡｌ膜が積層された膜であり、Ｔｉ膜が電子供給層２３等と接するように形成する。この後、窒素雰囲気中において、５００℃〜９００℃の間の温度、例えば、約６００℃の温度で熱処理することにより、ソース電極３２及びドレイン電極３３におけるオーミックコンタクトを確立させる。
次に、図１１（ｂ）に示すように、電子供給層２３の上に、プラズマＣＶＤ（chemical vapor deposition）によりパッシベーション膜となる絶縁膜４０を形成する。絶縁膜４０は、ＳｉＮ等により形成されており、膜厚は、２ｎｍ〜１０００ｎｍの間、例えば、１００ｎｍ形成する。尚、絶縁膜４０は、ＡＬＤ（Atomic Layer Deposition）やスパッタリングにより形成してもよい。また、絶縁膜４０は、ＳｉＮ以外のＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ等の酸化物、窒化物、酸窒化物により形成してもよい。
次に、図１２に示すように、電子供給層２３の上にゲート電極３１を形成する。具体的には、絶縁膜４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部において露出している絶縁膜４０を除去し、電子供給層２３を露出させ、絶縁膜４０に開口部を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンを除去する。この後、絶縁膜４０及び電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜により、電子供給層２３の上にゲート電極３１を形成する。尚、Ｎｉ／Ａｕにより形成される金属積層膜は、膜厚が約１０ｎｍのＮｉ膜と膜厚が約３００ｎｍのＡｕ膜が積層された膜であり、Ｎｉ膜が電子供給層２３と接するように形成する。
以上の工程により、本実施の形態における半導体装置を作製することができる。
（変形例）
本実施の形態における半導体装置は、図１３に示すように、電子走行層２１と電子供給層２３との間に、スペーサ層２２が設けられていない構造のものであってもよい。即ち、電子走行層２１の上に、電子供給層２３が形成されている構造の半導体装置であってもよい。この構造の半導体装置においては、図示はしないが、ソース電極３２の凸部３２ａの側面３２ｄ、ドレイン電極３３の凸部３３ａの側面３３ｄは、電子走行層２１と電子供給層２３との界面に対し角度θで傾斜している。
また、本実施の形態における半導体装置は、図１４に示すように、絶縁膜４０の上にゲート電極３１が形成された構造のものであってもよい。この場合、絶縁膜４０は、ゲート絶縁膜として機能し、ゲートリーク電流を減らすことができる。
また、本実施の形態における半導体装置は、図１５に示すように、電子供給層２３の一部にゲートリセスを形成した構造のものであってもよい。更に、図１６に示すように、電子供給層２３の上にｐ−ＧａＮ層７０が形成され、ｐ−ＧａＮ層７０の上にゲート電極３１が形成されている構造のものであってもよい。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１７に示されるように、電子供給層２３の上にキャップ層２４が設けられている構造のものである。具体的には、本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、核形成層１１、バッファ層１２、電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４が積層されている。本願においては、キャップ層２４を第４の半導体層と記載する場合がある。本実施の形態においては、キャップ層２４は膜厚が５ｎｍのｉ−ＧａＮまたはｎ−ＧａＮ等により形成されている。
本実施の形態における半導体装置は、キャップ層２４の上に、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている。更に、露出しているキャップ層２４を覆うように、絶縁膜４０が形成されている。ソース電極３２には、窒化物半導体層の側に入り込む複数の凸部３２ａが形成されており、凸部３２ａの端部３２ｃは、スペーサ層２２と接している。同様に、ドレイン電極３３には、窒化物半導体層の側に入り込む複数の凸部３３ａが形成されており、凸部３３ａの端部３３ｃは、スペーサ層２２と接している。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１８に示されるように、ソース電極３２には凸部３２ａが設けられているが、ドレイン電極１３３には凸部が設けられていない構造のものである。このように、ソース電極３２にのみ凸部３２ａを設けることにより、ソース電極３２におけるコンタクト抵抗に比べて、ドレイン電極１３３におけるコンタクト抵抗が高くなる。これにより、ゲート電極３１の直下等における過度な電界集中を抑制することができ、半導体装置の耐圧を向上させることができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１９に示されるように、電子供給層２２３が、Ａｌの組成比が０．５以上のＡｌＧａＮ、即ち、ＡｌＮまたはｘ≧０．５のＡｌｘＧａ１−ｘＮにより形成されている構造のものである。具体的には、本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、核形成層１１、バッファ層１２、電子走行層２１、スペーサ層２２、電子供給層２２３が積層されている。尚、本願においては、電子供給層２２３を第２の半導体層と記載する場合がある。
Ａｌの組成比が０．５以上のＡｌＧａＮはバンドギャップが広いため、電子供給層となるＡｌの組成比が０．５以上のＡｌＧａＮの上に、直接ソース電極やドレイン電極を形成した場合、コンタクト抵抗が高くなってしまう。このため、電子供給層２２３及びスペーサ層２２の一部を除去し、凸部３２ａを有するソース電極３２及び凸部３３ａを有するドレイン電極３３を形成することにより、ソース電極３２及びドレイン電極３３におけるコンタクト抵抗を低くすることができる。
尚、上記以外の内容については、第１の実施の形態と同様であり、第２及び第３の実施の形態にも適用可能である。
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図２０に示されるように、窒化物半導体層においてソース電極３２及びドレイン電極３３と接する領域にｎ型半導体層３２５が形成されている構造のものである。このように、窒化物半導体層において、ソース電極３２及びドレイン電極３３と接する領域にｎ型半導体層３２５を形成することにより、界面のバンド構造が急峻となり、電子のトンネル確率を増やすことができ、より一層コンタクト抵抗を下げることができる。ｎ型半導体層３２５は、不純物元素としてＳｉやＧｅ等がドープされたＧａＮにより形成されており、ドープされている不純物元素の濃度は、２×１０１９ｃｍ−３以上である。
本実施の形態における半導体装置は、電子供給層２３及びスペーサ層２２の一部に開口部を形成した後、開口部におけるｎ−ＧａＮ等の結晶成長により、またはｎ型となる不純物元素をイオン注入することによりｎ型半導体層３２５を形成する。この後、このｎ型半導体層３２５の上に、ソース電極３２及びドレイン電極３３を形成することにより、製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第５の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２１に基づき説明する。尚、図２１は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第５の実施の形態におけるいずれかの半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第５の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第５の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第５の実施の形態における半導体装置のドレイン電極３３または１３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第５の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図２２に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２２に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２２に示す例では３つ）４６８を備えている。図２２に示す例では、第１から第５の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図２３に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２３に示す例では、パワーアンプ４７３は、第１から第５の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２３に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された、ゲート電極、ソース電極及びドレイン電極と、
を有し、
前記ソース電極は、前記第２の半導体層の内部に入り込む複数の凸部を有しており、
前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする半導体装置。
（付記２）
前記ドレイン電極は、前記第２の半導体層の内部に入り込む複数の凸部を有しており、
前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層と前記第２の半導体層の間には、窒化物半導体により第３の半導体層が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記凸部の端部は、前記第３の半導体層に形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第３の半導体層は、ＡｌＮを含む材料により形成されていることを特徴とする付記４に記載の半導体装置。
（付記６）
前記凸部の前記第１の半導体層の面に対する角度θは、５°以上、５０°以下であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記凸部の前記第１の半導体層の面に対する角度θは、５°以上、３０°以下であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記８）
前記凸部の前記第２の半導体層の表面側の幅ｄは、２０ｎｍ以上、４００ｎｍ以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記凸部の前記第２の半導体層の表面側の幅ｄは、２０ｎｍ以上、２００ｎｍ以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層の表面で切断した前記ソース電極または前記ドレイン電極に対する前記凸部の占める面積比は、０％を超え、７３％以下であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層の表面で切断した前記ソース電極または前記ドレイン電極に対する前記凸部の占める面積比は、３％以上、５５％以下であることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１２）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＮまたはＡｌの組成比が０．５以上のＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１４）
前記第２の半導体層の上には、窒化物半導体により第４の半導体層が形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記第２の半導体層と前記凸部との間には、ｎ型の窒化物半導体によりｎ型半導体層が形成されていることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層において、ソース電極が形成される領域に、ウェットエッチングにより複数の開口部を形成する工程と、
前記複数の開口部を金属により埋め込むことにより凸部を形成し、前記凸部を有するソース電極を前記第２の半導体層の上に形成するとともに、前記第２の半導体層の上にドレイン電極を形成する工程と、
前記第２の半導体層の上に、ゲート電極を形成する工程と、
を有し、
前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする半導体装置の製造方法。
（付記１７）
前記複数の開口部は、前記ドレイン電極が形成される領域にも形成されるものであって、
前記ドレイン電極が形成される領域に形成された前記複数の開口部を金属により埋め込むことにより凸部を形成し、前記凸部を有する前記ドレイン電極を前記第２の半導体層の上に形成することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記１９）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＮまたはＡｌの組成比が０．５以上のＡｌＧａＮを含む材料により形成されていることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記２０）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２１）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ 核形成層
１２ バッファ層
２１ 電子走行層
２１ａ ２ＤＥＧ
２２ スペーサ層
２３ 電子供給層
３１ ゲート電極
３２ ソース電極
３２ａ 凸部
３２ｂ 電極本体部
３２ｃ 端部
３２ｄ 側面
３３ ドレイン電極
３３ａ 凸部
３３ｂ 電極本体部
３３ｃ 端部
３３ｄ 側面
４０ 絶縁膜
５０ 素子分離領域

Claims (11)

  1. 基板の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成された、ゲート電極、ソース電極及びドレイン電極と、
    を有し、
    前記ソース電極は、前記第２の半導体層の内部に入り込む複数の凸部を有しており、
    前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする半導体装置。
  2. 前記ドレイン電極は、前記第２の半導体層の内部に入り込む複数の凸部を有しており、
    前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体層と前記第２の半導体層の間には、窒化物半導体により第３の半導体層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記凸部の端部は、前記第３の半導体層に形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記凸部の前記第１の半導体層の面に対する角度θは、５°以上、５０°以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記凸部の前記第２の半導体層の表面側の幅ｄは、２０ｎｍ以上、４００ｎｍ以下であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記第２の半導体層の表面で切断した前記ソース電極または前記ドレイン電極に対する前記凸部の占める面積比は、０％を超え、７３％以下であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
  9. 前記第１の半導体層は、ＧａＮを含む材料により形成されており、
    前記第２の半導体層は、ＡｌＮまたはＡｌの組成比が０．５以上のＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
  10. 基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
    前記第２の半導体層において、ソース電極が形成される領域に、ウェットエッチングにより複数の開口部を形成する工程と、
    前記複数の開口部を金属により埋め込むことにより凸部を形成し、前記凸部を有するソース電極を前記第２の半導体層の上に形成するとともに、前記第２の半導体層の上にドレイン電極を形成する工程と、
    前記第２の半導体層の上に、ゲート電極を形成する工程と、
    を有し、
    前記凸部の側面は、前記第１の半導体層の面に対し傾斜していることを特徴とする半導体装置の製造方法。
  11. 請求項１から９のいずれかに記載の半導体装置を有することを特徴とする増幅器。
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