CN106340536A - 一种功率半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种功率半导体器件及其制造方法，其中，所述功率半导体器件，包括：衬底；位于所述衬底上方的沟道层；位于所述沟道层上方的势垒层以及位于所述势垒层上方的源极、栅极和漏极，所述沟道层与所述势垒层的界面处形成有二维电子气，所述栅极位于所述源极与所述漏极之间；所述势垒层中形成有与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或沟道层形成欧姆接触。采用上述技术方案，可以解决现有技术中采用RTA工艺形成欧姆接触时，高温影响器件性能的技术问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及其制造方法。
背景技术
氮化镓(GaN)作为宽禁带半导体材料的典型代表，具有更宽的禁带宽度、更高的饱和电子迁移速度、更大的临界击穿电场强度和更好的导热性能等优点，GaN能够与铝镓氮(AlGaN)形成AlGaN/GaN异质结。AlGaN/GaN异质结的器件在射频器件与电力电子器件的应用领域具有极大的潜力。如何在此类材料之上形成低电阻的欧姆接触一直是研究的热点，其电极欧姆接触性能的优劣直接影响器件的输出源漏电流和膝点电压，继而影响器件的射频性能表现与效率。
现有技术中，n-GaN基金属电极淀积后需要快速热退火(Rapid ThermalAnnealing，RTA)工艺来形成欧姆特性，采用RTA工艺一方面使得势垒层金属转变为低电阻氮化物，另一方面使得金属间互相扩散，发生固相界面反应形成一系列低电阻，低功函数且热稳定的金属间合金。但是采用RTA工艺需要较高的退火温度，对器件的性能会有一定的不良影响。
发明内容
有鉴于此，本发明实施例提供一种功率半导体器件及其制造方法，以解决现有技术中采用RTA工艺形成欧姆接触时，高温影响器件性能的技术问题。
第一方面，本发明实施例提供了一种功率半导体器件，包括：
衬底；
位于所述衬底上方的沟道层；
位于所述沟道层上方的势垒层以及位于所述势垒层上方的源极、栅极和漏极，所述沟道层与所述势垒层的界面处形成有二维电子气，所述栅极位于所述源极与所述漏极之间；
所述势垒层中形成有与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或沟道层形成欧姆接触。
可选的，所述凹槽结构的底部截止在所述势垒层或者沟道层。
可选的，所述凹槽结构中至少包括一个子凹槽。
可选的，所述子凹槽的形状包括下述至少一项：
尖峰状子凹槽、竖直状子凹槽以及梯形状子凹槽。
可选的，所述势垒层中形成有两个凹槽结构，源极凹槽结构和漏极凹槽结构，所述源极的底部通过所述源极凹槽结构与所述势垒层和/或沟道层形成欧姆接触，所述漏极的底部通过所述漏极凹槽结构与所述势垒层和/或沟道层形成欧姆接触。
第二方面，本发明实施例还提供了一种功率半导体器件的制造方法，包括：
提供一衬底，并在所述衬底上制造沟道层；
在所述沟道层上制造势垒层，所述沟道层与所述势垒层界面处形成有二维电子气；
在所述势垒层上制造源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或沟道层形成欧姆接触，所述凹槽结构的底部截止在所述势垒层或者沟道层。
可选的，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，包括：
在所述势垒层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻，显影后形成深度变化趋势与所述凹槽结构深度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
可选的，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，包括：
在所述势垒层上制造掩膜层；
在所述掩膜层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻并显影，显影后形成深度变化趋势与所述凹槽结构深度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和掩膜层，形成深度变化趋势与所述凹槽结构深度变化趋势相同的掩膜层；
采用刻蚀方法刻蚀所述掩膜层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
可选的，所述掩膜版为具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度控制所述光刻胶层的曝光程度。
可选的，所述刻蚀方法包括下述至少一种：
电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
本发明实施例提供的功率半导体器件及其制造方法，通过在衬底上制造沟道层，在沟道层上制造势垒层，沟道层与势垒层界面处形成有二维电子气，在势垒层上制造源极、栅极和漏极，栅极位于源极和漏极之间，在势垒层中形成与源极对应的凹槽结构和/或与漏极对应的凹槽结构，源极的底部和/或漏极的底部位于对应的凹槽结构中，通过凹槽结构与势垒层和/或沟道层形成欧姆接触。采用上述技术方案，因势垒层中或者沟道层中存在着凹槽结构，故凹槽结构中的电极的侧面可与势垒层部分的区域或者沟道层界面处的二维电子气形成更好的欧姆接触，通过较低温度的退火或是可以不经过退火，即可获得较低的接触电阻的欧姆结构，可以解决现有技术中采用RTA工艺形成欧姆接触时，高温影响器件性能的技术问题。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1a为本发明实施例一提供的一种功率半导体器件的结构示意图；
图1b为本发明实施例一提供的一种功率半导体器件的结构示意图；
图2为本发明实施例一提供的一种功率半导体器件的制造方法的流程示意图；
图3a为本发明实施例二提供的一种功率半导体器件的结构示意图；
图3b为本发明实施例二提供的一种功率半导体器件的结构示意图；
图4a为本发明实施例三提供的一种功率半导体器件的结构示意图；
图4b为本发明实施例三提供的一种功率半导体器件的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
此外，在不同的实施例中可能使用重复的标号或标示,这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例或结构之间具有任何关联性。
实施例一
图1a和图1b均为本发明实施例一提供的一种功率半导体器件的结构示意图，具体的，本发明实施例提供的功率半导体器件在势垒层上形成有具有尖峰状子凹槽的凹槽结构。具体的，图1a所示的功率半导体器件中，凹槽结构截止在势垒层中，图1b所示的功率半导体器件中，凹槽结构截止在沟道层中。如图1a和图1b所示，所述功率半导体器件可以包括：
衬底101；
位于衬底101上方的沟道层102；
位于沟道层102上方的势垒层103；
位于势垒层103上方的源极104、栅极105和漏极106，沟道层102与势垒层103的界面处形成有二维电子气107，栅极105位于源极104与漏极106之间；
势垒层103中形成有与源极104对应的凹槽结构和/或与漏极106对应的凹槽结构，源极104的底部和/或漏极106的底部位于对应的所述凹槽结构中，通过凹槽结构与势垒层103和/或沟道层102形成欧姆接触。
进一步的，所述凹槽结构的底部可以截止在势垒层103或者沟道层102。
可选的，势垒层103中可以形成有两个凹槽结构，源极凹槽结构108和漏极凹槽结构109，源极104的底部通过源极凹槽结构108与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109与势垒层103和/或沟道层102形成欧姆接触。
本发明实施例中的凹槽结构可以至少包括一个子凹槽，所述子凹槽的形状可以包括下述至少一项：尖峰状子凹槽、竖直状子凹槽以及梯形状子凹槽。本发明实施例一具体描述一种尖峰状子凹槽结构，本发明实施例还可以包括其他形状的子凹槽结构，具体在本发明的其他实施例里进行介绍。
示例性的，衬底101的材料可以为硅、碳化硅或者蓝宝石，还可以是其他材料。
沟道层102位于衬底101上方，沟道层102的材料可以为GaN或者其他半导体材料，例如InAlN，这里优选为GaN。
势垒层103位于沟道层102上方，势垒层103的材料可以为AlGaN或其他半导体材料，例如InAlN，这里优选为AlGaN。进一步的，沟道层102和势垒层103组成半导体异质结结构，在沟道层102和势垒层103的界面处形成高浓度二维电子气107，并且在沟道层102的异质结界面处产生导电沟道。
源极104、栅极105和漏极106位于势垒层103上方，源极104、漏极106位于势垒层1栅极105位于源极104和漏极106之间。进一步的，源极104、漏极106的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极105的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合，栅极105与势垒层103肖特基接触。进一步的，栅极105可以为T型结构，且嵌入势垒层103中，可以减小栅极的泄漏电流，提升器件击穿电压。
势垒层103中可以形成有与源极104对应的凹槽结构和/或与漏极106对应的凹槽结构，源极104的底部和/或漏极106的底部位于对应的凹槽结构中，进一步的，势垒层103中可以形成有两个凹槽结构，源极凹槽结构108和漏极凹槽结构109，源极104的底部通过源极凹槽结构108与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109与势垒层103和/或沟道层102形成欧姆接触。
进一步的，源极凹槽结构108和/或漏极凹槽结构109中至少包括一个尖峰状子凹槽110，这里对尖峰状子凹槽110的尖峰具体形状以及具体数量不进行限定，只需满足源极电极的底部和/或漏极电极的底部通过尖峰状子凹槽110与势垒层103或者沟道层102接触即可。源极104的底部通过源极凹槽结构108中的尖峰状子凹槽结构110与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109的尖峰状子凹槽结构110与势垒层103和/或沟道层102形成欧姆接触。尖峰状子凹槽110的底部截止在势垒层103和/或沟道层102。可以理解的是，当尖峰状子凹槽110的底部截止在势垒层103时，如图1a所示，位于尖峰状子凹槽110内的源极电极和/或漏极电极的侧面可以与势垒层103形成欧姆接触，如此可以减少电子材料的扩散路径，进而降低退火工艺的温度；当尖峰状子凹槽110的底部截止在沟道层102时，如图1b所示，此时虽然尖峰状子凹槽110的下方没有二维电子气107，但是尖峰状子凹槽110的侧面与二维电子气107接触，因此，位于尖峰状子凹槽110内的源极电极和/或漏极电极的侧面可以与二维电子气107形成欧姆接触，如此可以不采用退火工艺，可以直接实现低欧姆接触电阻的结构。
本发明实施例一提供的功率半导体器件，在势垒层中形成有与源极对应的凹槽结构和/或与漏极对应的凹槽结构，具体为包括尖峰状子凹槽的凹槽结构，源极的底部和/或漏极的底部位于对应的凹槽结构中，通过凹槽结构与势垒层和/或沟道层形成欧姆接触，由于凹槽结构的底部截止在势垒层或者沟道层，这样，当电极材料通过凹槽结构与势垒层和/或沟道层形成欧姆接触时，可以减少电子材料的扩散路径，进而降低退火工艺的温度，避免由于高温退火对器件造成的损耗。
本发明实施例一还提供一种功率半导体器件的制造方法，具体的，在所述功率半导体器件的势垒层上制造有与源极对应的凹槽结构和/或与漏极对应的凹槽结构，所述凹槽结构中至少包括一个子凹槽，所述子凹槽的形状可以为尖峰状子凹槽、竖直状子凹槽以及梯形状子凹槽中的至少一种。本发明实施例一具体描述一种具有尖峰状子凹槽的功率半导体器件的制造方法，本发明实施例还可以包括其他形状的子凹槽结构的功率半导体器件的制造方法，具体在本发明的其他实施例里进行介绍。
如图2所示，本发明实施例一提供的尖峰状子凹槽结构的功率半导体器件的制造方法可以包括以下步骤：
S210：提供一衬底，并在所述衬底上制造沟道层。
示例性的，衬底101的材料可以为硅、碳化硅或者蓝宝石，还可以是其他材料。可选的，沟道层102的材料可以为GaN或者其他半导体材料，例如InAlN，这里优选为GaN。
S220：在所述沟道层上制造势垒层，所述沟道层与所述势垒层界面处形成有二维电子气。
示例性的，势垒层103的材料可以为AlGaN或其他半导体材料，例如InAlN，这里优选为AlGaN。进一步的，沟道层102和势垒层103组成半导体异质结结构，在沟道层102和势垒层103的界面处形成高浓度二维电子气107，并且在沟道层102的异质结界面处产生导电沟道。
S230：在所述势垒层上制造源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间。
示例性的，在势垒层103上制造源极104、栅极105和漏极106，源极104、漏极106位于势垒层103的两端，栅极105位于源极104和漏极106之间。进一步的，源极104、漏极106的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极105的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合，栅极105与势垒层103肖特基接触。进一步的，栅极105可以为T型结构，且嵌入势垒层103中，可以减小栅极的泄漏电流，提升器件击穿电压。
S240：在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或沟道层形成欧姆接触，所述凹槽结构的底部截止在所述势垒层或者沟道层。
示例性的，在势垒层103上制造与源极104对应的凹槽结构和/或与漏极106对应的凹槽结构，源极104的底部和/或漏极106的底部位于对应的所述凹槽结构中。进一步的，在势垒层103上制造两个凹槽结构，源极凹槽结构108和漏极凹槽结构109，源极104的底部通过源极凹槽结构108与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109与势垒层103和/或沟道层102形成欧姆接触。可选的，在源极凹槽结构108和/或漏极凹槽结构109中制造至少一个尖峰状子凹槽110，源极104的底部通过源极凹槽结构108中的尖峰状子凹槽结构110与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109的尖峰状子凹槽结构110与势垒层103和/或沟道层102形成欧姆接触。尖峰状子凹槽110的底部截止在势垒层103或者沟道层102。
可选的，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，可以包括：
在所述势垒层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻，显影后形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
示例性的，在势垒层上制造光刻胶层，所述光刻胶层覆盖在所述势垒层上方，使用掩膜版光刻并显影后形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的尖峰状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈尖峰状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的尖峰状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与势垒层，形成至少包括一个尖峰状子凹槽的凹槽结构。进一步的，所述刻蚀方法可以包括下述至少一种：电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
可选的，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，可以包括：
在所述势垒层上制造掩膜层；
在所述掩膜层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻并显影，显影后形成深度变化趋势与所述凹槽结构深度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和掩膜层，形成深度变化趋势与所述凹槽结构深度变化趋势相同的掩膜层；
采用刻蚀方法刻蚀所述掩膜层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
示例性的，在势垒层上制造掩模层，在所述掩模层上制造光刻胶层，所述掩模层覆盖在所述势垒层上方，所述光刻胶层覆盖在所述掩模层上方，使用掩膜版光刻并显影后形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的尖峰状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈尖峰状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的尖峰状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与掩膜层，形成厚度变化趋势与凹槽结构中的尖峰状子凹槽厚度变化趋势相同的掩膜层。采用刻蚀方法刻蚀所述掩模层与势垒层，形成至少包括一个尖峰状子凹槽的凹槽结构。进一步的，所述刻蚀方法可以包括下述至少一种：电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
本发明实施例提供的功率半导体器件的制造方法，通过在衬底上制造沟道层，在沟道层上制造势垒层，沟道层与势垒层界面处形成有二维电子气，在势垒层上制造源极、栅极和漏极，栅极位于源极和漏极之间，在势垒层中制造与源极对应的凹槽结构和/或与漏极对应的凹槽结构，源极的底部和/或漏极的底部位于对应的凹槽结构中，通过凹槽结构与势垒层和/或沟道层形成欧姆接触。采用上述技术方案，源极电极和/或漏极电极通过凹槽结构与势垒层和/或沟道层形成欧姆接触，可以减少电子材料的扩散路径，进而降低退火工艺的温度，避免由于高温退火对器件造成的损耗。
实施例二
图3a和图3b为本发明实施例二提供的一种功率半导体器件的结构示意图，本实施例以上述实施例一为基础，在实施例一的基础上进行改进，具体为对子凹槽的形状进行改进。具体的，本发明实施例提供的功率半导体器件在势垒层上形成有具有竖直状子凹槽的凹槽结构。具体的，图3a所示的功率半导体器件中，凹槽结构截止在势垒层中，图3b所示的功率半导体器件中，凹槽结构截止在沟道层中。如图3a和图3b所示，所述功率半导体器件可以包括：
衬底101；
位于衬底101上方的沟道层102；
位于沟道层102上方的势垒层103；
位于势垒层103上方的源极104、栅极105和漏极106，沟道层102与势垒层103的界面处形成有二维电子气107，栅极105位于源极104与漏极106之间；
势垒层103中形成有与源极104对应的凹槽结构和/或与漏极106对应的凹槽结构，源极104的底部和/或漏极106的底部位于对应的所述凹槽结构中，通过凹槽结构与势垒层103和/或沟道层102形成欧姆接触。进一步的，势垒层103中可以形成有两个凹槽结构，源极凹槽结构108和漏极凹槽结构109，源极凹槽结构108和/或漏极凹槽结构109中至少包括一个竖直状子凹槽210，这里对竖直状子凹槽210的具体形状以及具体数量不进行限定，只需满足源极电极的底部和/或漏极电极的底部通过竖直状子凹槽210与势垒层103或者沟道层102接触即可。源极104的底部通过源极凹槽结构108中的竖直状子凹槽结构210与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109的竖直状子凹槽结构210与势垒层103和/或沟道层102形成欧姆接触。竖直状子凹槽210的底部截止在势垒层103或者沟道层102。可以理解的是，当竖直状子凹槽210的底部截止在势垒层103时，如图3a所示，位于竖直状子凹槽210内的源极电极和/或漏极电极的侧面可以与势垒层103形成欧姆接触，如此可以减少电子材料的扩散路径，进而降低退火工艺的温度；当竖直状子凹槽210的底部截止在沟道层102时，如图3b所示，此时虽然竖直状子凹槽210的下方没有二维电子气107，但是竖直状子凹槽210的侧面与二维电子气107接触，因此，位于竖直状子凹槽210内的源极电极和/或漏极电极的侧面可以与二维电子气107形成欧姆接触，如此可以不采用退火工艺，可以直接实现低欧姆接触电阻的结构。
本发明实施例二提供的功率半导体器件，在势垒层中形成有与源极对应的凹槽结构和/或与漏极对应的凹槽结构，具体为包括竖直状子凹槽的凹槽结构，与本发明实施例一提供的具有尖峰状子凹槽的凹槽结构所起的作用相比，当源极电极和/或漏极电极通过竖直状子凹槽结构与势垒层和/或沟道层形成欧姆接触时，可以减少电子材料的扩散路径，进而降低退火工艺的温度，避免由于高温退火对器件造成的损耗。
本发明实施例二还提供一种功率半导体器件的制造方法，具体为一种具有竖直状子凹槽的功率半导体器件的制造方法，与实施例一提供的具有尖峰状子凹槽的功率半导体的制造方法的区别在于，可以使用掩膜版光刻并显影后形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的竖直状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈竖直状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的竖直状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与势垒层，形成至少包括一个竖直状子凹槽的凹槽结构。还可以是刻蚀所述光刻胶层与掩膜层，形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的竖直状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈竖直状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的竖直状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与掩膜层，形成厚度变化趋势与凹槽结构中的竖直状子凹槽厚度变化趋势相同的掩膜层。采用刻蚀方法刻蚀所述掩模层与势垒层，形成至少包括一个竖直状子凹槽的凹槽结构。进一步的，所述刻蚀方法可以包括下述至少一种：电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
实施例三
图4a和图4b为本发明实施例三提供的一种功率半导体器件的结构示意图，本实施例以上述实施例一和实施例二为基础，在上述实施例的基础上进行改进，具体为对子凹槽的形状进行改进。具体的，本发明实施例提供的功率半导体器件在势垒层上形成有具有梯形状子凹槽的凹槽结构。具体的，图4a所示的功率半导体器件中，凹槽结构截止在势垒层中，图4b所示的功率半导体器件中，凹槽结构截止在沟道层中。如图4a和图4b所示，所述功率半导体器件可以包括：
衬底101；
位于衬底101上方的沟道层102；
位于沟道层102上方的势垒层103；
位于势垒层103上方的源极104、栅极105和漏极106，沟道层102与势垒层103的界面处形成有二维电子气107，栅极105位于源极104与漏极106之间；
势垒层103中形成有与源极104对应的凹槽结构和/或与漏极106对应的凹槽结构，源极104的底部和/或漏极106的底部位于对应的所述凹槽结构中，通过凹槽结构与势垒层103和/或沟道层102形成欧姆接触。进一步的，势垒层103中可以形成有两个凹槽结构，源极凹槽结构108和漏极凹槽结构109，源极凹槽结构108和/或漏极凹槽结构109中至少包括一个梯形状子凹槽310，这里对梯形状子凹槽310的具体形状以及具体数量不进行限定，只需满足源极电极的底部和/或漏极电极的底部通过梯形状子凹槽310与势垒层103或者沟道层102接触即可。源极104的底部通过源极凹槽结构108中的梯形状子凹槽结构310与势垒层103和/或沟道层102形成欧姆接触，漏极106的底部通过漏极凹槽结构109的梯形状子凹槽结构310与势垒层103和/或沟道层102形成欧姆接触。梯形状子凹槽310的底部截止在势垒层103或者沟道层102。可以理解的是，当梯形状子凹槽310的底部截止在势垒层103时，如图4a所示，位于梯形状子凹槽310内的源极电极和/或漏极电极的侧面可以与势垒层103形成欧姆接触，如此可以减少电子材料的扩散路径，进而降低退火工艺的温度；当梯形状子凹槽310的底部截止在沟道层102时，如图4b所示，此时虽然梯形状子凹槽310的下方没有二维电子气107，但是梯形状子凹槽310的侧面与二维电子气107接触，因此，位于梯形状子凹槽310内的源极电极和/或漏极电极的侧面可以与二维电子气107形成欧姆接触，如此可以不采用退火工艺，可以直接实现低欧姆接触电阻的结构。
本发明实施例三提供的功率半导体器件，在势垒层中形成有与源极对应的凹槽结构和/或与漏极对应的凹槽结构，具体为包括梯形状子凹槽的凹槽结构，与本发明实施例一和实施例二提供的具有尖峰状子凹槽和竖直状子凹槽的凹槽结构所起的作用相比，当源极电极和/或漏极电极通过梯形状子凹槽结构与势垒层和/或沟道层形成欧姆接触时，可以减少电子材料的扩散路径，进而降低退火工艺的温度，避免由于高温退火对器件造成的损耗。
本发明实施例三还提供一种功率半导体器件的制造方法，具体为一种具有梯形状子凹槽的功率半导体器件的制造方法，与上述实施例提供的功率半导体的制造方法的区别在于，可以使用掩膜版光刻并显影后形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的梯形状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈梯形状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的梯形状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与势垒层，形成至少包括一个梯形状子凹槽的凹槽结构。还可以是刻蚀所述光刻胶层与掩膜层，形成厚度变化趋势与所述凹槽结构厚度变化趋势相同的光刻胶层，具体可以是使用掩膜版光刻并显影后形成厚度变化趋势与凹槽结构中的梯形状子凹槽厚度变化趋势相同的光刻胶层。可选的，可以使用具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度呈梯形状变化，控制所述光刻胶层的曝光程度，最终形成与凹槽结构中的梯形状子凹槽厚度变化趋势相同的光刻胶层。采用刻蚀方法刻蚀所述光刻胶层与掩膜层，形成厚度变化趋势与凹槽结构中的梯形状子凹槽厚度变化趋势相同的掩膜层。采用刻蚀方法刻蚀所述掩模层与势垒层，形成至少包括一个梯形状子凹槽的凹槽结构。进一步的，所述刻蚀方法可以包括下述至少一种：电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
需要说明的是，上述实施例虽然通过一些示例性的实施例对本发明的具有凹槽结构的功率半导体器件及其制造方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化。如子凹槽的形状并不限于上述实施例中的尖峰状、竖直状和梯形状三种情况，其他形状或结构的子凹槽同样属于本发明所保护的范围；相应的，凹槽结构的制造方法并不限于上述实施例中的调整掩膜版中遮光点阵的疏密程度进行光刻、多次刻蚀的方法，其他能够制造本发明中结构的方法均属于本发明所保护的范围；相应的，刻蚀方法并不限于上述实施例中的电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法，其他能够对光刻胶层、掩模层或者势垒层进行刻蚀的方法均属于本发明所保护的范围。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种功率半导体器件，其特征在于，包括：
衬底；
位于所述衬底上方的沟道层；
位于所述沟道层上方的势垒层以及位于所述势垒层上方的源极、栅极和漏极，所述沟道层与所述势垒层的界面处形成有二维电子气，所述栅极位于所述源极与所述漏极之间；
所述势垒层中形成有与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或者沟道层形成欧姆接触。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述凹槽结构的底部截止在所述势垒层或者沟道层。
3.根据权利要求1所述的功率半导体器件，其特征在于，所述凹槽结构中至少包括一个子凹槽。
4.根据权利要求3所述的功率半导体器件，其特征在于，所述子凹槽的形状包括下述至少一项：
尖峰状子凹槽、竖直状子凹槽以及梯形状子凹槽。
5.根据权利要求1-4任一所述的功率半导体器件，其特征在于，所述势垒层中形成有两个凹槽结构，源极凹槽结构和漏极凹槽结构,所述源极的底部通过所述源极凹槽结构与所述势垒层和/或者沟道层形成欧姆接触，所述漏极的底部通过所述漏极凹槽结构与所述势垒层和/或沟道层形成欧姆接触。
6.一种功率半导体器件的制造方法，其特征在于，所述制造方法包括：
提供一衬底，并在所述衬底上制造沟道层；
在所述沟道层上制造势垒层，所述沟道层与所述势垒层界面处形成有二维电子气；
在所述势垒层上制造源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述源极的底部和/或所述漏极的底部位于对应的所述凹槽结构中，通过所述凹槽结构与所述势垒层和/或沟道层形成欧姆接触，所述凹槽结构的底部截止在所述势垒层或者沟道层。
7.根据权利要求6所述的功率半导体器件的制造方法，其特征在于，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，包括：
在所述势垒层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻，显影后形成深度变化趋势与所述凹槽结构深度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
8.根据权利要求6所述的功率半导体器件的制造方法，其特征在于，在所述势垒层中制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，包括：
在所述势垒层上制造掩膜层；
在所述掩膜层上制造光刻胶层；
使用掩膜版对所述光刻胶层进行光刻并显影，显影后形成深度变化趋势与所述凹槽结构深度变化趋势相同的光刻胶层；
采用刻蚀方法刻蚀所述光刻胶层和掩膜层，形成深度变化趋势与所述凹槽结构深度变化趋势相同的掩膜层；
采用刻蚀方法刻蚀所述掩膜层和势垒层，在所述势垒层内制造与所述源极对应的凹槽结构和/或与所述漏极对应的凹槽结构，所述凹槽结构的底部截止在所述势垒层或者沟道层。
9.根据权利要求7或8所述的功率半导体器件的制造方法，其特征在于，所述掩膜版为具有遮光点阵的掩膜版，通过调整所述掩膜版中遮光点阵的疏密程度控制所述光刻胶层的曝光程度。
10.根据权利要求7或8所述的功率半导体器件的制造方法，其特征在于，所述刻蚀方法包括下述至少一种：
电感耦合等离子体刻蚀方法、反应离子刻蚀方法以及湿法刻蚀方法。
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|---|---|
| CN (1) | CN106340536A (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019192698A (ja) * | 2018-04-19 | 2019-10-31 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び増幅器 |
| CN111081763A (zh) * | 2019-12-25 | 2020-04-28 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
| CN111863950A (zh) * | 2020-07-28 | 2020-10-30 | 西安电子科技大学 | 结型栅-漏功率器件 |
| CN112885896A (zh) * | 2021-01-29 | 2021-06-01 | 电子科技大学 | 一种hemt器件 |
| CN113113477A (zh) * | 2021-03-01 | 2021-07-13 | 西安电子科技大学 | 基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法 |
| CN113224155A (zh) * | 2021-04-08 | 2021-08-06 | 中山大学 | 一种具有高导通能力的氮化镓晶体管及其制备方法 |
| JP2021118261A (ja) * | 2020-01-27 | 2021-08-10 | 株式会社東芝 | 半導体装置 |
| CN113809169A (zh) * | 2021-08-25 | 2021-12-17 | 西安电子科技大学 | 基于栅源漏一体化沉积的氮化镓器件及其制作方法 |
| WO2022027536A1 (en) * | 2020-08-07 | 2022-02-10 | Innoscience (Zhuhai) Technology Co., Ltd. | Semiconductor device and fabrication method thereof |
| WO2024055776A1 (zh) * | 2022-09-14 | 2024-03-21 | 华润微电子（重庆）有限公司 | 一种hemt接触孔结构及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040201038A1 (en) * | 2003-01-27 | 2004-10-14 | Tokuharu Kimura | Compound semiconductor device and its manufacture |
| JP2015133407A (ja) * | 2014-01-14 | 2015-07-23 | トランスフォーム・ジャパン株式会社 | 半導体装置及びその製造方法 |
-
2016
- 2016-08-05 CN CN201610638029.1A patent/CN106340536A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040201038A1 (en) * | 2003-01-27 | 2004-10-14 | Tokuharu Kimura | Compound semiconductor device and its manufacture |
| JP2015133407A (ja) * | 2014-01-14 | 2015-07-23 | トランスフォーム・ジャパン株式会社 | 半導体装置及びその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019192698A (ja) * | 2018-04-19 | 2019-10-31 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び増幅器 |
| CN111081763B (zh) * | 2019-12-25 | 2021-09-14 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
| CN111081763A (zh) * | 2019-12-25 | 2020-04-28 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
| JP2021118261A (ja) * | 2020-01-27 | 2021-08-10 | 株式会社東芝 | 半導体装置 |
| CN111863950A (zh) * | 2020-07-28 | 2020-10-30 | 西安电子科技大学 | 结型栅-漏功率器件 |
| CN111863950B (zh) * | 2020-07-28 | 2021-08-20 | 西安电子科技大学 | 结型栅-漏功率器件 |
| US12068373B2 (en) | 2020-08-07 | 2024-08-20 | Innoscience (Zhuhai) Technology Co., Ltd. | Semiconductor device and fabrication method thereof |
| WO2022027536A1 (en) * | 2020-08-07 | 2022-02-10 | Innoscience (Zhuhai) Technology Co., Ltd. | Semiconductor device and fabrication method thereof |
| CN112885896A (zh) * | 2021-01-29 | 2021-06-01 | 电子科技大学 | 一种hemt器件 |
| CN113113477A (zh) * | 2021-03-01 | 2021-07-13 | 西安电子科技大学 | 基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法 |
| CN113224155A (zh) * | 2021-04-08 | 2021-08-06 | 中山大学 | 一种具有高导通能力的氮化镓晶体管及其制备方法 |
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| WO2024055776A1 (zh) * | 2022-09-14 | 2024-03-21 | 华润微电子（重庆）有限公司 | 一种hemt接触孔结构及其制备方法 |
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| RJ01 | Rejection of invention patent application after publication |
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