CN113113477A - 基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 67
- 239000002184 metal Substances 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000008569 process Effects 0.000 claims abstract description 21
- 238000000151 deposition Methods 0.000 claims abstract description 20
- 238000002161 passivation Methods 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000003780 insertion Methods 0.000 claims description 14
- 230000037431 insertion Effects 0.000 claims description 14
- 229910015844 BCl3 Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 8
- 229910002704 AlGaN Inorganic materials 0.000 claims description 6
- 238000005566 electron beam evaporation Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000009616 inductively coupled plasma Methods 0.000 description 21
- 230000005533 two-dimensional electron gas Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明涉及一种基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法，该方法包括：S1：在衬底上生长双沟道GaN基异质结；S2：采用干法刻蚀工艺对顶层的GaN基异质结的势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽；S3：在源极区域图形化凹槽和漏极区域图形化凹槽淀积金属，形成源极欧姆接触金属和漏极欧姆接触金属；S4：在未被金属覆盖的顶层的GaN基异质结的势垒层上淀积钝化层；S5：采用干法刻蚀工艺对栅极区域的钝化层进行刻蚀，形成栅极凹槽；S6：在栅极凹槽淀积金属形成栅极。本发明的方法，在制作欧姆接触时采用图形化欧姆接触的制作方法，降低了双沟道异质结的欧姆接触电阻。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法。
背景技术
随着第三代宽禁带半导体材料生长技术与器件工艺水平的提高，GaN基HEMT器件凭借着高电子浓度与高电子迁移率的优势脱颖而出，在5G通信的PA应用中大放异彩，已成为主力军。为进一步优化其性能，提高其功率与频率特性，非常关键且重要的一种方法就是减小寄生电阻。针对这一问题，从半导体材料的角度入手，就是不断地对器件所用的材料进行优化，尽可能地减小材料方块电阻。
目前常用的GaN基异质结有AlGaN/GaN、InAlN/GaN、InAlGaN/GaN、ScAlN/GaN、AlN/GaN五种异质结结构。为了实现大功率与高效率，通常要求异质结结构拥有较强的极化强度，以获得更低的方块电阻，鉴于此，ScAlN/GaN、AlN/GaN这两种异质结结构明显优于其他三种结构；而且，拥有高极化强度的异质结结构，能够在相同或者更优的二维电子气输运能力下，将异质结势垒厚度做到更薄，这一点在高频应用中具有非常重要的意义。
目前在针对InAlN/GaN、AlGaN/GaN两种异质结的研究中发现相较于单沟道异质结，双沟道异质结结构表现出了更大的优势，但是在双沟道器件中，存在欧姆电极与下方沟道中的二维电子气难以形成良好接触的问题，使得欧姆接触电阻很高，这也成为双沟道异质结结构急需解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种基于ScAlN双沟道异质结结构的GaN射频器件的制备方法，包括：
S1：在衬底上生长双沟道GaN基异质结；
S2：采用干法刻蚀工艺对顶层的GaN基异质结的势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽；
S3：在所述源极区域图形化凹槽和所述漏极区域图形化凹槽淀积金属，形成源极欧姆接触金属和漏极欧姆接触金属；
S4：在未被金属覆盖的顶层的GaN基异质结的势垒层上淀积钝化层；
S5：采用干法刻蚀工艺对栅极区域的所述钝化层进行刻蚀，形成栅极凹槽；
S6：在所述栅极凹槽淀积金属形成栅极。
在本发明的一个实施例中，所述S1包括：使用MOCVD设备在所述衬底上自下而上依次层叠生长GaN缓冲层、第一AlN插入层、第一势垒层、GaN沟道层、第二AlN插入层和第二势垒层。
在本发明的一个实施例中，所述GaN缓冲层的厚度为1-3μm，所述第一AlN插入层和所述第二AlN插入层的厚度为1nm-1.5nm。
在本发明的一个实施例中，所述GaN沟道层的厚度为20-40nm。
在本发明的一个实施例中，所述第一势垒层和所述第二势垒层为AlGaN、InAlN、InAlGaN、ScAlN或AlN中的一种，其厚度为2nm-15nm。
在本发明的一个实施例中，所述S2包括：使用ICP刻蚀设备，采用Cl基等离子体干法刻蚀工艺对所述第二势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽，其中，
刻蚀气体为BCl3，BCl3流量为4sccm；
刻蚀深度为所述第二势垒层厚度的1/3-1/2；
刻蚀工艺参数为：ICP上电极功率为90-110W，ICP下电极功率为8-15W，压力为2-8mTorr。
在本发明的一个实施例中，在所述S2中，凹槽的尺寸为0.5×0.5μm2。
在本发明的一个实施例中，所述S3包括：采用电子束蒸发设备在所述源极区域图形化凹槽和所述漏极区域图形化凹槽，淀积Ti/Al/Ni/Au欧姆叠层金属，随后在N2气氛中进行快速热退火，形成源极欧姆接触金属和漏极欧姆接触金属，其中，退火温度为850℃，退火时间为30s。
在本发明的一个实施例中，所述S4包括；利用PECVD设备在器件上淀积SiN层，利用ICP刻蚀设备采用干法刻蚀工艺去除源极欧姆接触金属和漏极欧姆接触金属上的SiN层。
本发明提供了一种基于ScAlN双沟道异质结结构的GaN射频器件，包括：采用如上述任一项实施例所述的制备方法制备得到，所述GaN射频器件包括：
自下而上依次层叠设置的衬底层、GaN缓冲层、第一AlN插入层、第一势垒层、GaN沟道层、第二AlN插入层和第二势垒层；
源极和漏极，设置在欧姆区域，且位于所述第二势垒层上，且所述源极和所述漏极分别与所述第二势垒层形成图形化欧姆接触结构；
钝化层，位于所述源极和所述漏极之间的所述第二势垒层上；
栅极，设置在所述钝化层上，其下端穿过所述钝化层与所述第二势垒层连接。
与现有技术相比，本发明的有益效果在于：
1.本发明的基于ScAlN双沟道异质结结构的GaN射频器件的制备方法，在制作欧姆接触时采用图形化欧姆接触的制作方法，降低了双沟道异质结的欧姆接触电阻，实现了器件寄生电阻的降低；
2.本发明的基于ScAlN双沟道异质结结构的GaN射频器件，使用图形化欧姆接触结构，可以使得欧姆金属与异质结的接触面积增大，同时拉近欧姆接触金属与沟道之间的距离，进而实现了降低欧姆接触电阻的目的，而且结合采用ScAlN/GaN双沟道异质结结构，能够进一步有效地降低寄生电阻，实现大的输出电流密度和功率密度，同时焦耳热也能够得到有效的降低，进而提升效率，有利于器件实现了大功率与高效率的输出。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的制备方法流程图；
图2a-图2f是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的制备工艺示意图；
图3是是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的结构示意图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于ScAlN双沟道异质结结构的GaN射频器件及其制备方法进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请参见图1，图1是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的制备方法流程图。如图所示，本实施例的基于ScAlN双沟道异质结结构的GaN射频器件的制备方法，包括：
S1：在衬底上生长双沟道GaN基异质结；
具体地，包括：使用MOCVD设备在所述衬底上自下而上依次层叠生长GaN缓冲层、第一AlN插入层、第一势垒层、GaN沟道层、第二AlN插入层和第二势垒层。
可选地，GaN缓冲层的厚度为1-3μm。第一AlN插入层和第二AlN插入层的厚度为1nm-1.5nm，GaN沟道层的厚度为20-40nm。
GaN缓冲层与第一势垒层形成异质结以产生二维电子气，GaN沟道层与第二势垒层形成异质结以产生二维电子气，从而形成双沟道异质结结构。
GaN沟道层其厚度需要保证与第二势垒层可形成二维电子气，在此基础上需要尽可能的薄，以有利于下层沟道中二维电子的跨越，因此，GaN沟道层的厚度为20-40nm。
可选地，第一势垒层和第二势垒层为AlGaN、InAlN、InAlGaN、ScAlN或AlN中的一种，其厚度为2nm-15nm。优选地，第一势垒层和第二势垒层为ScAlN材料。这是因为ScAlN/GaN异质结为拥有高极化强度的异质结结构，能够在相同或者更优的二维电子气输运能力下，将异质结势垒厚度做到更薄，更适合于高频应用，此外，ScAlN/GaN异质结结构能够实现晶格匹配，消除应力的负面影响，降低缺陷密度，进而可以大大提高器件的可靠性。
AlN插入层在极化效应的作用下，能够提高势垒层与缓冲(沟道)层的有效导带带阶，其所形成的又深又窄的量子阱能够提高沟道电子浓度；另一方面能抑制来自势垒的合金无序散射，提高沟道电子迁移率。AlN插入层太薄则作用不大，太厚则会给势垒层引入极大的应力，因此，选择AlN插入层的厚度为1nm-1.5nm。
需要说明的是，如果第一势垒层和第二势垒层为AlN，则不需要第一AlN插入层和第二AlN插入层。
S2：采用干法刻蚀工艺对顶层的GaN基异质结的势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽；
具体地，包括：使用ICP刻蚀设备，采用Cl基等离子体干法刻蚀工艺对第二势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽，其中，
刻蚀气体为BCl3，BCl3流量为4sccm；
刻蚀深度为第二势垒层厚度的1/3-1/2，随着刻蚀深度的增加，由于欧姆接触金属与二维电子气沟道之间势垒的降低，接触电阻会减小，但随着到达一定深度后，再继续增加刻蚀深度将不会再降低接触电阻，这是因为随着刻蚀的增加会导致二维电子气浓度的降低。因此，选择刻蚀深度为第二势垒层厚度的1/3-1/2。
刻蚀工艺参数为：ICP上电极功率为90-110W，ICP下电极功率为8-15W，压力为2-8mTorr。
图形化凹槽的边长越小，欧姆接触电阻越小，可选地，凹槽的尺寸为0.5×0.5μm2。源极区域图形化凹槽和漏极区域图形化凹槽均包括若干呈阵列分布的0.5×0.5μm2的凹槽。
值得说明的是，为保证区域刻蚀精度，采用慢速率刻蚀，所以ICP的上下电极功率应该为慢速模式。
S3：在源极区域图形化凹槽和漏极区域图形化凹槽淀积金属，形成源极欧姆接触金属和漏极欧姆接触金属；
具体地，包括：
采用电子束蒸发设备在源极区域图形化凹槽和漏极区域图形化凹槽，淀积Ti/Al/Ni/Au欧姆叠层金属，随后在N2气氛中进行快速热退火，形成源极欧姆接触金属和漏极欧姆接触金属，其中，退火温度为850℃，退火时间为30s。
在本实施例中，Ti/Al/Ni/Au欧姆叠层金属的厚度分别为22/160/55/45nm。
S4：在未被金属覆盖的顶层的GaN基异质结的势垒层上淀积钝化层；
具体地，包括：
利用PECVD设备在器件上淀积SiN层，利用ICP刻蚀设备采用干法刻蚀工艺去除源极欧姆接触金属和漏极欧姆接触金属上的SiN层。
在本实施例中，SiN层厚度为120nm，刻蚀气体为CF4和O2的混合气体，CF4和O2的气体流量分别为25sccm和5sccm。刻蚀工艺参数为：ICP上电极功率为80W，下电极功率为10W，压力为5mTorr。
S5：采用干法刻蚀工艺对栅极区域的钝化层进行刻蚀，形成栅极凹槽；
在本实施例中，刻蚀气体为CF4和O2的混合气体，CF4和O2的气体流量分别为25sccm和5sccm。刻蚀设备采用ICP刻蚀设备，刻蚀工艺参数为：ICP上电极功率为80W，下电极功率为10W，压力为5mTorr。
S6：在栅极凹槽淀积金属形成栅极。
在本实施例中，利用电子束蒸发设备淀积Ni/Au栅极叠层金属，其中，Ni/Au栅极叠层金属的厚度分别为45/400nm。
本实施例的基于ScAlN双沟道异质结结构的GaN射频器件的制备方法，在制作欧姆接触时采用图形化欧姆接触的制作方法，降低了双沟道异质结的欧姆接触电阻，实现了器件寄生电阻的降低；
实施例二
以ScAlN/GaN双沟道异质结为例，对本实施例的基于ScAlN双沟道异质结结构的GaN射频器件的制备方法进行具体说明。请结合参见图2a-图2f，图2a-图2f是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的制备工艺示意图。
具体制备步骤包括：
步骤一：利用MOCVD设备在SiC衬底201上依次层叠生长第一GaN层202、第一AlN层203、第一Sc0.17Al0.83N层204、第二GaN层205、第二AlN层206和第二Sc0.17Al0.83N层207，如图2a所示。
其中，第一GaN层202厚度为2μm，第一AlN层203厚度为1nm，第一Sc0.17Al0.83N层204厚度为12nm，第二GaN层205厚度为20nm，第二AlN层206厚度为1nm，第二Sc0.17Al0.83N层207厚度为12nm。
步骤二：利用ICP刻蚀设备，采用Cl基等离子体干法刻蚀的方法对第二Sc0.17Al0.83N层207进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽，如图2b所示。
其中，刻蚀深度为5nm，凹槽的尺寸为0.5×0.5μm2。刻蚀气体为BCl3，BCl3流量为4sccm，压力为5mTorr，ICP上电极功率为100W，ICP下电极功率为10W，采用慢速率刻蚀以保证图形化区域的精度。
步骤三：利用电子束蒸发设备淀积Ti/Al/Ni/Au的欧姆叠层金属，随后在N2气氛中进行快速热退火，以形成源极欧姆接触金属208和漏极欧姆接触金属209，如图2c所示。
其中，Ti/Al/Ni/Au的欧姆叠层金属的厚度分别为22/160/55/45nm，退火温度为850℃，退火时间为30s。
步骤四：利用PECVD设备在器件上淀积SiN层，利用ICP刻蚀设备采用干法刻蚀工艺去除源极欧姆接触金属208和漏极欧姆接触金属209上的SiN层，形成器件钝化层210，如图2d所示。
其中，刻蚀气体为CF4/O2，流量分别为25/5sccm，压力为5mTorr，ICP上电极功率为80W，下电极功率为10W。
步骤五：利用ICP刻蚀设备，采用干法刻蚀的工艺对栅极区域的钝化层210进行刻蚀，形成栅极凹槽211，如图2e所示。
其中，刻蚀气体为CF4/O2，流量分别为25/5sccm，压力为5mTorr，ICP上电极功率为80W，下电极功率为10W。
步骤六：利用电子束蒸发设备在栅极凹槽211内淀积Ni/Au栅极叠层金属，形成栅极212，如图2f所示。
其中，Ni/Au栅极叠层金属的厚度分别为45/400nm，在本实施例中，栅极212为T型栅。
实施例三
本实施例提供了一种基于ScAlN双沟道异质结结构的GaN射频器件，采用上述任一实施例所述的方法制备得到。请参见图3，图3是是本发明实施例提供的一种基于ScAlN双沟道异质结结构的GaN射频器件的结构示意图。如图所示，本实施例的GaN射频器件包括：衬底层301、GaN缓冲层302、第一AlN插入层303、第一势垒层304、GaN沟道层305、第二AlN插入层306、第二势垒层307、源极308、漏极309、钝化层310和栅极311。
其中，衬底层301、GaN缓冲层302、第一AlN插入层303、第一势垒层304、GaN沟道层305、第二AlN插入层306和第二势垒层307自下而上依次层叠设置。源极308和漏极309设置在欧姆区域，且位于第二势垒层307上，且源极308和漏极309分别与第二势垒层307形成图形化欧姆接触结构。钝化层310位于源极308和漏极309之间的第二势垒层307上。栅极311设置在钝化层310上，其下端穿过钝化层310与第二势垒层307连接。
可选地，第一势垒层304和第二势垒层307为AlGaN、InAlN、InAlGaN、ScAlN或AlN中的一种，优选地，第一势垒层304和第二势垒层307为ScAlN，ScAlN与GaN缓冲层302(GaN沟道层305)形成低方阻的晶格匹配ScAlN/GaN异质结结构，从而形成ScAlN/GaN双沟道异质结结构。
需要说明的是，如果第一势垒层304和第二势垒层307为AlN，则不需要第一AlN插入层303和第二AlN插入层306。
本实施例的基于ScAlN双沟道异质结结构的GaN射频器件，使用图形化欧姆接触结构，可以使得欧姆金属与异质结的接触面积增大，同时拉近欧姆接触金属与沟道之间的距离，进而实现了降低欧姆接触电阻的目的，而且结合采用ScAlN/GaN双沟道异质结结构，能够进一步有效地降低寄生电阻，实现大的输出电流密度和功率密度，同时焦耳热也能够得到有效的降低，进而提升效率，有利于器件实现了大功率与高效率的输出。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种基于ScAlN双沟道异质结结构的GaN射频器件的制备方法，其特征在于，包括：
S1：在衬底上生长双沟道GaN基异质结；
S2：采用干法刻蚀工艺对顶层的GaN基异质结的势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽；
S3：在所述源极区域图形化凹槽和所述漏极区域图形化凹槽淀积金属，形成源极欧姆接触金属和漏极欧姆接触金属；
S4：在未被金属覆盖的顶层的GaN基异质结的势垒层上淀积钝化层；
S5：采用干法刻蚀工艺对栅极区域的所述钝化层进行刻蚀，形成栅极凹槽；
S6：在所述栅极凹槽淀积金属形成栅极。
2.根据权利要求1所述的方法，其特征在于，所述S1包括：使用MOCVD设备在所述衬底上自下而上依次层叠生长GaN缓冲层、第一AlN插入层、第一势垒层、GaN沟道层、第二AlN插入层和第二势垒层。
3.根据权利要求2所述的方法，其特征在于，所述GaN缓冲层的厚度为1-3μm，所述第一AlN插入层和所述第二AlN插入层的厚度为1nm-1.5nm。
4.根据权利要求2所述的方法，其特征在于，所述GaN沟道层的厚度为20-40nm。
5.根据权利要求2所述的方法，其特征在于，所述第一势垒层和所述第二势垒层为AlGaN、InAlN、InAlGaN、ScAlN或AlN中的一种，其厚度为2nm-15nm。
6.根据权利要求2所述的方法，其特征在于，所述S2包括：使用ICP刻蚀设备，采用Cl基等离子体干法刻蚀工艺对所述第二势垒层进行图形化刻蚀，形成源极区域图形化凹槽和漏极区域图形化凹槽，其中，
刻蚀气体为BCl3，BCl3流量为4sccm；
刻蚀深度为所述第二势垒层厚度的1/3-1/2；
刻蚀工艺参数为：ICP上电极功率为90-110W，ICP下电极功率为8-15W，压力为2-8mTorr。
7.根据权利要求1所述的方法，其特征在于，在所述S2中，凹槽的尺寸为0.5×0.5μm2。
8.根据权利要求1所述的方法，其特征在于，所述S3包括：采用电子束蒸发设备在所述源极区域图形化凹槽和所述漏极区域图形化凹槽，淀积Ti/Al/Ni/Au欧姆叠层金属，随后在N2气氛中进行快速热退火，形成源极欧姆接触金属和漏极欧姆接触金属，其中，退火温度为850℃，退火时间为30s。
9.根据权利要求1所述的方法，其特征在于，所述S4包括；利用PECVD设备在器件上淀积SiN层，利用ICP刻蚀设备采用干法刻蚀工艺去除源极欧姆接触金属和漏极欧姆接触金属上的SiN层。
10.一种基于ScAlN双沟道异质结结构的GaN射频器件，其特征在于，包括：采用如权利要求1-9任一项所述的制备方法制备得到，所述GaN射频器件包括：
自下而上依次层叠设置的衬底层、GaN缓冲层、第一AlN插入层、第一势垒层、GaN沟道层、第二AlN插入层和第二势垒层；
源极和漏极，设置在欧姆区域，且位于所述第二势垒层上，且所述源极和所述漏极分别与所述第二势垒层形成图形化欧姆接触结构；
钝化层，位于所述源极和所述漏极之间的所述第二势垒层上；
栅极，设置在所述钝化层上，其下端穿过所述钝化层与所述第二势垒层连接。
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| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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Country Status (1)
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| CN (1) | CN113113477A (zh) |
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