CN111223928B - 栅指渐宽式GaN FinFET结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000000463 material Substances 0.000 claims abstract description 62
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 55
- 239000002131 composite material Substances 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052681 coesite Inorganic materials 0.000 claims description 10
- 229910052906 cristobalite Inorganic materials 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229910052682 stishovite Inorganic materials 0.000 claims description 10
- 229910052905 tridymite Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 35
- 230000003213 activating effect Effects 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000000969 carrier Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000678 plasma activation Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- 241000695274 Processa Species 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供一种栅指渐宽式GaN FinFET结构及其制备方法，该结构包括：第二半导体衬底；位于第二半导体衬底上的键合材料层；位于键合材料层上的FinFET结构，包括：栅极、源极、漏极及栅指，其中源极、漏极及栅指由依次层叠的InyAl1‑yN势垒层、GaN沟道层及InzGa1‑zN沟道层形成，其中，0.165<y<0.175，0.1<z<0.2，栅指两端分别连接源极及漏极，且栅指的宽度自源极至漏极逐渐加宽。采用GaN/InGaN双沟道，一方面InGaN沟道中载流子的有效质量低于GaN沟道中载流子的有效质量，从而有效提高FinFET结构中上限载流子的漂移速度，同时，InGaN材料的相对窄的带隙，可将二维电子气（2DEG）更好的限制在沟道内，有效缓解载流子的散射以及电流崩塌；另外，将FinFET结构中的栅指设计为逐渐加宽的形状，有效提高了FinFET结构的耐压性能。
Description
技术领域
本发明属于半导体制造领域，特别是涉及一种栅指渐宽式GaN FinFET结构及其制备方法。
背景技术
周知，电力电子系统一直助力于可持续发展和提高能量转换率。功率半导体器件作为电力电子系统中能量转换的关键部件之一，一直都是众多学者的研究重点。GaN作为第三代半导体材料的代表，具有较大的禁带宽度、较高的载流子迁移率、较高的击穿电压，一直以来被认定为是高压、高功率、高频率应用的显著候选。目前业界普遍采用的GaN基半导体器件有GaN HEMT器件、GaN FinFET及纳米线结构。
现有的GaN HEMT器件通常为平面结构，即器件的源极、栅极、漏极都在一个平面上，这种器件结构常规工艺制备相对简单，但很难满足摩尔定律小尺寸发展需求。GaN基FinFET结构是器件往小型化发展的一种有效实现手段，通过三面环栅设计，栅极对GaN沟道的控制力得到有效增强，为了提高GaN器件耐压，通常会拉长栅-漏极距离，或者增加栅-源场板、栅-漏场板，拉长栅-漏极距离势必会增加器件面积，同时削弱器件频率性能，场板设计又会增加工艺制程，同时也带来附加寄生电容。因此传统FinFET结构很难兼顾器件的耐压及频率，实现大功率高频器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种栅指渐宽式GaNFinFET结构及其制备方法，用于解决现有技术中FinFET结构很难兼顾器件的耐压及频率，从而难以实现大功率高频器件等的问题。
为实现上述目的及其他相关目的，本发明提供一种栅指渐宽式GaN FinFET结构的制备方法，所述制备方法至少包括：
提供第一半导体衬底，并于所述第一半导体衬底上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlxGa1-xN复合层、InyAl1-yN势垒层、GaN沟道层及InzGa1-zN沟道层，其中，0≤x≤1，0.165<y<0.175，0.1<z<0.2；
于所述异质结构上沉积键合材料层；
提供第二半导体衬底，并基于所述键合材料层将所述第一半导体衬底与所述第二半导体衬底键合；
去除所述第一半导体衬底，及所述异质结构中的所述AlxGa1-xN复合层；
自所述InyAl1-yN势垒层向下刻蚀所述异质结构至所述键合材料层表面，以在所述键合材料层表面上形成FinFET结构的栅指，且所述栅指的宽度自FinFET结构的源极至FinFET结构的漏极逐渐加宽，以增大FinFET结构的耐压；
刻蚀所述异质结构形成开槽，并于所述开槽中形成FinFET结构的源电极及漏电极，于所述栅指的顶壁和侧壁形成栅电极。
可选地，所述栅指的宽度自FinFET结构的源极至FinFET结构的漏极线性加宽。
可选地，所述栅指自FinFET结构的源极至FinFET结构的漏极的线性倾斜角度小于30°。
可选地，所述第一半导体衬底为Si (111)衬底，所述第二半导体衬底为Si (100)衬底，所述InyAl1-yN势垒层为In0.17Al0.83N势垒层，所述键合材料层为SiO2层。
可选地，所述AlxGa1-xN复合层中Al组分由下向上逐渐减少，0.3<x<0.9。
可选地，所述AlxGa1-xN复合层的厚度介于0.4μm~2μm之间，所述InyAl1-yN势垒层的厚度介于5nm~10nm之间，所述GaN沟道层的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层的厚度介于5nm~20nm之间，所述键合材料层的厚度介于10nm~500nm之间。
可选地，将所述第一半导体衬底与所述第二半导体衬底键合之前还包括，对所述键合材料层表面及所述第二半导体衬底层表面进行平坦化、清洗及等离子体激活处理的步骤。
可选地，采用CMP刻蚀工艺去除所述第一半导体衬底，采用等离子干法刻蚀工艺去除所述AlxGa1-xN复合层。
可选地，形成所述源电极、漏电极及栅电极之后还包括沉积钝化保护层的步骤。
本发明还提供一种栅指渐宽式GaN FinFET结构，所述结构至少包括：
第二半导体衬底；
键合材料层，位于所述第二半导体衬底上；
FinFET结构，位于所述键合材料层上，所述FinFET结构包括：栅极、源极、漏极及栅指，其中所述源极、漏极及栅指由依次层叠的InyAl1-yN势垒层、GaN沟道层及InzGa1-zN沟道层形成，其中，0.165<y<0.175，0.1<z<0.2，所述栅指两端分别连接所述源极及所述漏极，且所述栅指的宽度自所述源极至所述漏极逐渐加宽，所述栅极位于所述栅指的顶壁和侧壁。
可选地，所述栅指的宽度自所述源极至所述漏极线性加宽。
可选地，所述栅指自所述源极至所述漏极的线性倾斜角度小于30°。
可选地，所述第二半导体衬底为Si (100) 衬底，所述InyAl1-yN势垒层为In0.17Al0.83N势垒层，所述键合材料层为SiO2层。
可选地，所述InyAl1-yN势垒层的厚度介于5nm~10nm之间，所述GaN沟道层的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层的厚度介于5nm~20nm之间，所述键合材料层的厚度介于10nm~500nm之间。
如上所述，本发明的栅指渐宽式GaN FinFET结构及其制备方法，采用GaN/InGaN双沟道代替传统GaN单沟道，一方面InGaN沟道中载流子的有效质量低于GaN沟道中载流子的有效质量，从而有效提高FinFET结构中上限载流子的漂移速度，实现FinFET结构的高频响应，同时，InGaN材料的相对窄的带隙，可将二维电子气（2DEG）更好的限制在沟道内，有效缓解载流子的散射以及电流崩塌；另外，将FinFET结构中的栅指设计为自源极至漏极方向逐渐加宽的形状，有效提高了FinFET结构的耐压性能。
附图说明
图1显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法的工艺流程图。
图2显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S1步骤所呈现的结构示意图。
图3显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S2步骤所呈现的结构示意图。
图4显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S3步骤所呈现的结构示意图。
图5显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S4步骤所呈现的结构示意图。
图6显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S6步骤所呈现的截面示意图，图6还显示为本发明实施例二的栅指渐宽式GaN FinFET结构的截面示意图。
图7显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S6步骤所呈现的俯视图，图7还显示为本发明实施例二的栅指渐宽式GaN FinFET结构的俯视图。
图8显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S6步骤所呈现的立体结构图，图8还显示为本发明实施例二的栅指渐宽式GaN FinFET结构的立体结构图。
图9显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中S6步骤所呈现的包括2个栅指的俯视图。
图10显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中栅指的形状为梯形形状的结构示意图。
图11显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中栅指的形状为喇叭形形状的结构示意图。
图12显示为本发明实施例一的栅指渐宽式GaN FinFET结构的制备方法中栅指的形状为非线性加宽的形状的结构示意图。
元件标号说明：
100，第一半导体衬底；101，AlxGa1-xN复合层；102，InyAl1-yN势垒层；103，GaN沟道层；104，InzGa1-zN沟道层；105，键合材料层；106，第二半导体衬底；107，栅指；108，源极；109，漏极；110，源电极；111，漏电极；112，栅电极；113，栅极；S1~S6，步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据具体情况进行改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种栅指渐宽式GaN FinFET结构的制备方法，采用GaN/InGaN双沟道代替传统GaN单沟道，一方面InGaN沟道中载流子的有效质量低于GaN沟道中载流子的有效质量，从而有效提高FinFET结构中上限载流子的漂移速度，实现FinFET结构的高频响应，同时，InGaN材料的相对窄的带隙，可将二维电子气（2DEG）更好的限制在沟道内，有效缓解载流子的散射以及电流崩塌；另外，将FinFET结构中的栅指设计为自源极至漏极方向逐渐加宽的形状，有效提高了FinFET结构的耐压性能。
如图1至图12所示，所述制备方法包括如下步骤：
如图1及图2所示，首先进行步骤S1，提供第一半导体衬底100，并于所述第一半导体衬底100上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlxGa1-xN复合层101、InyAl1-yN势垒层102、GaN沟道层103及InzGa1-zN沟道层104，其中，0≤x≤1，0.165<y<0.175，0.1<z<0.2。
作为示例，所述第一半导体衬底100可以为任意适合的半导体衬底，例如，所述第一半导体衬底100可以为Si衬底，SiC衬底或者蓝宝石衬底，本实施例中优选所述第一半导体衬底100选择为Si (111) 衬底，利用Si (111) 作为衬底，可在大尺寸晶圆上实现GaN基材料的异质外延，节省单位尺寸外延成本。
所述AlxGa1-xN复合层101用来释放外延生长的异质结构与衬底之间由于晶格失配和热失配产生的应力，作为示例，所述AlxGa1-xN复合层101为Al组分逐渐变化的复合材料层，其中沿所述AlxGa1-xN复合层101的生长方向Al组分逐渐减少且0.3<x<0.9。例如，所述AlxGa1-xN复合层101为Al0.9Ga0.1N层、Al0.7Ga0.3N层、Al0.6Ga0.4N层、Al0.5Ga0.5N层、Al0.4Ga0.6N层、Al0.3Ga0.7N层的复合层，但也不限于是其他Al组分配比的复合层，每层的厚度可以相同也可以不同，根据具体情况设置，在此不作限制，本实施例中优选所述AlxGa1-xN复合层101为Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.3Ga0.7N层的复合层。
作为示例，所述AlxGa1-xN复合层101的厚度介于0.4μm~2μm之间。当所述AlxGa1-xN复合层101为Al组分逐渐变化的复合材料层时，最上层的AlxGa1-xN层的厚度介于0.2μm~1.0μm之间，本实施例中优选所述AlxGa1-xN复合层101为Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.3Ga0.7N层的复合层，所以最上层的Al0.3Ga0.7N层的厚度介于0.2μm~1.0μm之间。
作为示例，所述InyAl1-yN势垒层102的厚度介于5nm~10nm之间，本实施例中优选所述InyAl1-yN势垒层102为In0.17Al0.83N势垒层， In0.17Al0.83N与Al0.3Ga0.7N的晶格匹配较好，易于生长质量较佳的外延，且In0.17Al0.83N的自发极化很强，因此可以诱导浓度很高的2DEG，比传统的AlGaN/AlN/GaN异质结高了接近一倍。
作为示例，所述GaN沟道层103的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层104的厚度介于5nm~20nm之间。本实施例采用该GaN/InzGa1-zN的双沟道形式，一方面InzGa1-zN沟道中载流子的有效质量低于GaN沟道中载流子的有效质量，从而可有效提高FinFET结构中上限载流子的漂移速度，实现FinFET结构的高频响应，同时，InzGa1-zN材料的相对窄的带隙，可将二维电子气（2DEG）更好的限制在沟道内，有效缓解载流子的散射以及电流崩塌。
如图1及图3所示，然后进行步骤S2，于所述异质结构上沉积键合材料层105。
作为示例，所述键合材料层105的材料可以选择任何合适的键合材料，本实施例中优选所述键合材料层105的材料为SiO2，可采用CVD工艺形成该SiO2键合材料层105，但也不限于其他工艺形成该SiO2键合材料层105。
作为示例，所述键合材料层105的厚度介于10nm~500nm之间。
如图1及图4所示，接着进行步骤S3，提供第二半导体衬底106，并基于所述键合材料层105将所述第一半导体衬底100与所述第二半导体衬底106键合。完成键合后，将所述第一半导体衬底100朝上，此时，所述第一半导体衬底100上外延生长的异质结构也同时键合在所述第二半导体衬底106上。
由于所述第一半导体衬底100在外延生长异质结构时经过高温相对比较脆弱，所以采用本步骤的键合工艺，将异质结构转移至新的所述第二半导体衬底106上，后续再去除所述第一半导体衬底100，最终利用新的所述第二半导体衬底106进行FinFET器件结构制备，可有效降低晶圆在工艺过程中碎裂的可能性，大幅提高产量，使单位成本得到降低。
作为示例，所述第二半导体衬底106可以为任意适合的半导体衬底，例如，所述第二半导体衬底106可以为Si衬底，SiC衬底或者蓝宝石衬底，本实施例中优选所述第二半导体衬底106选择为Si (100) 衬底。
作为示例，在将所述第一半导体衬底100与所述第二半导体衬底106键合之前还可于所述第二半导体衬底106上沉积键合材料层105，较佳地，所述第一半导体衬底100上沉积的键合材料层105的材料与第二半导体衬底106上沉积的键合材料层105的材料相同，均为SiO2。
作为示例，在将所述第一半导体衬底100与所述第二半导体衬底106键合之前还包括，对所述键合材料层105表面及所述第二半导体衬底106表面进行平坦化、清洗及等离子体激活处理的步骤。等离子体激活处理是指在室温下，对材料表面进行原子或离子刻蚀以去除表面污染或有机、氧化物，使表面纯净清洁。在键合前由于所述键合材料层105表面及所述第二半导体衬底106表面被实施该等离子体激活处理，两者表面得到活化，键合时只需要利用一定压力（例如1MPa~2MPa）即可使两种材料接触键合，且极易直接成键，无需加高温，从而有效降低键合工艺过程对外延生长的异质结构产生缺陷的影响。
如图1及图5所示，接着进行步骤S4，去除所述第一半导体衬底100，及所述异质结构中的所述AlxGa1-xN复合层101。
作为示例，可以采用现有任何合适的工艺去除所述第一半导体衬底100，例如可以采用湿法刻蚀或CMP干法刻蚀。本实施例中优选CMP干法刻蚀工艺去除所述第一半导体衬底100。
作为示例，可以采用现有任何合适的工艺去除所述异质结构中的所述AlxGa1-xN复合层101。本实施例中优选利用氯基Cl2/Ar等离子干法刻蚀工艺去除所述异质结构中的所述AlxGa1-xN复合层101，刻蚀结束后，再利用数字刻蚀技术（氧气等离子体氧化+酸刻蚀）对刻蚀表面进行表面清洗。
通过本步骤后使新的所述第二半导体衬底106作为异质结构的衬底，后续利用该新的所述第二半导体衬底106进行FinFET器件结构制备，从而形成GaN-OI （GaN-Oxide-Insulator）主体结构，该结构较传统的buffer型外延结构的线性度得到提高。通过本步骤可使外延的所述异质结构与键合材料层直接键合，避免了现有技术由于缓冲过渡层材料内缺陷造成的器件性能衰弱及可靠性问题，本实施例中所述键合材料层105选择为SiO2材料，通过SiO2键合材料层105的隔离，还可使载流子散射得到抑制，从而降低器件漏电风险。
如图1、图6至图8所示，接着进行步骤S5，自所述InyAl1-yN势垒层102向下刻蚀所述异质结构至所述键合材料层105表面，以在所述键合材料层105表面上形成FinFET结构的栅指107，且所述栅指107的宽度自FinFET结构的源极108至FinFET结构的漏极109逐渐加宽，以增大FinFET结构的耐压。由于FinFET结构的阈值电压沿栅指由窄变宽的方向逐渐变大，因此FinFET结构栅指两侧壁的栅极113需要施加更大的电压以夹断通道，所以随着栅指的逐渐加宽，将有效的把电场扩展到更宽的范围区域，从而使FinFET结构能够承受更大的电压。图8示为FinFET结构的立体图，图7示为图8的FinFET结构的俯视图，图6示为图8 的FinFET结构的主视图。
作为示例，所述FinFET结构中可以形成有1个以上所述栅指107，如图7所示形成有1个所述栅指107，如图9所示形成有2个所述栅指107，也可以形成有更多所述栅指107，在此不做限制，栅指107的个数根据具体情况设置，在此不作限制。
作为示例，利用掩膜版光刻形成所需的栅指图形，然后利用ICP干法刻蚀所述异质结构以形成所述栅指107。
如图10至图12所示，作为示例，所述栅指107的形状可以根据实际需要进行设置，只要满足从源极至漏极逐渐加宽即可，例如：所述栅指可以如图10所示的梯形形状，也可以是如图11所示的喇叭形形状，也可以是如图12所示宽度非线性加宽的形状。本实施例中优选所述栅指107的宽度自FinFET结构的源极108至FinFET结构的漏极109线性加宽，更优地，所述栅指107自FinFET结构的源极108至FinFET结构的漏极109的线性倾斜角度小于30°。
如图1、图6至图8所示，最后进行步骤S6，刻蚀所述异质结构形成开槽，并于所述开槽中形成FinFET结构的源电极110及漏电极111，于所述栅指107的顶壁和侧壁形成栅电极112。
作为示例，可采用现有常规工艺制备所述源电极110、漏电极111及栅电极112，在此不作限制。作为示例，所述源电极110及所述漏电极111为Ti/Al/Ni/Au的复合金属层，所述栅电极为Ni/Au的复合金属层。
这里需要说明的是，在形成所述栅电极112前需要先形成栅极介质层（图中未示出），形成栅极介质层的方法采用现有常规工艺，在此不作限制。
作为示例，形成所述源电极110、漏电极111及栅电极112之后还可对FinFET结构表面沉积钝化保护层。本实施例中优选采用CVD沉积工艺形成所述钝化保护层。
实施例二
本实施例提供一种栅指渐宽式GaN FinFET结构，该FinFET结构可以采用上述实施例一的制备方法制备，但不限于实施例一所述的制备方法，只要能形成本结构即可。该FinFET结构所能达到的有益效果可请参见实施例一，以下不再赘述。
如图6至图9所示，该FinFET结构包括：
第二半导体衬底106；
键合材料层105，位于所述第二半导体衬底106上；
FinFET结构，位于所述键合材料层105上，所述FinFET结构包括：栅极113、源极108、漏极109及栅指107，其中所述源极108、漏极109及栅指107由依次层叠的InyAl1-yN势垒层102、GaN沟道层103及InzGa1-zN沟道层104形成，其中，0.165<y<0.175，0.1<z<0.2，所述栅指107两端分别连接所述源极108及所述漏极109，且所述栅指107的宽度自所述源极108至所述漏极109逐渐加宽，所述栅极113位于所述栅指107的顶壁和侧壁。
作为示例，所述栅指107的宽度自所述源极108至所述漏极109线性加宽。较佳地，所述栅指107自所述源极108至所述漏极109的线性倾斜角度小于30°。
作为示例，所述第二半导体衬底106为Si (100) 衬底，所述InyAl1-yN势垒层102为In0.17Al0.83N势垒层，所述键合材料层105为SiO2层。
作为示例，所述InyAl1-yN势垒层102的厚度介于5nm~10nm之间，所述GaN沟道层103的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层104的厚度介于5nm~20nm之间，所述键合材料层105的厚度介于10nm~500nm之间。
综上所述，本发明提供一种栅指渐宽式GaN FinFET结构及其制备方法，采用GaN/InGaN双沟道代替传统GaN单沟道，一方面InGaN沟道中载流子的有效质量低于GaN沟道中载流子的有效质量，从而有效提高FinFET结构中上限载流子的漂移速度，实现FinFET结构的高频响应，同时，InGaN材料的相对窄的带隙，可将二维电子气（2DEG）更好的限制在沟道内，有效缓解载流子的散射以及电流崩塌；另外，将FinFET结构中的栅指设计为自源极至漏极方向逐渐加宽的形状，有效提高了FinFET结构的耐压性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种栅指渐宽式GaN FinFET结构的制备方法，其特征在于，所述制备方法包括：
提供第一半导体衬底，并于所述第一半导体衬底上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlxGa1-xN复合层、InyAl1-yN势垒层、GaN沟道层及InzGa1-zN沟道层，其中，0≤x≤1，0.165<y<0.175，0.1<z<0.2；
于所述异质结构上沉积键合材料层；
提供第二半导体衬底，并基于所述键合材料层将所述第一半导体衬底与所述第二半导体衬底键合；
去除所述第一半导体衬底，及所述异质结构中的所述AlxGa1-xN复合层；
自所述InyAl1-yN势垒层向下刻蚀所述异质结构至所述键合材料层表面，以在所述键合材料层表面上形成FinFET结构的栅指，且所述栅指的宽度自FinFET结构的源极至FinFET结构的漏极逐渐加宽，以增大FinFET结构的耐压；
刻蚀所述异质结构形成开槽，并于所述开槽中形成FinFET结构的源电极及漏电极，于所述栅指的顶壁和侧壁形成栅电极。
2.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：所述栅指的宽度自FinFET结构的源极至FinFET结构的漏极线性加宽。
3.根据权利要求2所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：所述栅指自FinFET结构的源极至FinFET结构的漏极的线性倾斜角度小于30°。
4.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：所述第一半导体衬底为Si (111)衬底，所述第二半导体衬底为Si (100) 衬底，所述InyAl1-yN势垒层为In0.17Al0.83N势垒层，所述键合材料层为SiO2层。
5.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：所述AlxGa1-xN复合层中Al组分由下向上逐渐减少，0.3<x<0.9。
6.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：所述AlxGa1-xN复合层的厚度介于0.4μm~2μm之间，所述InyAl1-yN势垒层的厚度介于5nm~10nm之间，所述GaN沟道层的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层的厚度介于5nm~20nm之间，所述键合材料层的厚度介于10nm~500nm之间。
7.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：将所述第一半导体衬底与所述第二半导体衬底键合之前还包括，对所述键合材料层表面及所述第二半导体衬底层表面进行平坦化、清洗及等离子体激活处理的步骤。
8.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：采用CMP刻蚀工艺去除所述第一半导体衬底，采用等离子干法刻蚀工艺去除所述AlxGa1-xN复合层。
9.根据权利要求1所述的栅指渐宽式GaN FinFET结构的制备方法，其特征在于：形成所述源电极、漏电极及栅电极之后还包括沉积钝化保护层的步骤。
10.一种栅指渐宽式GaN FinFET结构，其特征在于，所述结构包括：
第二半导体衬底；
键合材料层，位于所述第二半导体衬底上；
FinFET结构，位于所述键合材料层上，所述FinFET结构包括：栅极、源极、漏极及栅指，其中所述源极、漏极及栅指由依次层叠的InyAl1-yN势垒层、GaN沟道层及InzGa1-zN沟道层形成，其中，0.165<y<0.175，0.1<z<0.2，所述栅指两端分别连接所述源极及所述漏极，且所述栅指的宽度自所述源极至所述漏极逐渐加宽，所述栅极位于所述栅指的顶壁和侧壁。
11.根据权利要求10所述的栅指渐宽式GaN FinFET结构，其特征在于：所述栅指的宽度自所述源极至所述漏极线性加宽。
12.根据权利要求11所述的栅指渐宽式GaN FinFET结构，其特征在于：所述栅指自所述源极至所述漏极的线性倾斜角度小于30°。
13.根据权利要求10所述的栅指渐宽式GaN FinFET结构，其特征在于：所述第二半导体衬底为Si (100) 衬底，所述InyAl1-yN势垒层为In0.17Al0.83N势垒层，所述键合材料层为SiO2层。
14.根据权利要求10所述的栅指渐宽式GaN FinFET结构，其特征在于：所述InyAl1-yN势垒层的厚度介于5nm~10nm之间，所述GaN沟道层的厚度介于5nm~20nm之间，所述InzGa1-zN沟道层的厚度介于5nm~20nm之间，所述键合材料层的厚度介于10nm~500nm之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010319907.XA CN111223928B (zh) | 2020-04-22 | 2020-04-22 | 栅指渐宽式GaN FinFET结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010319907.XA CN111223928B (zh) | 2020-04-22 | 2020-04-22 | 栅指渐宽式GaN FinFET结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111223928A CN111223928A (zh) | 2020-06-02 |
| CN111223928B true CN111223928B (zh) | 2020-08-21 |
Family
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111223928B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113555430B (zh) * | 2021-07-07 | 2023-01-24 | 西安电子科技大学 | 一种通过渐变栅实现多阈值调制技术的hemt器件及制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050269629A1 (en) * | 2004-03-23 | 2005-12-08 | Chul Lee | Fin field effect transistors and methods of fabricating the same |
| CN101989617A (zh) * | 2009-07-31 | 2011-03-23 | 台湾积体电路制造股份有限公司 | 用于半导体晶体管的垂直鳍状结构及其制造方法 |
| CN105810728A (zh) * | 2016-05-06 | 2016-07-27 | 西安电子科技大学 | 增强型鳍式绝缘栅高电子迁移率晶体管 |
| CN105932041A (zh) * | 2016-05-06 | 2016-09-07 | 西安电子科技大学 | N面GaN基鳍式高电子迁移率晶体管及制作方法 |
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- 2020-04-22 CN CN202010319907.XA patent/CN111223928B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050269629A1 (en) * | 2004-03-23 | 2005-12-08 | Chul Lee | Fin field effect transistors and methods of fabricating the same |
| CN101989617A (zh) * | 2009-07-31 | 2011-03-23 | 台湾积体电路制造股份有限公司 | 用于半导体晶体管的垂直鳍状结构及其制造方法 |
| CN105810728A (zh) * | 2016-05-06 | 2016-07-27 | 西安电子科技大学 | 增强型鳍式绝缘栅高电子迁移率晶体管 |
| CN105932041A (zh) * | 2016-05-06 | 2016-09-07 | 西安电子科技大学 | N面GaN基鳍式高电子迁移率晶体管及制作方法 |
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| Title |
|---|
| InAlN-barrier HFETs with GaN and InGaN channels;J. Liberis et al;《Phys. Status Solidi A》;20090611;第206卷(第7期);第1385-1395页 * |
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| Publication number | Publication date |
|---|---|
| CN111223928A (zh) | 2020-06-02 |
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| PB01 | Publication | ||
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