CN111223926B - 卷式GaN基半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种卷式GaN基半导体器件及其制备方法，该器件包括：第二半导体衬底；键合材料层；中空且封闭的卷式管状结构，由外向内包括：具有压应力及张应力的两层SiN层、第二AlyGa1‑yN层、GaN层及第一AlxGa1‑xN层，0<x<1，0<y<1。通过形成具有张应力及压应力的两层SiN层，在刻蚀牺牲层过程中，具有不同应力的SiN层之间互相调控自行卷曲形成中空且封闭的卷式管状结构，该三维结构尺寸小；同时，自卷形成的GaN基半导体器件可作为微流通道，内表面受钝化层保护，工艺简单，且可保证半导体器件的散热性能；还可向卷式管状结构的中空部分通入冷却液对半导体器件进行散热，以保证半导体器件在高温条件下的散热性能。
Description
技术领域
本发明属于半导体器件制造领域，特别是涉及一种卷式GaN基半导体器件及其制备方法。
背景技术
周知，电力电子系统一直助力于可持续发展和提高能量转换率。功率半导体器件作为电力电子系统中能量转换的关键部件之一，一直都是众多学者的研究重点。GaN作为第三代半导体材料的代表，具有较大的禁带宽度、较高的载流子迁移率、较高的击穿电压，一直以来被认定为是高压、高功率、高频率应用的显著候选。目前业界普遍采用的GaN基半导体器件有GaN HEMT器件、GaN FinFET及纳米线结构。
现有的GaN HEMT器件通常为平面结构，即器件的源极、栅极、漏极都在一个平面上、这种器件常规结构制备相对简单，但很难满足摩尔定律小尺寸发展需求，而GaN FinFET及纳米线结构可满足器件小尺寸发展要求，但制备工艺相对复杂，难度较大。同时，考虑到GaN基半导体器件高耐压及其大功率应用场景，散热一直是一个令人困扰的问题，而目前以SiC或者Si为衬底的GaN基半导体器件散热性能不够理想，通常需要增加金属热沉或者微流道来加快散热，这又增加了工艺复杂性及对应工艺成本。因此传统平面GaN器件或者垂直纳米线GaN器件很难既满足器件小尺寸化、又不增加工艺复杂度，同时还保证器件良好的散热性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种卷式GaN基半导体器件及其制备方法，用于解决现有技术中GaN基半导体器件很难既满足器件小尺寸化、又不增加工艺复杂度，同时还能保证器件良好的散热性能等的问题。
为实现上述目的及其他相关目的，本发明提供一种卷式GaN基半导体器件的制备方法，所述制备方法至少包括：
提供第一半导体衬底，并于所述第一半导体衬底上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlN成核层、第一AlxGa1-xN复合层、GaN层及第二AlyGa1-yN层，其中，0<x<1，0<y<1；
于所述异质结构上依次沉积具有张应力的第一SiN层、具有压应力的第二SiN层及键合材料层；
提供第二半导体衬底，并基于所述键合材料层将所述第一半导体衬底与所述第二半导体衬底键合；
去除所述第一半导体衬底、所述异质结构中的所述AlN成核层、部分所述第一AlxGa1-xN复合层；
于剩余所述第一AlxGa1-xN复合层上形成GaN基半导体器件；
湿法刻蚀部分所述键合材料层，刻蚀过程中由于所述第一SiN层及所述第二SiN层之间的应力调控使所述键合材料层上的结构自卷形成中空且封闭的卷式管状结构。
可选地，所述第一半导体衬底为Si (111)衬底，所述第二半导体衬底为Si (100)衬底，所述键合材料层为Al层。
可选地，所述第一AlxGa1-xN复合层中Al组分由下向上逐渐减少，0<x<0.8。
可选地，所述第一AlxGa1-xN复合层的最上层为Al0.3Ga0.7N层，所述第二AlyGa1-yN层为Al0.3Ga0.7N层。
可选地，所述AlN成核层的厚度介于100nm~400nm之间，所述第一AlxGa1-xN复合层的厚度介于2μm~5μm之间，所述Al0.3Ga0.7N层的厚度介于50nm~100nm之间，所述GaN层的厚度介于0.5μm~1μm之间，所述第二AlyGa1-yN层的厚度介于20nm~100nm之间。
可选地，采用等离子增强化学气相沉积工艺在13MHz~15MHz的频率范围内形成厚度介于30nm~50nm之间的所述第一SiN层，采用等离子增强化学气相沉积工艺在350kHz~400kHz的频率范围内形成厚度介于30nm~50nm之间的所述第二SiN层，采用物理气相沉积工艺形成厚度介于100nm~200nm之间的所述键合材料层。
可选地，将所述第一半导体衬底与所述第二半导体衬底键合之前还包括，对所述键合材料层表面及所述第二半导体衬底层表面进行平坦化、清洗及等离子体激活处理的步骤。
可选地，采用CMP刻蚀工艺去除所述第一半导体衬底，采用等离子干法刻蚀工艺去除所述AlN成核层及部分所述第一AlxGa1-xN复合层，去除后剩余所述第一AlxGa1-xN复合层的厚度介于20nm~30nm之间。
可选地，湿法刻蚀部分所述键合材料层之前还包括沉积钝化保护层的步骤，所述钝化保护层的厚度介于0.5μm~1μm之间。
可选地，所述GaN基半导体器件包括GaN基HEMT器件，所述GaN基HEMT器件包括形成于剩余所述第一AlxGa1-xN复合层上的源极、漏极及栅极。
本发明还提供一种卷式GaN基半导体器件，所述半导体器件至少包括：
第二半导体衬底；
键合材料层，位于所述第二半导体衬底上；
中空且封闭的卷式管状结构，位于所述键合材料层上，所述卷式管状结构由外向内依次包括：具有压应力的第二SiN层、具有张应力的第一SiN层、第二AlyGa1-yN层、GaN层、第一AlxGa1-xN层及钝化保护层，其中，0<x<1，0<y<1；GaN基半导体器件包括所述第二AlyGa1- yN层、所述GaN层及所述第一AlxGa1-xN层。
可选地，所述第二半导体衬底为Si (100) 衬底，所述键合材料层为Al层，所述第一AlxGa1-xN层为Al0.3Ga0.7N层，所述第二AlyGa1-yN层为Al0.3Ga0.7N层。
可选地，所述第一AlxGa1-xN层的厚度介于20nm~30nm之间，所述GaN层的厚度介于0.5μm~1.0μm之间，所述第二AlyGa1-yN层的厚度介于20nm~100nm之间，所述第一SiN层的厚度介于30nm~50nm之间，所述第二SiN层的厚度介于30nm~50nm之间。
可选地，所述卷式管状结构内表面上形成有钝化保护层，所述钝化保护层的厚度介于0.5μm~1μm之间。
可选地，所述GaN基半导体器件包括GaN基HEMT器件，所述GaN基HEMT器件还包括形成于所述第一AlxGa1-xN层上的源极、漏极及栅极。
如上所述，本发明的卷式GaN基半导体器件及其制备方法，通过形成具有张应力的SiN层及具有压应力的SiN层，再配合刻蚀去除部分键合材料层的工艺，在刻蚀过程中，两层具有不同应力（张应力及压应力）的SiN层之间互相调控使整个半导体器件自卷形成为中空且封闭的卷式管状结构，该立体结构满足器件的小尺寸化要求；同时，自卷形成的GaN基半导体器件（卷式管状结构）可自然作为微流通道，内表面受钝化层保护，无需额外后道工艺进行微流通道加工，工艺简单，且可保证半导体器件的散热性能；再者，当半导体器件应用于高温条件下时，还可向卷式管状结构的中空部分通入冷却液对半导体器件进行散热，以保证半导体器件在高温条件下的散热性能。
附图说明
图1显示为本发明实施例一的卷式GaN基半导体器件的制备方法的工艺流程图。
图2显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S1步骤所呈现的结构示意图。
图3显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S2步骤所呈现的结构示意图。
图4显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S3步骤所呈现的结构示意图。
图5显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S4步骤所呈现的结构示意图。
图6显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S5步骤所呈现的结构示意图。
图7显示为本发明实施例一的卷式GaN基半导体器件的制备方法中在进行步骤S6之前沉积钝化保护层的步骤所呈现的结构示意图。
图8显示为本发明实施例一的卷式GaN基半导体器件的制备方法中S6步骤所呈现的结构示意图，其中，图8还显示为本发明实施例二的卷式GaN基半导体器件的结构示意图。
元件标号说明：
100，第一半导体衬底；101，AlN成核层；102，第一AlxGa1-xN复合层；103，GaN层；104，第二AlyGa1-yN层；105，第一SiN层；106，第二SiN层；107，键合材料层；108，第二半导体衬底；109，钝化保护层；110，源极；111，漏极；112，栅极；113，卷式管状结构；114，第一AlxGa1-xN层；115，GaN基半导体器件；S1~S6，步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种卷式GaN基半导体器件的制备方法，通过形成具有张应力的SiN层及具有压应力的SiN层，再配合刻蚀去除部分键合材料层的工艺，在刻蚀过程中，两层具有不同应力（张应力及压应力）的SiN层之间互相调控使整个半导体器件自卷形成为中空且封闭的卷式管状结构，该立体结构满足器件的小尺寸化要求；同时，自卷形成的GaN基半导体器件（卷式管状结构）可自然作为微流通道，无需额外后道工艺进行微流通道加工，工艺简单且可保证半导体器件的散热性能；再者，当半导体器件应用于高温条件下时，还可向卷式管状结构的中空部分通入冷却液对半导体器件进行散热，以保证半导体器件在高温条件下的散热性能。
如图1至图8所示，所述制备方法包括如下步骤：
如图1及图2所示，首先进行步骤S1，提供第一半导体衬底100，并于所述第一半导体衬底100上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlN成核层101、第一AlxGa1-xN复合层102、GaN层103及第二AlyGa1-yN层104，其中，0<x<1，0<y<1。
作为示例，所述第一半导体衬底100可以为任意适合的半导体衬底，例如，所述第一半导体衬底100可以为Si衬底，SiC衬底或者蓝宝石衬底，本实施例中优选所述第一半导体衬底100选择为Si (111) 衬底，利用Si (111) 作为衬底，可在大尺寸晶圆上实现GaN基材料的异质外延，节省单位尺寸外延成本。
所述AlN成核层101生长在所述第一半导体衬底100上，用以隔绝后续形成的异质结构材料层与所述第一半导体衬底直接接触防止Si-Ga回熔现象的产生，同时AlN成核层还可以提供压应力，有效平衡外延生长的异质结构与所述第一半导体衬底之间由于热失配和晶格失配而产生的应力。作为示例，所述AlN成核层101的厚度介于100nm~400nm之间。
所述第一AlxGa1-xN复合层102用来释放外延生长的异质结构与衬底之间由于晶格失配和热失配产生的应力，作为示例，所述第一AlxGa1-xN复合层102为Al组分逐渐变化的复合材料层，其中沿所述第一AlxGa1-xN复合层102的生长方向Al组分逐渐减少且0<x<0.8。例如，所述第一AlxGa1-xN复合层102为Al0.8Ga0.2N层、Al0.7Ga0.3N层、Al0.6Ga0.4N层、Al0.5Ga0.5N层、Al0.4Ga0.6N层、Al0.3Ga0.7N层、Al0.2Ga0.8N的复合层，但也不限于是其他Al组分配比的复合层，每层的厚度可以相同也可以不同，根据具体情况设置，在此不作限制，本实施例中优选所述第一AlxGa1-xN复合层102为Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.3Ga0.7N层的复合层。
作为示例，所述第一AlxGa1-xN复合层102的厚度介于2μm~5μm之间。当所述第一AlxGa1-xN复合层102为Al组分逐渐变化的复合材料层时，最上层的AlxGa1-xN层的厚度介于50nm~100nm之间，本实施例中优选所述第一AlxGa1-xN复合层102为Al0.8Ga0.2N层、Al0.5Ga0.5N层、Al0.3Ga0.7N层的复合层，所以最上层的Al0.3Ga0.7N层的厚度介于50nm~100nm之间。
作为示例，所述GaN层103作为沟道层，其厚度介于0.5μm~1μm之间。本实施例中选择所述GaN层103的厚度为1.0μm。
作为示例，所述第二AlyGa1-yN层104可以是Al组分逐渐变化的复合材料层，也可以是Al组分恒定不变的材料层，在此不做限定。本实施例中优选所述第二AlyGa1-yN层104为Al组分恒定不变的材料层，且所述第二AlyGa1-yN层为Al0.3Ga0.7N层。
作为示例，所述第二AlyGa1-yN层104的厚度介于20nm~100nm之间。本实施例中优选所述第二AlyGa1-yN层为Al0.3Ga0.7N层，所以该Al0.3Ga0.7N层的厚度介于20nm~100nm之间。
如图1及图3所示，然后进行步骤S2，于所述异质结构上依次沉积具有张应力的第一SiN层105、具有压应力的第二SiN层106及键合材料层107。
作为示例，可以采用等离子增强化学气相沉积工艺在13MHz~15MHz的频率范围内形成厚度介于30nm~50nm之间的所述第一SiN层105，采用等离子增强化学气相沉积工艺在350kHz~400kHz的频率范围内形成厚度介于30nm~50nm之间的所述第二SiN层106，采用物理气相沉积工艺（PVD）形成厚度介于100nm~200nm之间的所述键合材料层107。
作为示例，所述键合材料层107的材料可以选择任何合适的键合材料，本实施例中优选所述键合材料层107的材料为Al。
如图1及图4所示，接着进行步骤S3，提供第二半导体衬底108，并基于所述键合材料层107将所述第一半导体衬底100与所述第二半导体衬底108键合。完成键合后，将所述第一半导体衬底100朝上，此时，所述第一半导体衬底100上外延生长的异质结构及第一SiN层105及第二SiN层106也同时键合在所述第二半导体衬底108上。
由于所述第一半导体衬底100在外延生长异质结构时经过高温相对比较脆弱，所以采用本步骤的键合工艺，将异质结构转移至新的所述第二半导体衬底108上，后续再去除所述第一半导体衬底100，最终利用新的所述第二半导体衬底108进行相关器件制备，可有效降低晶圆在工艺过程中碎裂的可能性，大幅提高产量，使单位成本得到降低。
作为示例，所述第二半导体衬底108可以为任意适合的半导体衬底，例如，所述第二半导体衬底108可以为Si衬底，SiC衬底或者蓝宝石衬底，本实施例中优选所述第二半导体衬底108选择为Si (100) 衬底。
作为示例，在将所述第一半导体衬底100与所述第二半导体衬底108键合之前还包括，对所述键合材料层107表面及所述第二半导体衬底108表面进行平坦化、清洗及等离子体激活处理的步骤。等离子体激活处理是指在室温下，对材料表面进行原子或离子刻蚀以去除表面污染或有机、氧化物，使表面纯净清洁。在键合前由于所述键合材料层107表面及所述第二半导体衬底108表面被实施该等离子体激活处理，两者表面得到活化，键合时只需要利用一定压力即可使两种材料接触键合，且极易直接成键，无需加高温，从而有效降低键合工艺过程对外延生长的异质结构产生缺陷的影响。
如图1及图5所示，接着进行步骤S4，去除所述第一半导体衬底100、所述异质结构中的所述AlN成核层101、部分所述第一AlxGa1-xN复合层102，剩余所述第一AlxGa1-xN复合层102为图8所示第一AlxGa1-xN层114。
去除部分所述第一AlxGa1-xN复合层102后，剩余所述第一AlxGa1-xN复合层102（即第一AlxGa1-xN层114）作为GaN基半导体器件的势垒层。本实施例中选择所述第一AlxGa1-xN复合层102为Al组分逐渐变化的复合材料层，在本步骤的刻蚀过程中将所述第一AlxGa1-xN复合层102去除至与所述GaN层103连接的最上层的AlxGa1-xN单层上或中（这里“最上层”指的是沿所述第一AlxGa1-xN复合层102生长方向的最上层），所以本实施例中最上层的AlxGa1-xN单层（即第一AlxGa1-xN层114）为Al0.3Ga0.7N层，较佳地，该Al0.3Ga0.7N层的厚度介于20nm~30nm之间。
作为示例，可以采用现有任何合适的工艺去除所述第一半导体衬底100，例如可以采用湿法刻蚀或CMP干法刻蚀。本实施例中优选CMP干法刻蚀工艺去除所述第一半导体衬底100。
作为示例，可以采用现有任何合适的工艺去除所述异质结构中的所述AlN成核层101及部分所述第一AlxGa1-xN复合层102。本实施例中优选利用氯基Cl2/Ar等离子干法刻蚀工艺去除所述异质结构中的所述AlN成核层101及部分所述第一AlxGa1-xN复合层102，刻蚀结束后，再利用数字刻蚀技术（氧气等离子体氧化+酸刻蚀）对刻蚀表面进行表面清洗。
通过本步骤的刻蚀工艺将剩余所述第一AlxGa1-xN复合层102（即第一AlxGa1-xN层114）作为GaN基半导体器件的势垒层，并且通过键合工艺将所述第二半导体衬底108作为GaN基半导体器件的新衬底，所述第二AlyGa1-yN层104作为GaN基半导体器件的过渡层，该些步骤结合可大大减小第二半导体衬底与GaN层103（沟道层）之间的过渡层（即第二AlyGa1-yN层104）的厚度，也避免了由于过渡层材料内缺陷造成的器件性能衰弱及可靠性问题。
如图1及图6所示，接着进行步骤S5，于剩余所述第一AlxGa1-xN复合层102（即图8中的第一AlxGa1-xN层114）上形成GaN基半导体器件。
作为示例，所述GaN基半导体器件可以是任意适于制备在本实施例所述的外延生长的异质结构上的半导体器件，在此不做限制，可根据具体应用进行选择。本实施例中选择所述GaN基半导体器件为GaN基HEMT器件，如图6所示，该GaN基HEMT器件包括形成于剩余所述第一AlxGa1-xN复合层102上的源极110、漏极111及栅极112。可采用现有常规工艺制备所述源极110、漏极111及栅极112，在此不作限制。作为示例，所述源极110及所述漏极111为Ti/Al/Ni/Au的复合金属层，所述栅极为Ni/Au的复合金属层。
如图1及图8所示，最后进行步骤S6，湿法刻蚀部分所述键合材料层107，刻蚀过程中由于所述第一SiN层105及所述第二SiN层106之间的应力调控使所述键合材料层107上的结构自卷形成中空且封闭的卷式管状结构113。
在湿法刻蚀过程中，两层具有不同应力（张应力及压应力）的SiN层105、106之间互相调控使整个半导体器件自卷形成为中空且封闭的卷式管状结构113，该立体结构满足器件的小尺寸化要求；同时，自卷形成的GaN基半导体器件（卷式管状结构113）可自然作为微流通道，无需额外后道工艺进行微流通道加工，工艺简单，且可保证半导体器件的散热性能；再者，当半导体器件应用于高温条件下时，还可向卷式管状结构的中空部分通入冷却液对半导体器件进行散热，以保证半导体器件在高温条件下的散热性能。
如图7所示，作为示例，湿法刻蚀部分所述键合材料层107之前还包括沉积钝化保护层109的步骤，所述钝化保护层109的厚度介于0.5μm~1μm之间。本实施例中优选采用CVD沉积工艺形成所述钝化保护层109且其厚度为1.0μm。另外，本实施例中所述钝化保护层109的材料可以为SiN或者Si3N4。
实施例二
本实施例提供一种卷式GaN基半导体器件，该半导体器件可以采用上述实施例一的制备方法制备，但不限于实施例一所述的制备方法，只要能形成本半导体器件结构即可。该半导体器件所能达到的有益效果可请参见实施例一，以下不再赘述。
如图8所示，该半导体器件包括：
第二半导体衬底108；
键合材料层107，位于所述第二半导体衬底108上；
中空且封闭的卷式管状结构113，位于所述键合材料层107上，所述卷式管状结构113由外向内依次包括：具有压应力的第二SiN层106、具有张应力的第一SiN层105、第二AlyGa1-yN层104、GaN层103及第一AlxGa1-xN层114其中，0<x<1，0<y<1；GaN基半导体器件115包括所述第二AlyGa1-yN层104、所述GaN层103及所述第一AlxGa1-xN层102。
作为示例，所述第二半导体衬底108为Si (100) 衬底，所述键合材料层107为Al层，所述第一AlxGa1-xN114层为Al0.3Ga0.7N层，所述第二AlyGa1-yN104层为Al0.3Ga0.7N层。
作为示例，所述第一AlxGa1-xN层114的厚度介于20nm~30nm之间，所述GaN层103的厚度介于0.5μm~1.0μm之间，所述第二AlyGa1-yN层104的厚度介于20nm~100nm之间，所述第一SiN层105的厚度介于30nm~50nm之间，所述第二SiN层106的厚度介于30nm~50nm之间。
作为示例，所述卷式管状结构113内表面上形成有钝化保护层109，所述钝化保护层109的厚度介于0.8μm~1.2μm之间，本实施例中所述钝化保护层109的材料可以为SiN或者Si3N4。
如图7所示，作为示例，所述GaN基半导体器件115包括GaN基HEMT器件，所述GaN基HEMT器件还包括形成于所述第一AlxGa1-xN层114上的源极110、漏极111及栅极112。作为示例，所述源极110及所述漏极111为Ti/Al/Ni/Au的复合金属层，所述栅极为Ni/Au的复合金属层。
综上所述，本发明提供一种卷式GaN基半导体器件及其制备方法，通过形成具有张应力的SiN层及具有压应力的SiN层，再配合刻蚀去除部分键合材料层的工艺，在刻蚀过程中，两层具有不同应力（张应力及压应力）的SiN层之间互相调控使整个半导体器件自卷形成为中空且封闭的卷式管状结构，该立体结构满足器件的小尺寸化要求；同时，自卷形成的GaN基半导体器件（卷式管状结构）可自然作为微流通道，内表面受钝化层保护，无需额外后道工艺进行微流通道加工，工艺简单，且可保证半导体器件的散热性能；再者，当半导体器件应用于高温条件下时，还可向卷式管状结构的中空部分通入冷却液对半导体器件进行散热，以保证半导体器件在高温条件下的散热性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种卷式GaN基半导体器件的制备方法，其特征在于，所述制备方法包括：
提供第一半导体衬底，并于所述第一半导体衬底上外延生长异质结构，且沿所述异质结构生长方向所述异质结构包括AlN成核层、第一AlxGa1-xN复合层、GaN层及第二AlyGa1-yN层，其中，0<x<1，0<y<1；
于所述异质结构上依次沉积具有张应力的第一SiN层、具有压应力的第二SiN层及键合材料层；
提供第二半导体衬底，并基于所述键合材料层将所述第一半导体衬底与所述第二半导体衬底键合；
去除所述第一半导体衬底、所述异质结构中的所述AlN成核层、部分所述第一AlxGa1-xN复合层；
于剩余所述第一AlxGa1-xN复合层上形成GaN基半导体器件；
湿法刻蚀部分所述键合材料层，刻蚀过程中由于所述第一SiN层及所述第二SiN层之间的应力调控使所述键合材料层上的结构自卷形成中空且封闭的卷式管状结构。
2.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：所述第一半导体衬底为Si (111)衬底，所述第二半导体衬底为Si (100) 衬底，所述键合材料层为Al层。
3.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：所述第一AlxGa1-xN复合层中Al组分由下向上逐渐减少，0<x<0.8。
4.根据权利要求3所述的卷式GaN基半导体器件的制备方法，其特征在于：所述第一AlxGa1-xN复合层的最上层为Al0.3Ga0.7N层，所述第二AlyGa1-yN层为Al0.3Ga0.7N层。
5.根据权利要求4所述的卷式GaN基半导体器件的制备方法，其特征在于：所述AlN成核层的厚度介于100nm~400nm之间，所述第一AlxGa1-xN复合层的厚度介于2μm~5μm之间，所述第一AlxGa1-xN复合层的最上层的所述Al0.3Ga0.7N层的厚度介于50nm~100nm之间，所述GaN层的厚度介于0.5μm~1μm之间，所述第二AlyGa1-yN层的厚度介于20nm~100nm之间。
6.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：采用等离子增强化学气相沉积工艺在13MHz~15MHz的频率范围内形成厚度介于30nm~50nm之间的所述第一SiN层，采用等离子增强化学气相沉积工艺在350kHz~400kHz的频率范围内形成厚度介于30nm~50nm之间的所述第二SiN层，采用物理气相沉积工艺形成厚度介于100nm~200nm之间的所述键合材料层。
7.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：将所述第一半导体衬底与所述第二半导体衬底键合之前还包括，对所述键合材料层表面及所述第二半导体衬底层表面进行平坦化、清洗及等离子体激活处理的步骤。
8.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：采用CMP刻蚀工艺去除所述第一半导体衬底，采用等离子干法刻蚀工艺去除所述AlN成核层及部分所述第一AlxGa1-xN复合层，去除后剩余所述第一AlxGa1-xN复合层的厚度介于20nm~30nm之间。
9.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：湿法刻蚀部分所述键合材料层之前还包括沉积钝化保护层的步骤，所述钝化保护层的厚度介于0.5μm~1μm之间。
10.根据权利要求1所述的卷式GaN基半导体器件的制备方法，其特征在于：所述GaN基半导体器件包括GaN基HEMT器件，所述GaN基HEMT器件包括形成于剩余所述第一AlxGa1-xN复合层上的源极、漏极及栅极。
11.一种卷式GaN基半导体器件，其特征在于，所述半导体器件包括：
第二半导体衬底；
键合材料层，位于所述第二半导体衬底上；
中空且封闭的卷式管状结构，位于所述键合材料层上，所述卷式管状结构由外向内依次包括：具有压应力的第二SiN层、具有张应力的第一SiN层、第二AlyGa1-yN层、GaN层及第一AlxGa1-xN层，其中，0<x<1，0<y<1；GaN基半导体器件包括所述第二AlyGa1-yN层、所述GaN层及所述第一AlxGa1-xN层。
12.根据权利要求11所述的卷式GaN基半导体器件，其特征在于：所述第二半导体衬底为Si (100) 衬底，所述键合材料层为Al层，所述第一AlxGa1-xN层为Al0.3Ga0.7N层，所述第二AlyGa1-yN层为Al0.3Ga0.7N层。
13.根据权利要求11所述的卷式GaN基半导体器件，其特征在于：所述第一AlxGa1-xN层的厚度介于20nm~30nm之间，所述GaN层的厚度介于0.5μm~1.0μm之间，所述第二AlyGa1-yN层的厚度介于20nm~100nm之间，所述第一SiN层的厚度介于30nm~50nm之间，所述第二SiN层的厚度介于30nm~50nm之间。
14.根据权利要求11所述的卷式GaN基半导体器件，其特征在于：所述卷式管状结构内表面上形成有钝化保护层，所述钝化保护层的厚度介于0.5μm~1μm之间。
15.根据权利要求11所述的卷式GaN基半导体器件，其特征在于：所述GaN基半导体器件包括GaN基HEMT器件，所述GaN基HEMT器件还包括形成于所述第一AlxGa1-xN层上的源极、漏极及栅极。
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