JP7074393B2 - 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 - Google Patents

異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 Download PDF

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Description

[0001]本開示の実施形態は、半導体基板上の共通の層内に異なる応力状態を有するｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ及びｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタを作製するために使用することができる方法、半導体構造、及びそのような方法を使用して作製されたデバイスに関する。
[0002]マイクロプロセッサ及びメモリデバイスなどの半導体デバイスは、その集積回路の基本的な主要な動作構造として固体トランジスタを用いる。半導体構造及びデバイスで通常用いられる１つのタイプのトランジスタは、電界効果トランジスタ（ＦＥＴ）であり、一般にソースコンタクト、ドレインコンタクト、及び１つ又は複数のゲートコンタクトを含む。半導体のチャネル領域は、ソースコンタクトとドレインコンタクトとの間に延在する。１つ又は複数のｐｎ接合は、ソースコンタクトとゲートコンタクトとの間に規定される。ゲートコンタクトは、チャネル領域の少なくとも一部に隣接して位置し、チャネル領域の導電度は、電界の存在によって変えられる。したがって、ゲートコンタクトに電圧を印加することによってチャネル領域内に電界がもたらされる。したがって、例えば、電流は、電圧がゲートコンタクトに印加されたときは、チャネル領域を通ってソースコンタクトからドレインコンタクトへトランジスタを通って流れることができ、ゲートコンタクトへの印加電圧がない場合は、ソースコンタクトからドレインコンタクトへトランジスタを通って流れることができない。
[0003]最近、「フィン」と呼ばれる、ディスクリートの、細長いチャネル構造を用いた電界効果のトランジスタ（ＦＥＴ）が開発された。そのようなトランジスタは、しばしば当技術分野で「フィンＦＥＴ」と呼ばれる。多くの様々な構成のフィンＦＥＴが当技術分野で提案された。
[0004]細長いチャネル構造又はフィンＦＥＴのフィンは、ｎ型又はｐ型のいずれかにドープされることがある半導体材料を含む。また、ｎ型半導体材料が引張り応力の状態にある場合は、ｎ型にドープされた半導体材料の導電度を改善することができ、ｐ型半導体材料が圧縮応力の状態にある場合は、ｐ型半導体材料の導電度を改善することができることが実証された。
[0005]現在、２２ｎｍ未満の断面寸法をするフィンＦＥＴが使用されている。そのようなフィンＦＥＴは、トランジスタの静電性能を改善する、及びランダムなドーパント揺らぎに関連付けられた問題を回避する完全に空乏化された（ドープされていない）チャネルを用いる場合がある。トランジスタのチャネル領域に引張り歪みを導入することによって、ｎ型ＦＥＴの電子移動度を改善することができること、及びトランジスタのチャネル領域に圧縮歪みを導入することによって、ｐ型ＦＥＴの正孔移動度を改善することができることが示された。
[0006]本概要は、簡略化された形態で概念の一選択を紹介するために提供される。これらの概念については、以下の本開示の例示的な実施形態の詳細な説明においてさらに詳細に説明される。本概要は、特許請求される主たる特徴又は本質的な特徴を特定することは意図されておらず、特許請求される主題の範囲を限定するために使用されることも意図されていない。
[0007]一部の実施形態において、本開示は、半導体構造を作製する方法を含む。ベース基板、ベース基板の表面上の埋め込み酸化物層、ベース基板とは反対側の埋め込み酸化物層上の歪み主半導体層、及び埋め込み酸化物層とは反対側の歪み半導体層上のエピタキシャルベース層を含む多層基板が用意される。元素をエピタキシャルベース層から多層基板の第２の領域内の歪み主半導体層へは拡散させずに、元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させ、第１の領域内の主半導体層の歪み状態が第２の領域内の主半導体層の歪み状態と異なるように、拡散させた元素の濃度を第１の領域内の主半導体層内で高くする。多層基板の第１の領域内の主半導体層の一部をそれぞれが備える第１の複数のトランジスタチャネル構造が形成され、多層基板の第２の領域内の主半導体層の一部をそれぞれが備える第２の複数のトランジスタチャネル構造が形成される。
[0008]さらなる実施形態において、本開示は、ベース基板、ベース基板の表面上の埋め込み酸化物層、ベース基板とは反対側の埋め込み酸化物層上の歪み主半導体層、及び埋め込み酸化物層とは反対側の歪み半導体層上のエピタキシャルベース層を含む多層基板が設けられた半導体構造を作製する方法を含む。多層基板の第１の領域が第１のマスク層でマスクされ、エピタキシャルベース層の一部が多層基板の第２の領域から除去される。多層基板の第１の領域から第１のマスク層が除去され、多層基板の第２の領域が第２のマスク層でマスクされる。元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させ、元素を多層基板の第２の領域内の歪み主半導体層へは拡散させずに多層基板の第１の領域内の主半導体層の歪み状態を変える。多層基板の第１の領域内の主半導体層の一部をそれぞれが備える第１の複数のトランジスタチャネル構造が形成され、多層基板の第２の領域内の主半導体層の一部をそれぞれが備える第２の複数のトランジスタチャネル構造が形成される。
[0009]さらなる実施形態において、本開示は、ベース基板、ベース基板の表面上の埋め込み酸化物層、及びベース基板とは反対側の埋め込み酸化物層上の主半導体層を備える多層基板を含む、半導体構造を含む。多層基板の第１の領域内の主半導体層の一部は、ｙが約０．２０～約０．９９であるＳｉｙＧｅ１－ｙを含み、多層基板の第２の領域内の主半導体層の一部は、引張り歪みＳｉを含む。多層基板の第１の領域内の主半導体層の一部は、多層基板の第２の領域内の主半導体層の一部の結晶学的な歪みと異なる結晶学的な歪みを有する。
本明細書は、本発明の実施形態と考えられるものを特に指摘し、明確に特許請求する特許請求の範囲によって締めくくられているが、本開示の実施形態の利点については、添付の図面に関連して読むと、本開示の実施形態のある例についての説明からより容易に確認することができる。
図１～図４は、本開示の実施形態により用いられてもよい多層基板の作製を示す簡略化された概略断面図である。
バルク材料、エピタキシャルベース層、及び歪み主半導体層を含むドナー基板へのイオンの注入を示す図であり、注入されたイオンがエピタキシャルベース層内に脆弱ゾーンを形成する。 図１のドナー基板のレシーバ基板への接合を示す図である。 脆弱ゾーンに沿ったドナー基板の分離を示す図である。 図３に示すような脆弱ゾーンに沿ったドナー基板の分離によって形成された多層基板を示す図である。 図４の多層基板の第１の領域をカバーする第１のマスク層を示す図であり、多層基板の別の第２の領域はカバーされておらず、第１のマスク層を貫いて露出する。 多層基板の第２の領域の主半導体層の上からエピタキシャルベース層の一部を除去した後の、図５の半導体構造を示す図であり、エピタキシャルベース層の別の一部は、多層基板の第１の領域において図５の第１のマスク層の下の主半導体層上にそのまま残っている。 多層基板の第１の領域から第１のマスク層を除去し、多層基板の第２の領域の主半導体層上に第２のマスク層を設けることによって形成された構造である。 多層基板の第１の領域の一部の拡大図であり、１つ又は複数の元素をエピタキシャルベース層から多層基板の第１の領域の主半導体層へ拡散させて、多層基板の第１の領域の主半導体層内の歪み状態を変えるために使用される凝縮プロセスを示す。 多層基板の第１の領域の一部の拡大図であり、１つ又は複数の元素をエピタキシャルベース層から多層基板の第１の領域の主半導体層へ拡散させて、多層基板の第１の領域の主半導体層内の歪み状態を変えるために使用される凝縮プロセスを示す。 多層基板の第１の領域の一部の拡大図であり、１つ又は複数の元素をエピタキシャルベース層から多層基板の第１の領域の主半導体層へ拡散させて、多層基板の第１の領域の主半導体層内の歪み状態を変えるために使用される凝縮プロセスを示す。 図７の構造の主半導体層を貫いてエッチングすることによって形成された複数のフィン構造を示す図である。 フィンＦＥＴトランジスタの例示的な構造を示す図である。
[0022]本明細書に提示された説明図は、いかなる特定の半導体構造、デバイス、システム、又は方法の実際の図であることは意図されておらず、本開示の実施形態を説明するために使用される、単に理想化された表現である。
[0023]本明細書に使用されるどんな項目も、以下の特許請求の範囲及びそれらの法的な均等物によって規定されるような本発明の実施形態の範囲を限定すると考えられるべきではない。いかなる特定の項目に記載される概念も、本明細書全体を通して他の段落において全体的に適用可能である。
[0024]説明及び特許請求の範囲における第１及び第２という用語は、同様の要素を識別するために使用される。
[0025]本明細書で使用するように、用語「フィン」、「フィン構造」は、長さ、幅及び高さを有する半導体材料の細長い、３次元の有限で境界のある容積を意味し、長さは幅よりも大きい。フィンの幅及び高さは、一部の実施形態ではフィンの長さに沿って変わってもよい。
[0026]半導体デバイスを作製するために使用することができる方法について、図を参照して以下で説明する。以下でさらに詳細に論じるように、本方法は、一般にベース基板、ベース基板の表面上の埋め込み酸化物（ＢＯＸ）層、ベース基板とは反対側のＢＯＸ層上の歪み主半導体層、及びＢＯＸ層とは反対側の歪み半導体層上のエピタキシャルベース層を含む多層基板を用意するステップを含む。本明細書において以下で論じるように、エピタキシャルベース層は、あらかじめ主半導体層をエピタキシャル成長させた層を備えてもよい。多層基板を用意した後、多層基板は、主半導体層内に異なる歪み状態の領域が存在するように、主半導体層の別の領域の歪み状態を変えずに、主半導体層のある領域の歪み状態を変えるように処理されてもよい。その場合、ｎ型トランジスタ構造を、電子移動度を増加させるのに好ましい歪み状態を示す主半導体層の領域（複数可）に作製することができ、ｐ型トランジスタ構造を、正孔移動度を増加させるのに好ましい歪み状態を示す主半導体層の領域（複数可）に作製することができる。
[0027]図１～図４を参照して、多層基板を提供するために使用することができる方法の例示的な実施形態について以下に開示する。図１は、バルク材料１０２、バルク材料１０２上のエピタキシャルベース層１０４、及びバルク材料１０２の反対側のエピタキシャルベース層１０４の側の歪み半導体層１０６を含むドナー基板１００を示す。
[0028]バルク材料１０２は、例えば、半導体材料（例えば、シリコン、炭化シリコン、ゲルマニウム、ＩＩＩ－Ｖ半導体材料など）、セラミック材料（例えば、酸化シリコン、酸化アルミニウム、炭化シリコンなど）又は金属材料（例えば、モリブデンなど）のダイ又はウェーハを含んでもよい。バルク材料１０２は、一部の実施形態では単結晶又は多結晶の微細構造を有してもよい。他の実施形態では、バルク材料１０２は、非晶質であってもよい。バルク材料１０２は、例えば、約４００μｍ～約９００μｍの範囲にある厚さ（例えば、約７５０μｍ）を有してもよい。
[0029]エピタキシャルベース層１０４及び主半導体層１０６などの、バルク材料１０２の上に重なる層は、いくつかの異なるプロセス、例えば、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理的気相堆積（ＰＬＤ）、気相エピタキシー（ＶＰＥ）、及び分子線エピタキシー（ＭＢＥ）などのいずれかを使用して、基板上に堆積又はエピタキシャル「成長」させることができる。
[0030]一部の実施形態では、以下でさらに詳細に論じるように、エピタキシャルベース層１０４は、次の処理中に上に重なる主半導体層１０６の結晶格子の歪みを保持するのを支援するために使用することができる材料を含んでもよい。したがって、やはり以下でさらに詳細に論じるように、エピタキシャルベース層１０４は、エピタキシャルベース層１０４が次の処理中に上に重なる主半導体層１０６の結晶格子の歪みを保持することができるように選択された組成及び／又は層厚を有することができる。
[0031]主半導体層１０６は、例えば、歪みシリコン（Ｓｉ）、歪みゲルマニウム（Ｇｅ）、歪みシリコンゲルマニウム（ＳｉＧｅ）、又は歪みＩＩＩ－Ｖ半導体材料の層を備えることができる。したがって、歪み主半導体層１０６は、歪み半導体層１０６が平衡状態で独立したバルク形態で存在する場合、それぞれの歪み半導体層１０６の結晶構造が通常示す緩和した格子定数を上回る（伸長歪み）、又は下回る（圧縮歪み）格子定数を示す結晶構造を有することができる。主半導体層１０６は、約５０ｎｍ以下、さらには約３５ｎｍ以下の平均の層厚を有することができるが、より厚い層の歪み半導体材料も本開示の実施形態において用いられてもよい。
[0032]任意選択で、バルク材料１０２上のエピタキシャルベース層１０４及び主半導体層１０６のエピタキシャル成長を促進するように、１つ又は複数のバッファ層１０８がバルク材料１０２とエピタキシャルベース層１０４との間に設けられてもよい。
[0033]限定されない具体例として、ドナー基板１００のバルク材料１０２は、単結晶シリコン基板を含んでもよく、エピタキシャルベース層１０４は、ＳｉｘＧｅ１－ｘ（ここでｘは約０．０１～約０．９９、又はより詳細には約０．２０～約０．８０である）を含んでもよく、主半導体層１０６は、歪みシリコン（ｓＳｉ）又は歪みＳｉｙＧｅ１－ｙ（ここでｙは約０．２０～約０．９９である）を含んでもよい。一部の実施形態では、エピタキシャルベース層１０４のＳｉｘＧｅ１－ｘは、少なくとも実質的に緩和したＳｉｘＧｅ１－ｘを含んでもよい。言いかえれば、一部の実施形態では、エピタキシャルベース層１０４のＳｉｘＧｅ１－ｘは、結晶学的な歪みが少なくとも実質的になくてもよい。
[0034]ＳｉｚＧｅ１－ｚ（ここでｚの値はバルク材料１０２から遠ざかるにつれ徐々に階段状に又は連続的に増加する）を含む１つ又は複数のバッファ層１０８が、バルク材料１０２のシリコンとＳｉｘＧｅ１－ｘエピタキシャルベース層１０４との間に設けられてもよい。
[0035]ＳｉｘＧｅ１－ｘエピタキシャルベース層１０４のｘの値は、上に重なる主半導体層１０６のＳｉ又はＳｉｙＧｅ１－ｙに所望のレベルの歪みを与えるように選択されてもよい。当技術分野で知られているように、ＳｉとＧｅとの間にはおよそ４．２％の格子不整がある。したがって、ＳｉｘＧｅ１－ｘエピタキシャルベース層１０４中のＧｅの量は、少なくとも部分的にＳｉｘＧｅ１－ｘエピタキシャルベース層１０４の格子定数の値、したがって上に重なるエピタキシャル主半導体層１０６のＳｉ又はＳｉｙＧｅ１－ｙの結晶格子の結晶学的な歪みの量を決定する。
[0036]エピタキシャルベース層１０４及び主半導体層１０６は、その結晶構造における緩和発生及び局所欠陥の形成を回避するようにそれぞれの臨界厚さ未満の厚さを有することができる。
[0037]図１のドナー基板１００を形成、又は別の方法で用意した後に、主半導体層１０６及び少なくともエピタキシャルベース層１０４の一部は、例えば、当技術分野でＳＭＡＲＴＣＵＴ（商標）プロセスと呼ばれるものを使用して、レシーバ基板１１０に移しかえられてもよい（図２）。ＳＭＡＲＴＣＵＴ（商標）プロセスは、例えば、Ｂｒｕｅｌによる米国特許第ＲＥ３９，４８４号（２００７年２月６日申請）、Ａｓｐａｒらによる米国特許第６，３０３，４６８号（２００１年１０月１６日申請）、Ａｓｐａｒらによる米国特許第６，３３５，２５８号（２００２年１月１日申請）、Ｍｏｒｉｃｅａｕらによる米国特許第６，７５６，２８６号（２００４年６月２９日申請）、Ａｓｐａｒらによる米国特許第６，８０９，０４４号（２００４年１０月２６日申請）、及びＡｓｐａｒらによる米国特許第６，９４６，３６５号（２００５年９月２０日）に記載され、それらの全開示が参照により全体として本明細書に組み込まれる。
[0038]複数のイオン（例えば、水素、ヘリウム、又は不活性ガスイオン）が、ドナー基板１００へ注入されてもよい。例えば、イオンは、図１で方向指示矢印１０９によって表わされるように、ドナー基板１００の側に置かれたイオン源からドナー基板１００へ注入されてもよい。イオンは、ドナー基板１００の主表面に実質的に垂直な方向に沿ってドナー基板１００へ注入されてもよい。当技術分野で知られているように、イオンがドナー基板１００へ注入される深さは、少なくとも一部は、イオンがドナー基板１００へ注入されるエネルギーの関数である。一般に、より少ないエネルギーで注入されたイオンは、比較的より浅い深さに注入されるが、より高いエネルギーで注入されたイオンは、比較的より深い深さに注入される。
[0039]イオンは、ドナー基板１００内の望ましい深さにイオンを注入するように選択された所定のエネルギーによってドナー基板１００へ注入され得る。１つの特定の非限定的な例として、イオンは、脆弱ゾーンがドナー基板１００内に形成されるように、ドナー基板１００内の選択された深さに配置されてもよい。当技術分野で知られているように、当然のことながら、少なくとも一部のイオンは、所望の注入深さ以外の深さに注入されることがあり、ドナー基板１００の表面からのドナー基板１００内への深さの関数としてのイオンの濃度のグラフは、望ましい注入深さに最大値を有する略ベル形の（対称又は非対称の）曲線を示すことがある。
[0040]ドナー基板１００へ注入されると、イオンは、ドナー基板１００内に（図１の破線として示される）脆弱ゾーン１１２を規定することができる。脆弱ゾーン１１２は、ドナー基板１００の最大のイオン濃度の面に位置がそろった（例えば、その面を中心とした）層又は領域をドナー基板１００内に備えることができる。脆弱ゾーン１１２は、ドナー基板１００が次のプロセスで劈開又は破砕され得る面をドナー基板１００内に規定することができる。図１に示すように、脆弱ゾーン１１２は、エピタキシャルベース層１０４を備えるドナー基板の実質的に均質の領域内に配置されてもよい。
[0041]ドナー基板１００内に脆弱ゾーン１１２を形成した後に、ドナー基板１００は、直接分子接合プロセスを使用して、図２に示されるようにレシーバ基板１１０に接合されてもよい。
[0042]直接分子接合プロセスは、ドナー基板１００とレシーバ基板１１０との間の直接原子結合を形成することができる。ドナー基板１００とレシーバ基板１１０との間の原子結合の性質は、ドナー基板１００及びレシーバ基板１１０のそれぞれの表面の材料の組成に依存する。
[0043]一部の実施形態では、ドナー基板１００の接合面とレシーバ基板１１０の接合面との間の直接接合は、比較的滑らかな表面を有するようにドナー基板１００の接合面及びレシーバ基板１１０の接合面のそれぞれを形成し、続いて接合面を互いに当接させ、両者間で接合波の伝搬を起こすことによって確立され得る。例えば、ドナー基板１００の接合面及びレシーバ基板１１０の接合面のそれぞれは、約２ナノメートル（２．０ｎｍ）以下、約１ナノメートル（１．０ｎｍ）以下、さらには約４分の１ナノメートル（０．２５ｎｍ）以下の二乗平均表面粗さ（ＲＭＳ）を有するように形成されてもよい。ドナー基板１００の接合面及びレシーバ基板１１０の接合面のそれぞれは、機械研磨作業及び化学的エッチ作業の少なくとも１つを使用して平滑化されてもよい。例えば、化学機械平坦化（ＣＭＰ）作業を使用して、ドナー基板１００の接合面及びレシーバ基板１１０の接合面のそれぞれの表面粗さを平坦化及び／又は低減することができる。
[0044]接合面を平らにした後に、接合面は、任意選択で、当技術分野で知られているプロセスを使用して洗浄及び／又は活性化されてもよい。そのような活性化プロセスを使用して、接合プロセスを容易にするように、及び／又は結果としてより強固な接合の形成が生じるように接合面の表面の化学的性質を変えることができる。
[0045]接合面を、互いに直接物理的に接触させてもよく、接合界面を横切る局所領域に圧力を印加してもよい。原子間結合は、局所的な圧力領域の近くで開始されてもよく、接合波が接合面間の界面を横切って伝播することができる。
[0046]任意選択で、アニールプロセスを使用して接合を強化することができる。そのようなアニールプロセスは、摂氏約１００度（１００℃）～摂氏約４００度（４００℃）の温度の炉の中で、約２分（２分）～約１５時間（１５時間）、接合したドナー基板１００及びレシーバ基板１１０を加熱するステップを含んでもよい。
[0047]ドナー基板１００及びレシーバ基板１１０の１つ又は両方の接合面が絶縁層１１４の表面を備えるように、接合プロセスに先立って絶縁層１１４（例えば、酸化物（例えば、ＳｉＯ２、Ａｌ２Ｏ３など）、窒化物、又は酸窒化物など）がドナー基板１００及びレシーバ基板１１０の１つ又は両方に設けられてもよい。したがって、そのような実施形態では、直接分子接合プロセスは、酸化物と酸化物、又は酸化物とシリコン、若しくは酸化物とＳｉＧｅの直接分子接合プロセスを備えてもよい。
[0048]絶縁層１１４は、しばしば当技術分野で「埋め込み酸化物層」又は「ＢＯＸ」と呼ばれるものを備えることができる。絶縁層１１４は、結晶であっても非晶質であってもよい。絶縁層１１４は、接合構造において、例えば、約１０ｎｍ～約５０ｎｍの平均の層厚（接合に先立ってドナー基板１００及びレシーバ基板１１０の両方に堆積させる場合は、両方の絶縁層１１４の厚さを含んでもよい）を有することができるが、より厚い又はより薄い絶縁層１１４も本開示の実施形態において用いることができる。
[0049]図３を参照すると、ドナー基板１００をレシーバ基板１１０に接合した後に、ドナー基板１００は、脆弱ゾーン１１２（図１及び図２）に沿って劈開されてもよい。ドナー基板１００は、ドナー基板１００を加熱することによって、及び／又はドナー基板１００に機械的力を印加することによって脆弱ゾーン１１２に沿って劈開又は破砕されてもよい。
[0050]図３に示すようにドナー基板１００を破砕すると、多層基板１２０のベース基板を規定するレシーバ基板１１０、多層基板１２０の埋め込み酸化物層を規定する絶縁層１１４、ベース基板１１０とは反対側の埋め込み酸化物層１１４上の主半導体層１０６、及び埋め込み酸化物層１１４とは反対側の主半導体層１０６上のエピタキシャルベース層１０４の少なくとも一部を含む多層基板１２０が提供される。
[0051]図４に示す多層基板１２０は、次の処理のために図４に示す向きから反転されている。
[0052]多層基板１２０のエピタキシャルベース層１０４の厚さは、ドナー基板１００（図１）内の脆弱ゾーン１１２の場所（すなわち、深さ）を制御することによって、及び／又は図３を参照して前述したように、脆弱ゾーン１１２に沿ってドナー基板１００を破砕した後に、多層基板１２０のエピタキシャルベース層１０４の一部を選択的に薄くすることによって選択的に制御されてもよい。例えば、一部の実施形態では、エピタキシャルベース層１０４の厚さを、例えば、脆弱ゾーン１１２に沿ってドナー基板１００を破砕した後に機械研磨作業及び化学的エッチ作業の少なくとも１つを使用して、選択的に低減させることができる。例えば、化学機械平坦化（ＣＭＰ）プロセスを使用して、ドナー基板１００を脆弱ゾーン１１２に沿って破砕した後にエピタキシャルベース層１０４の厚さを所定の、選択された厚さにすることができる。また、そのような処理は、結果としてエピタキシャルベース層１０４の露出した主表面の表面粗さを低減させ、エピタキシャルベース層１０４をより均一の厚さにすることができ、これもまた望ましい場合がある。
[0053]図５を参照すると、第１のマスク層１２２を、多層基板１２０の第１の領域１２４Ａ内のエピタキシャルベース層１０４及び主半導体層１０６上に堆積させる、又は別の方法で設けることができる。マスク層１２２は、多層基板１２０の第２の領域１２４Ｂ内のエピタキシャルベース層１０４及び主半導体層１０６をカバーしなくてもよい。多層基板１２０上に第１のマスク層１２２を少なくとも実質的に連続して堆積させ、続いて、多層基板１２０の第２の領域１２４Ｂのマスク層１２２を除去するためにパターニングすることができ、それによってエピタキシャルベース層１０４及び主半導体層１０６が、多層基板１２０の第２の領域１２４Ｂ内の第１のマスク層１２２を貫いて露出する。
[0054]第１のマスク層１２２は、単一層のマスク材料を含んでもよく、又は複数層のマスク材料を含んでもよい。第１のマスク層１２２の組成は、以下で論じるように、多層基板１２０の第２の領域１２４Ｂ内のマスク層１２２を後でエッチングし除去するために使用されるエッチング液によるエッチングに耐性があるように選択されてもよい。例えば、第１のマスク層１２２は、酸化物（例えば、ＳｉＯ２、Ａｌ２Ｏ３など）、窒化物（例えば、Ｓｉ３Ｎ４）、又は酸窒化物（例えば、シリコン酸窒化物）を含んでもよい。非限定的な例として、エピタキシャルベース層１０４がＳｉｘＧｅ１－ｘを含み、主半導体層１０６が引張り歪みシリコン（ｓＳｉ）を含む実施形態では、第１のマスク層１２２は、窒化物の層が第１の酸化物の層と第２の酸化物の層との間にはさまれるように、第１の酸化物（例えば、ＳｉＯ２）の層、エピタキシャルベース層１０４の反対側の第１の酸化物の層の側の窒化物（例えば、Ｓｉ３Ｎ４）の層、及び第１の酸化物の層の反対側の窒化物の層の側の第２の酸化物（例えばＳｉＯ２）の層を含む多層マスク構造を備えることができる。
[0055]図６を参照すると、第１のマスク層１２２によって多層基板１２０の第１の領域１２４Ａ内のエピタキシャルベース層１０４及び主半導体層１０６をマスクした後に、エピタキシャルベース層１０４の露出した部分が多層基板１２０の第２の領域１２４Ｂから除去されてもよい。エッチングプロセスを使用して、エピタキシャルベース層１０４を第２の領域１２４Ｂの主半導体層１０６上から除去することができる。
[0056]エピタキシャルベース層１０４を第２の領域１２４Ｂの主半導体層１０６から除去するために使用されるエッチングプロセスは、ウェットエッチングプロセス又はドライエッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ）プロセス）を備えてもよい。エッチングプロセスは、等方性又は異方性エッチングプロセスを備えてもよい。エッチング液は、エピタキシャルベース層１０４がエッチングプロセスによって優先的に除去され、主半導体層１０６がエッチング停止層として働くように、主半導体層１０６に対してエピタキシャルベース層１０４を選択的にエッチングするように選択されてもよい。他の実施形態では、主半導体層１０６を実質的に除去することなくエピタキシャルベース層１０４を選択的に除去するエッチング液が利用可能でない場合は、エピタキシャルベース層１０４が除去されると、エッチングプロセスを単に終了させてもよい。
[0057]非限定的な例として、エピタキシャルベース層１０４がＳｉｘＧｅ１－ｘを含み、主半導体層１０６が引張り歪みシリコン（ｓＳｉ）を含む実施形態では、ドライ反応性イオンエッチング（ＲＩＥ）プロセスを使用してエピタキシャルベース層１０４を除去することができる。エッチング液として、塩素（例えば、Ｃｌ２）、フッ素（例えば、ＣＦ４又はＳＦ６）、及び／又は臭素（例えば、ＨＢｒ）反応性ガスを含む、ハロゲンを主成分とするケミストリーをそのようなドライＲＩＥプロセスで使用することができる。ＲＩＥエッチングプロセスのエッチング速度は、ＲＩＥエッチングチャンバ内のガス比、圧力、及びバイアスパワーの調節によって選択的に制御されてもよい。例えば、そのようなＲＩＥエッチングプロセスを開示し、参照によりその全体が本明細書に組み込まれる、Ｍａｒｃｅｌｏ Ｓ．Ｂ．Ｃａｓｔｒｏらの、Ｓｅｌｅｃｔｉｖｅ ａｎｄ Ａｎｉｓｏｔｒｏｐｉｃ Ｄｒｙ Ｅｔｃｈｉｎｇ ｏｆ Ｇｅ ｏｖｅｒ Ｓｉ、Ｊｏｕｒｎａｌ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ２０１３年、ｖｏｌ．８、ｎｏ．２、ｐｐ．１０４－１０９を参照されたい。
[0058]次いで、エピタキシャルベース層１０４を多層基板１２０の第２の領域１２４Ｂ内の下層にある主半導体層１０６から除去した後、マスク層１３４を多層基板１２０から除去することができる。
[0059]図７を参照すると、第２のマスク層１２６を、多層基板１２０の第２の領域１２４Ｂ内の露出した主半導体層１０６上に堆積させる、又は別の方法で形成することができる。第２のマスク層１２６は、多層基板１２０の第１の領域１２４Ａ内のエピタキシャルベース層１０４及び主半導体層１０６をカバーしなくてもよい。第２のマスク層１２４を多層基板１２０上に少なくとも実質的に連続して堆積させ、続いて、エピタキシャルベース層１０４及び主半導体層１０６が多層基板１２０の第１の領域１２４Ａ内の第１のマスク層１２２を貫いて露出するように、多層基板１２０の第１の領域１２４Ａのマスク層１２２を除去するようにパターニングされてもよい。
[0060]第２のマスク層１２６は、単一層のマスク材料を含んでもよく、又は複数層のマスク材料を含んでもよい。図８Ａ～８Ｃを参照して以下で説明するように、第２のマスク層１２６の組成は、後で多層基板１２０の第１の領域１２４Ａ内のエピタキシャルベース層１０４及び主半導体層１０６に対して行われる原子拡散プロセス中に第２のマスク層１２６が露出する可能性がある環境条件に耐性があるように選択されてもよい。例えば、第２のマスク層１２６は、酸化物（例えば、ＳｉＯ２、Ａｌ２Ｏ３など）、窒化物（例えば、Ｓｉ３Ｎ４）、又は酸窒化物（例えば、シリコン酸窒化物）を含んでもよい。非限定的な例として、エピタキシャルベース層１０４がＳｉｘＧｅ１－ｘを含み、主半導体層１０６が引張り歪みシリコン（ｓＳｉ）を含む実施形態では、第２のマスク層１２６は、酸化物（例えばＳｉＯ２）の層、エピタキシャルベース層１０４の反対側の酸化物の層の側の窒化物（例えば、Ｓｉ３Ｎ４）の層を含む多層マスク構造を備えてもよい。
[0061]第２のマスク層１２６によって多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６をマスクした後に、凝縮プロセス（しばしば「熱混合」プロセスと呼ばれる）又は別のタイプのプロセスを使用して、多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６の歪みのレベルに対して、選択的に第１の領域１２４Ａ内の主半導体層１０６の引張り歪みを低減させる、及び／又は圧縮歪みを増加させるように、元素を第１の領域１２４Ａ内のエピタキシャルベース層１０４から下層にある主半導体層１０６へ拡散させることができる。第２のマスク層１２６が存在することによって、及び第２の領域１２４Ｂのエピタキシャルベース層１０４が存在しないことによって、第２の領域１２４Ｂ内の主半導体層１０６への元素の拡散を防止することができ、それによって多層基板１２０の第１の領域１２４Ａに対して行われる凝縮プロセス中に主半導体層１０６の歪みが維持される。言いかえれば、凝縮プロセスは、多層基板１２０の第２の領域１２４Ｂに対してではなく、多層基板１２０の第１の領域１２４Ａに対してのみ行われ得る。そのような凝縮プロセスについて図８Ａ～８Ｃを参照して以下で説明する。
[0062]図８Ａは、第１の領域１２４Ａ内の図６に示す多層基板１２０の一部の拡大図である。凝縮プロセスは、主半導体層１０６を第２の領域１２４Ｂ内でマスクして、多層基板１２０を酸化雰囲気（例えば、ドライＯ２）中で高温（例えば、約９００℃～約１１５０℃）の炉の中で酸化プロセスにかけることを含んでもよい。図８Ｂを参照すると、酸化プロセスは、結果として多層基板１２０の表面に酸化物層１３６を形成することができ、元素をエピタキシャルベース層１０４から多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６へ拡散させることができる。時間とともに、エピタキシャルベース層１０４の元素が、成長する酸化物層１３６内に取り込まれ及び／又は拡散し、下層にある主半導体層１０６内に取り込まれるつれ、エピタキシャルベース層１０４と主半導体層１０６との間の境界又は界面は、区別がつかなくなることがある。
[0063]主半導体層１０６が引張り歪みシリコン（ｓＳｉ）を含み、エピタキシャルベース層１０４がＳｉｘＧｅ１－ｘを含む実施形態では、酸化物層１３６は、二酸化シリコン（ＳｉＯ２）を含むことができ、ＳｉｘＧｅ１－ｘエピタキシャルベース層１０４のゲルマニウムは、主半導体層１０６の歪みシリコン（ｓＳｉ）へ拡散することができ、それによってｓＳｉ歪み半導体層１０６を、歪みＳｉｙＧｅ１－ｙ主半導体層１０６に変換する。酸化物層１３６は、エピタキシャルベース層１０４の表面に形成され、エピタキシャルベース層１０４を分解することによって多層基板１２０内へ、及び主半導体層１０６内へと厚さが成長することができる。図８Ｃに示すように、酸化物層１３６の厚さがゲルマニウム凝縮プロセス中に成長するにつれ、歪みＳｉｙＧｅ１－ｙ主半導体層１０６中に所望の濃度のゲルマニウムを有する主半導体層１０６が達成されるまで、主半導体層１０６の厚さは減少し、主半導体層１０６中のゲルマニウムの濃度が増加する。ゲルマニウムの主半導体層１０６への拡散は、結果として主半導体層１０６内のいかなる引張り歪みも減少させることができ、主半導体層１０６内の圧縮歪みの生成につながることがある。凝縮プロセスの後、第１の領域１２４Ａ内の主半導体層１０６は、第２の領域１２４Ｂ内の主半導体層１０６の引張り歪みよりも小さい引張り歪みの状態にあってもよく、第１の領域１２４Ａ内の主半導体層１０６は、引張り又は圧縮歪みがない少なくとも実質的に緩和状態にあってもよく、又は第１の領域１２４Ａ内の主半導体層１０６は、圧縮歪みの状態にあってもよい。
[0064]酸化物層１３６は、凝縮プロセスを行った後に、多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６の上から任意選択で除去されてもよい。酸化物層１３６は、例えば、ウェット又はドライエッチングプロセスを使用して除去されてもよい。
[0065]図８Ａと図８Ｃを比較することによってわかるように、凝縮プロセスは、結果として多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６の厚さの減少をもたらすことがある。一部の実施形態では、凝縮プロセスを行い、酸化物層１３６を除去した後、追加の半導体材料を多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６上にエピタキシャル成長させずに、追加の半導体材料を多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６上に選択的にエピタキシャル成長させることができる。追加の半導体材料は、多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６の下層にある半導体材料と同じ組成及び歪み状態を有することができる。追加の半導体材料の選択エピタキシャル成長を使用して、第１の領域１２４Ａ内の主半導体層１０６の厚さが、凝縮プロセスにかけられていない第２の領域１２４Ｂ内の主半導体層１０６の厚さと少なくとも実質的に等しくなるように、多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６を厚くすることができる。
[0066]凝縮プロセスは、結果として多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６内の正孔移動度を改善することができ、このことは、多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６の領域を備えるトランジスタチャネル構造を有する平面ＦＥＴトランジスタ又はフィンＦＥＴトランジスタなどのＰＭＯＳトランジスタの形成にとって望ましい場合がある。多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６は、依然として引張り歪みの状態のままであってもよく、このことは、多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６の領域を備えるトランジスタチャネル構造を有する平面ＦＥＴトランジスタ又はフィンＦＥＴトランジスタなどのＮＭＯＳトランジスタの形成にとって望ましい場合がある。
[0067]したがって、図９を参照して、多層基板１２０を用意した後、多層基板１２０をエッチングして、それぞれが主半導体層１０６の一部を備えることができるフィン構造１３２を規定することができる。フィン構造１３２のそれぞれは、フィンＦＥＴで使用するためにサイズが調整され、構成されてもよい。
[0068]エッチングプロセスは、例えば、多層基板１２０上にマスク層を堆積させ、エピタキシャルベース層１０４及び主半導体層１０６内へと並びにそれらを貫いてエッチングをすることが望まれる位置に開口部を含むようにマスク層をパターニングし、次いで、パターニングされたマスク層を貫いて主半導体層１０６をエッチングすることによって行われてもよい。そのようなフィン構造１３２を形成するための当技術分野で知られている他のプロセス、例えば、当技術分野で側壁像転写プロセスとも呼ばれるスペーサ規定ダブルパターニング（ＳＤＤＰ）プロセスが用いられてもよい。
[0069]エッチングプロセスは、ウェットエッチングプロセス又はドライエッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ）プロセス）を備えてもよい。エッチングプロセスは、略垂直の側壁を有するフィン構造１３２を提供するように異方性エッチングプロセスを備えてもよい。エッチング液は、ＢＯＸ層１１４がエッチング停止層として働くことができるように、エピタキシャルベース層１０４及び主半導体層１０６を、下層にあるＢＯＸ層１１４に対して選択的にエッチングするように選択されてもよい。
[0070]非限定的な例として、主半導体層１０６が第２の領域１２４Ｂ内の引張り歪みシリコン（ｓＳｉ）及び第１の領域１２４Ａ内の圧縮歪みＳｉｙＧｅ１－ｙを含む実施形態では、エッチング液として塩素（例えば、Ｃｌ２）、フッ素（例えば、ＣＦ４又はＳＦ６）、及び／又は臭素（例えば、ＨＢｒ）反応性ガスを含む、ハロゲンを主成分とするケミストリーを使用するドライ反応性イオンエッチング（ＲＩＥ）プロセスを用いることができる。
[0071]フィン構造１３２は、ｐ型フィンＦＥＴトランジスタのフィンであることが意図された第１の複数のフィン１３２Ａ、及びｎ型フィンＦＥＴトランジスタのフィンであることが意図された第２の複数のフィン１３２Ｂを含むことができる。第１の複数のフィン１３２Ａのそれぞれは、多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６の一部を備えることができ、第２の複数のフィン１３２Ｂのそれぞれは、多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６の一部を備えることができる。結果として、第１の複数のフィン構造１３２Ａは、第２の複数のフィン構造１３２Ｂに対して異なる歪み状態にあってもよい。特に、第２の複数のフィン構造１３２Ｂは、引張り歪みの状態にあってもよく、第１の複数のフィン構造１３２Ａは、引張り歪みが（第２の複数のフィン構造１３２Ｂに対して）低減した状態、引張り若しくは圧縮歪みが少なくとも実質的にない緩和状態、又は圧縮歪みの状態にあってもよい。
[0072]一部の実施形態では、フィン構造１３２は、フィン構造１３２の材料が自発的に又は高温での次の処理中に緩和する限界寸法未満の１つ又は複数の寸法（例えば、長さ、幅、又は高さ）を有してもよい。一部の実施形態では、フィン構造１３２は、約３０ｎｍ以下、約２０ｎｍ以下、又はさらには約１５ｎｍ以下の平均フィン幅Ｗ（図１０参照）を有するように形成されてもよい。
[0073]上記の方法では、エピタキシャルベース層１０４は、図１を参照して説明したように、主半導体層１０６が歪み状態となるように、主半導体層１０６を最初にエピタキシャル成長させるベース層として使用されてもよく、図８Ａ～８Ｃを参照して説明したように、凝縮プロセスにおいて主半導体層１０６の一部の歪み状態を変えるように引き続いて使用されてもよい。
[0074]上記のように、第１の複数のフィン構造１３２Ａ及び第２の複数のフィン構造１３２Ｂは、図９を参照して説明したように、共通のマスク及びエッチングプロセスにおいて形成されてもよい。
[0075]本明細書に記載された方法によって形成された結果として得られる構造は、ベース基板１１０とは反対側の共通の面内の埋め込み酸化物層１１４上に配置された第１の複数のフィン構造１３２Ａ及び第２の複数のフィン構造１３２Ｂを含む。第１の複数のフィン構造１３２Ａのそれぞれは、２つ以上の元素（例えば、シリコン及びゲルマニウム）を含む凝縮された主半導体層１０６を備える。第２の複数のフィン構造１３２Ｂのそれぞれは、凝縮されていない主半導体層１０６を備える。さらに、第２の複数のフィン構造１３２Ｂのフィン構造１３２は、第１の複数のフィン構造１３２Ａのフィン構造１３２の結晶学的な歪みとは異なる結晶学的な歪みを有する。例えば、第２の複数のフィン構造１３２Ｂのフィン構造１３２は、引張り歪みの状態にあってもよく、第１の複数のフィン構造１３２Ａのフィン構造１３２は、引張り歪みが低減した状態、緩和した歪み状態（すなわち、歪みがない）、又は圧縮歪みの状態にあってもよい。
[0076]上記のように、第１の複数のフィン構造１３２Ａ及び第２の複数のフィン構造１３２Ｂを形成した後に、第１の複数のフィン構造１３２Ａを備える第１の複数のＰＭＯＳフィンＦＥＴトランジスタが形成されてもよく、第２の複数のフィン構造１３２Ｂを備える第２の複数のＮＭＯＳフィンＦＥＴトランジスタが形成されてもよい。
[0077]図１０は、本開示の実施形態による第１の複数のフィン構造１３２Ａ及び／又は第２の複数のフィン構造１３２Ｂを使用して作製することができるフィンＦＥＴトランジスタ構成の非限定的な簡略化された例示的な実施形態を示す。フィンＦＥＴの様々な構成が当技術分野で知られており、本開示の実施形態に従って用いられてもよく、図１０に示されるフィンＦＥＴ構造は、単にそのようなフィンＦＥＴ構造の例として述べられていることに留意されたい。
[0078]図１０に示すように、フィンＦＥＴトランジスタ１４０は、ソース領域１４２、ドレイン領域１４４、及びソース領域１４２とドレイン領域１４４との間に延在するチャネルを備える。チャネルは、第１のフィン構造１３２Ａ又は第２のフィン構造１３２Ｂなどのフィン１３２によって規定され、フィン１３２を備える。一部の実施形態では、ソース領域１４２及びドレイン領域１４４は、フィン構造１３２の長手方向の端部を含み、又はこの長手方向の端部によって規定されてもよい。導電性のゲート１４６は、ソース領域１４２とドレイン領域１４４との間のフィン構造１３２の少なくとも一部の上を延在し、フィン構造１３２の少なくとも一部に隣接する。ゲート１４６は、誘電体材料１４８によってフィン構造１３２から分離されてもよい。ゲート１４６は、多層構造を含んでもよく、半導体及び／又は導電層を含んでもよい。導電性シリサイドなどの金属、金属化合物、又は両方を含む低抵抗体層を、ソース領域１４２及び／又はドレイン領域１４４上に堆積させて、電気コンタクトを形成することができる。
[0079]チャネルの引張り応力は、ＮＭＯＳフィンＦＥＴトランジスタの性能を向上させ、しきい電圧を低減させることができ、一方、チャネルの引張り応力の低減（例えば、引張り応力がより小さい、引張り若しくは圧縮応力がない、又は圧縮応力）は、ＰＭＯＳフィンＦＥＴトランジスタの性能を向上させ、しきい電圧を低減させることができるのが有利である。機能によっては、歪みデバイスは、高性能が必要なため有益な場合もあり、性能はそれほど重要ではなく、高いしきい電圧が有益である場合もある。本開示の実施形態によって、製造業者は、異なるレベルの応力及び歪みを、共通のフィンＦＥＴトランジスタの面内にある同じデバイスの異なるフィンＦＥＴトランジスタの結晶格子内に選択的に取り込むことができる。
[0080]上記で開示した方法及び構造は、フィンＦＥＴ構造に関連して記載されたが、本開示のさらなる実施形態がフィンＦＥＴ構造以外の従来のＦＥＴ構造の形成を含むことができ、複数の従来のｐ型ＣＭＯＳ ＦＥＴトランジスタを多層基板１２０の第１の領域１２４Ａ内の主半導体層１０６を使用して作製することができ、複数の従来のｎ型ＣＭＯＳ ＦＥＴトランジスタを多層基板１２０の第２の領域１２４Ｂ内の主半導体層１０６を使用して作製することができることに留意されたい。
[0081]本開示のさらなる非限定的な例示的な実施形態について以下に述べる。
[0082]
実施形態１
ベース基板、ベース基板の表面上の埋め込み酸化物層、ベース基板とは反対側の埋め込み酸化物層上の歪み主半導体層、及び埋め込み酸化物層とは反対側の歪み半導体層上のエピタキシャルベース層を含む、多層基板を用意するステップと、第１の領域内の主半導体層の歪み状態が第２の領域内の主半導体層の歪み状態と異なるように、元素をエピタキシャルベース層から多層基板の第２の領域内の歪み主半導体層へは拡散させずに、元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させ、第１の領域内の主半導体層の拡散させた元素の濃度を高くするステップと、多層基板の第１の領域内の主半導体層の一部をそれぞれが備える第１の複数のトランジスタチャネル構造、及び多層基板の第２の領域内の主半導体層の一部をそれぞれが備える第２の複数のトランジスタチャネル構造を形成するステップとを含む、半導体構造を作製する方法。
[0083]
実施形態２
歪みシリコンを含むように歪み半導体層を選択するステップをさらに含む、実施形態１に記載の方法。
[0084]
実施形態３
引張り歪みシリコンを含むように歪み半導体層を選択するステップをさらに含む、実施形態２に記載の方法。
[0085]
実施形態４
ＳｉｘＧｅ１－ｘを含むようにエピタキシャルベース層を選択するステップであって、ｘが約０．０１～約０．９９であるステップをさらに含み、元素をエピタキシャルベース層から歪み主半導体層へ拡散させるステップが、多層基板の第１の領域内の歪み主半導体層へゲルマニウムを拡散させるステップを含む、ステップをさらに含む、実施形態１～３のいずれか一項に記載の方法。
[0086]
実施形態５
第１の複数のトランジスタチャネル構造を形成するステップ及び第２の複数のトランジスタチャネル構造を形成するステップが、主半導体層を貫いてエッチングするステップ、及びそれぞれが主半導体層の一部を備え、それぞれがフィンＦＥＴで使用するためにサイズが調整され、構成されているフィン構造を規定するステップを含む、実施形態１～４のいずれか一項に記載の方法。
[0087]
実施形態６
多層基板を用意するステップが、歪み半導体層をドナー基板上のエピタキシャルベース層にエピタキシャル成長させてドナー構造を形成するステップと、ドナー構造にイオンを注入し、ドナー構造内に脆弱ゾーンを形成するステップと、ドナー構造を、ベース基板を備えるレシーバ基板に接合するステップと、脆弱ゾーンに沿ってドナー構造を劈開して、歪み半導体層及びエピタキシャルベース層をベース基板に移しかえるステップと、を含む、実施形態１～５のいずれか一項に記載の方法。
[0088]
実施形態７
ドナー構造をレシーバ基板に接合するステップが、ドナー構造及びレシーバ基板の１つ又は両方に酸化物層を設けるステップ、及び直接接合プロセスを使用してドナー構造をレシーバ基板に接合するステップを含む、実施形態６に記載の方法。
[0089]
実施形態８
エピタキシャルベース層を備えるドナー基板の実質的に均質の領域内に脆弱ゾーンを配置するステップをさらに含む、実施形態６又は実施形態７に記載の方法。
[0090]
実施形態９
元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させるステップが、多層基板の第１の領域内の主半導体層の歪みを緩和するステップを含む、実施形態１～８のいずれか一項に記載の方法。
[0091]
実施形態１０
元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させるステップが、多層基板の第１の領域内の主半導体層の圧縮歪みを引き起こすステップを含む、実施形態１～９のいずれか一項に記載の方法。
[0092]
実施形態１１
元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させるステップが、第１の領域内の主半導体層内の正孔移動度を増加させるステップを含む、実施形態１～１０のいずれか一項に記載の方法。
[0093]
実施形態１２
元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させるステップが、多層基板の第１の領域内の主半導体層に対する凝縮プロセスを実行するステップを含む、実施形態１～１１のいずれか一項に記載の方法。
[0094]
実施形態１３
多層基板の第１の領域内の主半導体層に対する凝縮プロセスを実行するステップが、多層基板の第１の領域内の主半導体層の一部を酸化させるステップを含む、実施形態１２に記載の方法。
[0095]
実施形態１４
第１の複数のトランジスタチャネル構造を備える複数のｐ型ＦＥＴトランジスタを形成するステップ、及び第２の複数のトランジスタチャネル構造を備える複数のｎ型ＦＥＴトランジスタを形成するステップをさらに含む、実施形態１～１３のいずれか一項に記載の方法。
[0096]
実施形態１５
ベース基板、ベース基板の表面上の埋め込み酸化物層、ベース基板とは反対側の埋め込み酸化物層上の歪み主半導体層、及び埋め込み酸化物層とは反対側の歪み半導体層上のエピタキシャルベース層を含む、多層基板を用意するステップと、第１のマスク層によって多層基板の第１の領域をマスクし多層基板の第２の領域からエピタキシャルベース層の一部を除去するステップと、多層基板の第１の領域から第１のマスク層を除去し第２のマスク層によって多層基板の第２の領域をマスクするステップと、元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させ、元素を多層基板の第２の領域内の歪み主半導体層へは拡散させずに多層基板の第１の領域内の主半導体層の歪み状態を変えるステップと、多層基板の第１の領域内の主半導体層の一部をそれぞれが備える第１の複数のトランジスタチャネル構造、及び多層基板の第２の領域内の主半導体層の一部をそれぞれが備える第２の複数のトランジスタチャネル構造を形成するステップと、を含む、半導体構造を作製する方法。
[0097]
実施形態１６
引張り歪みシリコンを含むように歪み半導体層を選択するステップをさらに含む、実施形態１５に記載の方法。
[0098]
実施形態１７
少なくとも実質的に緩和したＳｉｘＧｅ１－ｘを含むようにエピタキシャルベース層を選択するステップであって、ｘが約０．０１～約０．９９であるステップをさらに含み、元素をエピタキシャルベース層から多層基板の第１の領域内の歪み主半導体層へ拡散させるステップが、多層基板の第１の領域内の歪み主半導体層へゲルマニウムを拡散させるステップを含む、実施形態１５又は実施形態１６に記載の方法。
[0099]
実施形態１８
第１の複数のトランジスタチャネル構造を備える複数のｐ型ＦＥＴトランジスタを形成するステップ、及び第２の複数のトランジスタチャネル構造を備える複数のｎ型ＦＥＴトランジスタを形成するステップをさらに含む、実施形態１５～１７のいずれか一項に記載の方法。
[0100]
実施形態１９
ベース基板、ベース基板の表面上の埋め込み酸化物層、及びベース基板とは反対側の埋め込み酸化物層上の主半導体層であって、多層基板の第１の領域内の主半導体層の一部が、ｙが約０．２０～約０．９９であるＳｉｙＧｅ１－ｙを含み、多層基板の第２の領域内の主半導体層の一部が引張り歪みＳｉを含む、主半導体層と、を備え、多層基板の第１の領域内の主半導体層の一部が、多層基板の第２の領域内の主半導体層の一部の結晶学的な歪みと異なる結晶学的な歪みを有する、多層基板を含む半導体構造。
[0101]
実施形態２０
多層基板の第１の領域内の主半導体層の一部をそれぞれが備える第１の複数のｐ型ＦＥＴトランジスタ、及び多層基板の第２の領域内の主半導体層の一部をそれぞれが備える第２の複数のｎ型ＦＥＴトランジスタをさらに備える、実施形態１９に記載の半導体構造。
[0102]上記の本開示の例示的な実施形態は、これらの実施形態が、添付された特許請求の範囲及びそれらの法的な均等物によって規定される本発明の実施形態の単に例であるため、本発明の範囲を限定しない。いずれの等価な実施形態も、本発明の範囲内にあることが意図されている。実際、本明細書に示され、記載されたものに加えて、記載された要素の代替の有用な組合せなどの、本開示の様々な変更形態が本記載から当業者には明らかになるであろう。言いかえれば、本明細書に記載された１つの例示的な実施形態の１つ又は複数の特徴は、本開示のさらなる実施形態を提供するために本明細書に記載された別の例示的な実施形態の１つ又は複数の特徴と組み合わされてもよい。そのような変更形態及び実施形態も、添付された特許請求の範囲の範囲内にあることが意図されている。
１００ ドナー基板
１０２ バルク材料
１０４ エピタキシャルベース層
１０６ 歪み半導体層
１０８ バッファ層
１０９ 矢印
１１０ レシーバ基板
１１２ 脆弱ゾーン
１１４ 埋め込み酸化物層
１２０ 多層基板
１２２ マスク層
１２４Ａ 第１の領域
１２４Ｂ 第２の領域
１２６ マスク層
１３６ 酸化物層

Claims (13)

  1. ベース基板、
    前記ベース基板の表面上の埋め込み酸化物層、
    前記ベース基板とは反対側の前記埋め込み酸化物層上の歪み主半導体層、及び
    前記埋め込み酸化物層とは反対側の前記歪み主半導体層上のエピタキシャルベース層
    を含む、多層基板を用意するステップであって、前記歪み主半導体層は、５０ｎｍ以下の平均の層厚を有し、前記エピタキシャルベース層は、前記エピタキシャルベース層が、下に重なる前記歪み主半導体層の結晶格子の歪みを保持することができる特定の層厚を有する、ステップと、
    第１の領域内の前記歪み主半導体層の歪み状態が第２の領域内の前記歪み主半導体層の歪み状態と異なるように、元素を前記多層基板の前記第２の領域内の前記エピタキシャルベース層から前記多層基板の前記第２の領域内の前記歪み主半導体層へは拡散させずに、元素を前記多層基板の前記第１の領域内の前記エピタキシャルベース層から前記多層基板の前記第１の領域内の前記歪み主半導体層へ拡散させ、前記第１の領域内の前記歪み主半導体層の前記拡散させた元素の濃度を高くするステップと、
    前記多層基板の前記第１の領域内の前記歪み主半導体層の一部をそれぞれが備える第１の複数のトランジスタチャネル構造、及び前記多層基板の前記第２の領域内の前記歪み主半導体層の一部をそれぞれが備える第２の複数のトランジスタチャネル構造を形成するステップと、
    を含む、半導体構造を作製する方法。
  2. 歪みシリコンを含むように前記歪み主半導体層を選択するステップをさらに含む、請求項１に記載の方法。
  3. 引張り歪みシリコンを含むように前記歪み主半導体層を選択するステップをさらに含む、請求項２記載の方法。
  4. ＳｉｘＧｅ１－ｘを含むように前記エピタキシャルベース層を選択するステップであって、ｘが０．０１～０．９９であるステップをさらに含み、元素を前記エピタキシャルベース層から前記歪み主半導体層へ拡散させるステップが、前記多層基板の前記第１の領域内の前記歪み主半導体層へゲルマニウムを拡散させるステップを含む、請求項２に記載の方法。
  5. 第１の複数のトランジスタチャネル構造を形成するステップ及び前記第２の複数のトランジスタチャネル構造を形成するステップが、前記歪み主半導体層を貫いてエッチングするステップ及びそれぞれが前記歪み主半導体層の一部を備え、それぞれがフィンＦＥＴで使用するためにサイズが調整され、構成されているフィン構造を規定するステップを含む、請求項１に記載の方法。
  6. 元素を前記エピタキシャルベース層から前記多層基板の前記第１の領域内の前記歪み主半導体層へ拡散させるステップが、前記多層基板の前記第１の領域内の前記歪み主半導体層の歪みを緩和するステップを含む、請求項１に記載の方法。
  7. 元素を前記エピタキシャルベース層から前記多層基板の前記第１の領域内の前記歪み主半導体層へ拡散させるステップが、前記多層基板の前記第１の領域内の前記歪み主半導体層の圧縮歪みを引き起こすステップを含む、請求項１に記載の方法。
  8. 元素を前記エピタキシャルベース層から前記多層基板の前記第１の領域内の前記歪み主半導体層へ拡散させるステップが、前記第１の領域内の前記歪み主半導体層内の正孔移動度を増加させるステップを含む、請求項１に記載の方法。
  9. 元素を前記エピタキシャルベース層から前記多層基板の前記第１の領域内の前記歪み主半導体層へ拡散させるステップが、前記多層基板の前記第１の領域内の前記歪み主半導体層に対する凝縮プロセスを実行するステップを含む、請求項１に記載の方法。
  10. 前記多層基板の前記第１の領域内の前記歪み主半導体層に対する凝縮プロセスを実行するステップが、前記多層基板の前記第１の領域内の前記歪み主半導体層の一部を酸化させるステップを含む、請求項９に記載の方法。
  11. 前記第１の複数のトランジスタチャネル構造を備える複数のｐ型ＦＥＴトランジスタを形成するステップ、及び前記第２の複数のトランジスタチャネル構造を備える複数のｎ型ＦＥＴトランジスタを形成するステップをさらに含む、請求項１に記載の方法。
  12. 多層基板を含む半導体構造であって、
    ベース基板、
    前記ベース基板の表面上の埋め込み酸化物層、及び、
    前記ベース基板とは反対側の前記埋め込み酸化物層上の主半導体層であって、前記多層基板の第１の領域内の前記主半導体層の一部が、ｙが０．２０～０．９９であるＳｉｙＧｅ１－ｙを含み、前記多層基板の第２の領域内の前記主半導体層の一部が引張り歪みＳｉを含む、主半導体層、
    を備え、
    前記主半導体層は、５０ｎｍ以下の平均の層厚を有し、
    前記多層基板の前記第１の領域内の前記主半導体層の前記一部が、前記多層基板の前記第２の領域内の前記主半導体層の前記一部の結晶学的な歪みと異なる結晶学的な歪みを有する、
    半導体構造。
  13. 前記多層基板の前記第１の領域内の前記主半導体層の一部をそれぞれが備える第１の複数のｐ型ＦＥＴトランジスタ、及び前記多層基板の前記第２の領域内の前記主半導体層の一部をそれぞれが備える第２の複数のｎ型ＦＥＴトランジスタをさらに備える、請求項１２に記載の半導体構造。
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