JP2007180285A - Sgoi基板の製造方法 - Google Patents

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Abstract

【課題】本発明はSGOI基板及びその製造方法を提供する。
【解決手段】SOI基板上に歪み緩和SiGe層を有する歪み緩和SGOI基板の製造方法であって、(1)SOI基板のSi層上に、760トール未満の減圧CVD装置を用いて、雰囲気ガスがSiH/GeHで、かつ成長温度が550〜950℃でSiGe層をエピタキシャル成長させて、Ge濃度が10〜30%であり、表面平坦性が100μmの観察領域でRMS値<0.5nm、クロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設け、(2)前記歪みSiGe層を有するSOI基板を900〜1350℃、50時間以内で熱処理して、Ge濃度を増大させ、ないしは増大させること無く、かつ歪みを緩和すること、を特徴とする。
【選択図】図1

Description

本発明は、SGOI基板及びその製造方法に関する。
近年、CMOS回路の高性能化、高機能化を図るべく、歪みSiなどの高移動度のチャンネル材料が用いられてきた(特許文献1)。かかる歪みSiチャンネルを有するMOSFETでCMOSを構成すれば、同じサイズのSi−CMOSよりも高速動作が期待できる。かかる歪みSiはより格子定数の大きな格子緩和SiGe基板上に形成され、基板面内方向に引っ張り歪みを有している。この歪みの影響でバンド構造が変化し、電子、正孔の移動度はいずれもSiに比べて大きくなる。
またシリコン基板の表面付近に埋め込み酸化層を配し、その上に単結晶シリコン層を形成させたSOI基板が知られている(特許文献2)。かかるSOI基板上に作製したMOS−LSIは、そのデバイス形成領域が、絶縁体である埋め込み酸下層を介することにより、基板本体と電気的に絶縁されることから放射線耐性やラッチアップ耐性の向上や、低消費電力動作、超高速動作などの優れた特性が実現できることが知られている。
そこで近年上のSOI基板のシリコン層にさらに歪みを持たせることでさらに高い性能を持たせる試みがなされている(特許文献3)。
SOI基板のSi層に歪みを持たせる方法としては、歪みSi層と酸化層との間に良好な歪み緩和層を介在させるべく、一つの方法として、貫通転位密度が低く歪み緩和された、平滑な表面を有するSiGe層を前記歪み緩和層としてエピタキシャル成長させることが必要である。しかしながらSOI基板上に従来方法によりSiGe層をエピタキシャルすると、特にGe濃度が10%よりも高い場合エピタキシャル成長したSiGe層の表面にいわゆるクロスハッチ状の凹凸模様の欠陥がしばしば発生することが知られている(特許文献4)。この欠陥は引き続くGe濃縮工程や歪み緩和のための熱処理後にも残存し、ひいてはその上に好ましい歪みSi層を形成することができないという問題があった。そのために従来はGeを10%より低い濃度でエピタキシャル成長させる必要があり、その結果引き続くGe濃縮工程や歪み緩和のための熱処理が長時間必要となるという問題があった。ここで本明細書においては絶縁膜上に歪み緩和されたSiGe層が設けられた基板をSGOI基板とする。
特開平9−82944 特開平11−220019 特開2002−299590 特開2003−109901
本発明は、表面平坦性の優れたSGOI基板の製造方法を提供することを目的とする。
本発明者らは、上記従来のSGOI基板製造方法に伴う問題を解決すべく鋭意研究した結果、SOI基板にSiGe層をエピタキシャル成長させる条件を選択することにより、表面にクロスハッチ状模様の凹凸の欠陥がなく、しかも高い濃度のGeを含有し、かつ幅広い層厚を有するSiGe層を得ることができること、さらに得られたSiGe層を続く歪み緩和処理を行うことで、平坦性に優れた、高濃度のGeを有し、かつ広い層厚を有するSGOI基板を製造することができることを見いだし本発明を完成した。
すなわち、本発明は、絶縁膜上に歪み緩和SiGe層を有する歪み緩和SGOI基板の製造方法であって、(1)SOI基板のSi層上に、760トール未満の減圧CVD装置を用いて、雰囲気ガスがSiH/GeHで、かつ成長温度が550〜950℃でSiGe層をエピタキシャル成長させて、Ge濃度が10〜15%であり、表面平坦性が100μmの観察領域でRMS値<0.5nm、クロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設け、(2)前記歪みSiGe層を有するSOI基板を900〜1350℃、50時間以内で熱酸化処理して、Ge濃度を増大させ、かつ歪みを緩和すること、を特徴とする歪み緩和SGOI基板の製造方法に関する。
また本発明は、前記SiGe層の含有Ge組成比が10〜15%であり、かつ基板表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であることを特徴とするSiGe on SOI基板に関する。
さらには、本発明は、絶縁膜上に歪みが緩和されたSiGe層を有する歪み緩和SGOI基板の製造方法であって、(1)SOI基板のSi層上に、760トール未満の減圧CVD装置を用いて、雰囲気ガスがSiH/GeHで、かつ成長温度が550〜950℃でSiGe層をエピタキシャル成長させて、Ge濃度が15〜30%であり、表面平坦性が100μmの観察領域でRMS値<0.5nm、クロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設け、(2)前記歪みSiGe層を有するSOI基板を900〜1325℃、50時間以内で熱処理してGe濃度を増大させることなく歪みを緩和するとともに、前記SOI基板の表面Si層をSiGe層に置換することを特徴とする、歪み緩和SGOI基板の製造方法に関する。
また本発明は、前記SiGe層の含有Ge組成比が15〜30%であり、かつ基板表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であることを特徴とするSiGe on SOI基板に関する。
また、本発明には、さらに得られたSiGe層を続く歪み緩和処理を行うことで、平坦性に優れた、高濃度のGeを有し、かつ広い層厚を有するSGOI基板が含まれる。
本発明の製造方法によれば、表面にクロスハッチ状模様の凹凸の欠陥がなく、しかも高い濃度のGeを含有し、かつ幅広い層厚を有するSiGe層を有するSiGe on SOI基板の製造が可能となる。また、本発明の製造方法によれば、さらに得られたSiGe層を続く歪み緩和処理を行うことで、平坦性に優れた、高濃度のGeを有し、かつ広い層厚を有するSGOI基板の製造が可能となる。
またかかるSGOI基板の上にSi層をエピタキシャル形成することで、歪みSOI基板の製造が可能となる。
以下、発明を実施するための実施の形態を図に基づいて詳細に説明する。
(第1の実施形態)
本発明のSGOI基板の製造方法の第1の実施の形態は図1に示されるように、基板Si(2)、酸化層(3)、Si層(4)からなるSOI基板(1)のシリコン層(4)の上にSiGe層(5)をエピタキシャル成長させ、さらに成長した歪みSiGe層を熱酸化処理してSiGe層の歪みを緩和すると同時にGe濃度を増加させ、緩和SiGe層(6)を酸化層(3)の上に形成させることを特徴とする。ここで得られたSGOI基板はその最上部に酸化層(7)が形成されている。
かかる酸化層(7)は化学機械研磨方法等の通常公知の方法により除去することが可能であり、表面に望ましい厚みの緩和SiGe層を有するSGOI基板とすることができ、かかる基板は本発明に含まれる。
本発明により得られたSGOI基板は、さらに通常公知の方法でSiをエピタキシャル成長させることにより歪みSOI基板を得ることができ、かかる歪みSOI基板もまた本発明に含まれる。
ここで本発明において使用可能なSOI基板とは、典型的な例を図1(a)に示したが従来公知のいわゆるSi on Insulator(シリコンオンインシュレータ)構造であってシリコン単結晶基板中に絶縁膜(シリコン酸化物)層が形成されている基板をすべて含む。特に本発明において使用可能なSOI基板においては、各層の厚さ、また酸化物層の構造の有無については何ら制限はない。具体的には基板Si、酸化物層、表面Si層の厚さはそれぞれ、700μm程度、20〜500nm、5〜200nmの範囲が好ましい。
ここで本発明において使用可能なSiGeエピタキシャル成長方法とは、従来公知の方法によりシリコン上にSiGeエピタキシャル結晶を設ける方法であれば何ら制限はないし、該方法を実施するエピタキシャル装置についても何ら制限はない。本発明のエピタキシャル成長方法によれば、得られるSiGeエピタキシャル結晶は表面にいわゆるクロスハッチ状の周期的表面凹凸を有しない歪みSiGe層であることを特徴とする。
具体的に本発明において好ましく使用可能な雰囲気ガスはSiH/GeH混合ガスであり、望ましいGe濃度、及びエピタキシャル層厚さを得るためにはこれら2種類のガスの比を他の条件とともに適宜変更することが可能である。
得られるSiGeエピタキシャル層のSiとGeとの比をSi(1−x)Geと表現すると、例えばx=0.1とはGeが10%存在することを意味する。SiGe中のGe濃度(%)と、結晶格子定数(nm)との間には図3に示す関係があり、Ge濃度により結晶格子定数を大きく変えることができる。本発明により、エピタキシャル成長したSiGe層表面にいわゆるクロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設けることができるGe濃度は0〜30%の範囲である。従って本発明により、図3からGe濃度が0、20%、30%の場合、結晶格子はそれぞれ0.545、0.547、0.549nmと大きく変化させることができることが分かる。
本発明の方法で得られるSiGeエピタキシャル層の厚さについては特に制限はない。具体的にはエピタキシャル成長条件を選択することにより0〜600nmの範囲の厚さを容易に得ることができる。
本発明において使用可能なエピタキシャル成長方法の使用圧力については特に制限はないが、好ましくはいわゆる減圧CDV法として760トール以下の成長圧力で行うことが好ましい。特に30〜100トールの成長圧力が好ましい。圧力が760トールより高いとSiGe層中に欠陥が多く発生し多結晶状となり好ましくなく、また30トール以下であると成長速度が著しく低く好ましくない。
本発明において使用可能なエピタキシャル成長方法の成長温度についても特に制限はなく450〜1000℃の通常の温度範囲で使用可能であるが、SiGe層の厚さ、SiGe中のGe濃度の選択と関連して最適な成長温度を選択することが可能である。図4には、SiGeエピタキシャル成長条件と、得られるSiGe層表面のクロスハッチ状の周期的表面凹凸の発現の有無の関係を示した。図4に基づきクロスハッチ状の周期的表面凹凸がなく、かつ望ましいSiGe層厚(0〜700nm)、Ge濃度(0〜30%)を有するSiGe層を得る幅広いエピタキシャル条件を選択することが可能である。
ここでクロスハッチ状の周期的表面凹凸とは図5に示した通りの表面模様をいう。
本発明において使用可能なエピタキシャル成長方法の成長時間についても特に制限はなく、上で説明した条件を適用し、従来公知の測定方法によりその成長速度や、成長量をモニタすることで最適な時間を設定することができる。具体的には30秒〜10分間の範囲である。
ここで得られる歪みSiGe層は、表面のクロスハッチ状の周期的表面凹凸の発現がなく、その表面の平坦性は例えばRMS値で評価すると100μmの観察領域でRMS値<0.5nmである。RMS値については原子間力顕微鏡で測定評価することができる。
本発明の第1の実施形態においては、得られた歪みSiGe層を有するSOI基板をさらに酸化的に熱処理してSGOI基板とすることを特徴とする。
ここで本発明において使用可能な熱酸化処理条件については特に制限はなく、従来公知のいわゆるGe濃縮条件であればよい。これは表面が酸化される反応に伴ってSiGe層内のGeがその下にあるシリコン層内へ移動して濃縮されるというものである。本発明においては、酸素を含むアルゴン雰囲気下で900〜1350℃で、5〜50時間処理することで可能である。濃縮の程度がSiGeエピタキシャル層中のGe濃度、SiGeエピタキシャル層厚等により適宜選択することができる。かかる濃縮による場合Ge濃度xは15〜30%の範囲が好ましい。
本発明の場合Ge移動はSiGe層の下の酸化物層で抑制され効率的にSi層で濃縮されることとなる。
また本発明において当該酸化熱処理によりSiGe層の歪みが緩和されることになるが、その処理後の表面の平坦性は維持されることが特徴である。これは酸化熱処理前の歪みSiGe層の表面が平坦でありクロスハッチ状の周期的表面凹凸の発現がないことが原因である。
得られた歪み緩和SGOI基板は従来公知のSiエピタキシャル成長により歪みSOI基板を製造することができる。ここで得られる歪みSOI基板のSiの歪みは、上で説明した通りSiGe層の格子定数を適宜選択することにより変化させることができる。
(第2の形態)
本発明のSGOI基板の製造方法の第2の実施の形態は図2に示されるように、第1の実施の形態で説明したSOI基板(1)のシリコン層(4)の上にSiGe層(5)をエピタキシャル成長させた歪みSiGe層(5)を有するSOI基板を、熱処理してSiGe層の歪みを緩和すると同時にGeを拡散させることで、緩和SiGe層(9)を酸化層(3)の上に形成させることを特徴とする。従って第2の実施の形態では、SOI基板の上表面のSi層がSiGe層にと変化していることが特徴である。
ここで本発明において使用可能な熱処理とは、熱によりSiGe層の歪みを緩和すると同時にGeを下のSi層へと拡散させて緩和SiGe層とする方法であれば特に制限はない。この場合Ge拡散はSiGe層の下の酸化物層で抑制され効率的にSi層のみに拡散されることとなる。
本発明においては熱処理の温度は、900〜1320℃、処理時間は1〜50時間の範囲が好ましい。また、雰囲気としてはエピタキシャル成長後の初期のGe濃度が該熱処理により増大しなければ特に制限はないが、具体的にはアルゴンや窒素またそれらと酸素の混合ガスが上げられる。
得られたSGOI基板は、表面平坦性が優れており、かつ望ましいGe濃度のSiGe層でありかつ歪みが緩和されたSGOI基板である。従ってかかるSGOI基板は本発明に含まれる。またかかるSGOI基板をそのまま、若しくは適当な研削方法により層厚を調整して使用することができる。具体的には得られた歪み緩和SGOI基板は従来公知のSiエピタキシャル成長により歪みSOI基板を製造することができる。ここで得られる歪みSOI基板のSiの歪みは、上で説明した通りSiGe層の格子定数を適宜選択することにより変化させることができる。
以下本発明を実施例に基づいてさらに詳しく説明するが、本発明はこれら実施例に限定されるものではない。
(実施例1)態様1
★表面平坦性は原子間力顕微鏡で評価した。
★使用したSOI基板は酸素イオンをSi基板へ注入して作製したSIMOX基板である。
★SiGeエピタキシャル成長は次の種々の条件で行った。
装置:減圧CVD炉
使用圧力:80トール
雰囲気ガス:SiH/GeH混合ガス
温度:700℃
時間:500秒
★熱酸化処理は次の種々の条件で行った。
装置:高温熱処理炉
使用圧力:760トール
雰囲気ガス:酸素/アルゴン混合ガス
温度:1350℃から900℃まで、SiGe中のGe濃度に依存して多段階の酸化処理
時間:30時間
得られた基板の表面品質評価の結果を表1にまとめた。
(実施例2)態様2
★表面平坦性は原子間力顕微鏡で評価した。
★使用したSOI基板は酸素イオンをSi基板へ注入して作製したSIMOX基板である。
★SiGeエピタキシャル成長は次の種々の条件で行った。
装置:減圧CVD炉
使用圧力:80トール
雰囲気ガス:SiH/GeH混合ガス
温度:700℃
時間:500秒
★熱処理は次の種々の条件で行った。
装置:高温熱処理炉
使用圧力:760トール
雰囲気ガス:酸素/アルゴン混合ガス
温度:1150℃
時間:20時間
得られた基板の表面品質評価の結果を表2にまとめた。
図1は本発明の実施態様1を示す図である。 図2は本発明の実施態様2を示す図である。 図3はSiGe中のGe濃度と、結晶格子定数との関係を示す図である。 図4はクロスハッチ発生とSiGe層中のGe濃度、層厚の関係を示す図である。 図5は、SiGe基板表面の原子間力顕微鏡写真を示す図である。ここで(a)はクロスハッチ欠陥なし、(b)はクロスハッチ欠陥ありを示す。
符号の説明
1 SOI基板
2 基板Si
3 酸化層
4 Si層
5 SiGe層
6 緩和SiGe層
7 酸化層
8 歪Si層
9 緩和SiGe層

Claims (5)

  1. 絶縁膜上に歪み緩和SiGe層を有する歪み緩和SGOI基板の製造方法であって、
    (1)SOI基板のSi層上に、760トール未満の減圧CVD装置を用いて、雰囲気ガスがSiH/GeHで、かつ成長温度が550〜950℃でSiGe層をエピタキシャル成長させて、
    Ge濃度が10〜15%であるとともに、基板表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であり、表面平坦性が100μmの観察領域でRMS値<0.5nm、クロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設け、
    (2)前記歪みSiGe層を有するSiGe on SOI基板を900〜1350℃、50時間以内で熱酸化処理して、Ge濃度を増大させ、かつ歪みを緩和すること、
    を特徴とする歪み緩和SGOI基板の製造方法。
  2. 前記SiGe層の含有Ge組成比が熱酸化処理前に10〜15%であり、かつ前記酸化熱処理前のSiGe on SOI基板の表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であることを特徴とする、請求項1に記載の製造方法で作製されたSiGe on SOI基板。
  3. 絶縁膜上に歪みが緩和されたSiGe層を有する歪み緩和SGOI基板の製造方法であって、
    (1)SOI基板のSi層上に、760トール未満の減圧CVD装置を用いて、雰囲気ガスがSiH/GeHで、かつ成長温度が550〜950℃でSiGe層をエピタキシャル成長させて、
    Ge濃度が15〜30%であるとともに、基板表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であり、表面平坦性が100μmの観察領域でRMS値<0.5nm、クロスハッチ状の周期的表面凹凸を有しない歪みSiGe層を設け、
    (2)前記歪みSiGe層を有するSiGe on SOI基板を900〜1325℃、50時間以内で熱処理して初期Ge濃度を増大させることなく歪みを緩和するとともに、前記SOI基板の表面Si層をSiGe層に置換することを特徴とする、歪み緩和SGOI基板の製造方法。
  4. 前記SiGe層の含有Ge組成比が熱処理前に15〜30%であり、かつ基板表面側から見たSiGe層内の単位面積あたりのGe含有量が3×1017atoms/cm以内であることを特徴とする、請求項3に記載の製造方法により作製されたSiGe on SOI基板。
  5. 前記請求項1又は3に記載の製造方法により作製されたSiGe層の表面の平坦性が100μmの観察領域でRMS値<0.5nmであるSGOI基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226080A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
US8871615B2 (en) 2013-03-25 2014-10-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
KR20160033636A (ko) * 2014-09-18 2016-03-28 소이텍 다양한 변형 상태를 갖는 핀 구조를 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169926A (ja) * 1993-10-29 1995-07-04 Internatl Business Mach Corp <Ibm> 疑似基板構造体及びその製造方法
JP2002076347A (ja) * 2000-08-25 2002-03-15 Toshiba Corp 半導体装置、半導体基板およびその製造方法
JP2004349314A (ja) * 2003-05-20 2004-12-09 Toshiba Ceramics Co Ltd 歪みsoi基板ウエハの製造方法
JP2005012196A (ja) * 2003-05-26 2005-01-13 Toshiba Ceramics Co Ltd 歪みシリコン基板ウエハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169926A (ja) * 1993-10-29 1995-07-04 Internatl Business Mach Corp <Ibm> 疑似基板構造体及びその製造方法
JP2002076347A (ja) * 2000-08-25 2002-03-15 Toshiba Corp 半導体装置、半導体基板およびその製造方法
JP2004349314A (ja) * 2003-05-20 2004-12-09 Toshiba Ceramics Co Ltd 歪みsoi基板ウエハの製造方法
JP2005012196A (ja) * 2003-05-26 2005-01-13 Toshiba Ceramics Co Ltd 歪みシリコン基板ウエハの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010226080A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
US8871615B2 (en) 2013-03-25 2014-10-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
KR20160033636A (ko) * 2014-09-18 2016-03-28 소이텍 다양한 변형 상태를 갖는 핀 구조를 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조
JP2016063224A (ja) * 2014-09-18 2016-04-25 ソイテックSoitec 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造
KR102465268B1 (ko) 2014-09-18 2022-11-10 소이텍 다양한 변형 상태를 갖는 핀 구조를 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조

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