JP2004349314A

JP2004349314A - 歪みｓｏｉ基板ウエハの製造方法

Info

Publication number: JP2004349314A
Application number: JP2003141890A
Authority: JP
Inventors: Koji Sensai; 宏治泉妻; Masato Igarashi; 昌人五十嵐; Hisatsugu Kurita; 久嗣栗田; Takeshi Senda; 剛士仙田
Original assignee: Toshiba Ceramics Co Ltd
Current assignee: Coorstek KK
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2004-12-09

Abstract

【課題】転位がより少なく、かつ歪み緩和されたＳｉＧｅ層を有する歪みＳＯＩ基板ウエハを製造する製造方法を提供する。
【解決手段】移設側基板１１として高濃度ボロン添加Ｐ^＋型シリコン基板を用い、その表層に多孔質シリコン層１２を形成する工程と、前記多孔質シリコン層１２上に、アモルファスシリコン層１６を形成する工程と、その表面にシリコン・ゲルマニウム層１３をエピタキシャル成長させる工程と、被移設側基板としてシリコン基板１５を用い、少なくとも一方の基板の表層に酸化膜層１７を形成する工程と、前記工程の後、前記被移設側基板と移設側基板を酸化膜層１７を介して貼り合わせ、熱処理する工程と、前記貼り合わされた基板を分離し、被移設側基板のシリコン基板をエッチング処理して、露出したシリコン・ゲルマニウム層１３の表面上に、歪みシリコン層１８を形成する工程とを含む。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、歪みＳＯＩ基板ウエハの製造方法に関し、より詳細には、従来よりも貫通転位及び欠陥密度が低い歪みＳＯＩ基板ウエハを製造する方法に関する。
【０００２】
【従来の技術】
近年、高速かつ低消費電力の半導体デバイスに対する要望が益々強くなってきているが、デバイスの大幅なスケールレダクション、即ち、素子寸法の大幅縮小化、微細化によるデバイス性能の更なる向上は、既に、物理的に限界が見え始めてきている。
このため、高速、低消費電力デバイスを形成するための基板として歪みシリコン層を有する半導体基板が注目されるようになり、特に、シリコン基板上に、シリコン・ゲルマニウム層（以下、ＳｉＧｅ層という）を介して、シリコンをエピタキシャル成長させた歪みシリコン層（以下、歪みＳｉ層という）をチャンネル領域に用いた高速デバイスが提案、注目されている。
【０００３】
この歪みＳｉ層は、シリコンに比べ格子定数が大きいＳｉＧｅ層により引っ張り歪みが生じている。この歪みによりＳｉのバンド構造が変化し、縮退が解けてキャリア移動度が高まる。
従って、この歪みＳｉ層をチャンネル領域に用いることにより、バルクＳｉを用いた際の１．５倍以上のキャリア高速化が可能となる。
良質な歪みＳｉ層を得るためにはシリコン基板上に良質なＳｉＧｅ層、即ち貫通転位、欠陥密度が低く歪み緩和され、平滑な表面を有するＳｉＧｅ層をエピタキシャル成長させることが必要である。
【０００４】
従来、シリコン基板上の半導体層の形成には、通称ＥＬＴＲＡＮ（ＥｐｉｔａｘｉａｌＬａｙｅｒＴＲＡＮｓｆｅｒ）と呼ばれるＳＯＩウエハ製造法の応用手法が一般に用いられている。
このＥＬＴＲＡＮ法は、原理的には「貼り合わせエッチバック法」の範疇に属するものであり、この方法について、図５に基づいて説明する。
移設側基板１上に多孔質シリコン層（以下、多孔質Ｓｉ層という）２を形成し（図５（ａ）参照）、該形成された多孔質Ｓｉ層２上にシリコン層（以下、Ｓｉ層という）３をエピタキシャル成長させる。更に、その上部のみを酸化する等により該Ｓｉ層３の上部にＳｉＯ_２層４を形成する（図５（ｂ）参照）。
その後、被移設側基板５に貼り合わせる（図５（ｃ）参照）。そして、この貼り合わせ体を多孔質Ｓｉ層２部分で分割した後、被移設側基板５に移設された多孔質Ｓｉ層２の一部をエッチング処理する（図５（ｄ）参照）。
なお、最終ＳＯＩ層表面を高温水素処理する（図５（ｅ））することにより、ＳＯＩ基板ウエハが形成される。
【０００５】
このＥＬＴＲＡＮ法を応用して、歪みシリコン基板であるＳＧＯＩ（ＳｉＧｅｏｎＳＯＩ）ウエハを作製する場合には、多孔質Ｓｉ層の上にキャリア移動度向上に必要な緩和ＳｉＧｅ層をエピタキシャル成長させる。
しかし、ＳｉとＧｅの間には格子定数に約４．２％の差異があるため、通常状態でそのままエピタキシャル成長させた場合は、勿論、例えエピタキシャル前に多孔質Ｓｉ表面を酸化したり、更に高温アニールしても、エピタキシャル成長中に貫通転位や積層欠陥が多発し、良好なエピタキシャル成長膜を得ることはできなかった。
【０００６】
この問題を改善する試みも提案されており、例えば、ＳｉＧｅ層における厚さ方向にＧｅ濃度の勾配をつけてエピタキシャル成長させ、格子定数差異による歪みの大きさを転位発生の許容限度内に緩和する方法が提案されている。
また、同様な発想からの提案として、特許文献１及び２には、ＳｉＧｅ層を多段層に形成し、各段層のＧｅ濃度を段階的変化させて格子不整合による転位の多発を抑制する発明が開示されている。
【０００７】
しかしながら、このような方法によってもＧｅ濃度比を０．３以上にしようとすると、濃度勾配が急峻となってやはり転位発生を充分に満足する程度には抑制できない。
これを回避するように形成した歪緩和ＳｉＧｅ層の厚さ（臨界厚さ）は約３μｍに達し、このために、生産効率が悪いだけでなく、ＳｉＧｅ層表面にクロスハッチ模様の凹凸が形成されてしまうというたな不都合をも招来する。
【０００８】
【特許文献１】
特開２００３−７８１１６号公報（請求項１）
【特許文献２】
特開２００３−７８１１８号公報（第４頁第５欄２０行〜第６欄第２８行）
【０００９】
【発明が解決しようとする課題】
上述したとおり、従来の技術では、例えＳｉＧｅ層のエピタキシャル前に多孔質Ｓｉ表面を酸化したり、更に高温アニールしても、エピタキシャル成長中に積層欠陥の発生を抑制することができなかった。
更に、Ｇｅ濃度に傾斜をつけてエピタキシャル成長させたとしても、貫通転位が発生し、また、ＳｉＧｅ層表面にクロスハッチ模様の凹凸が形成されてしまう不都合を回避することができない。
【００１０】
このように現在も、上述した歪みＳＯＩ基板ウエハの製造方法において、ＳｉＧｅ層のエピタキシャル成長中の積層欠陥及び貫通転位の発生を防ぐ有効な手段の出現が強く求められている。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、転位がより少なく、かつ歪み緩和されたＳｉＧｅ層を有する歪みＳＯＩ基板ウエハを製造する製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するためになされた本発明にかかる歪みＳＯＩ基板ウエハの製造方法は、酸化膜層、シリコン・ゲルマニウム層、格子歪みを有するシリコン層がシリコン基板上にこの順序で形成されている歪みＳＯＩ基板ウエハを、貼り合わせエッチバック法で製造する方法において、移設側基板として高濃度ボロン添加Ｐ^＋型シリコン基板を用い、その表層に多孔質シリコン層を形成する工程と、前記多孔質シリコン層上に、アモルファスシリコン層を形成する工程と、その表面にシリコン・ゲルマニウム層をエピタキシャル成長させる工程と、被移設側基板としてシリコン基板を用い、少なくとも一方の基板の表層に酸化膜層を形成する工程と、前記工程の後、前記被移設側基板と移設側基板とを前記酸化膜層を介して貼り合わせ、熱処理する工程と、前記貼り合わされた基板を分離し、被移設側基板のシリコン基板をエッチング処理して、露出したシリコン・ゲルマニウム層の表面上に、歪みシリコン層を形成する工程とを含むことを特徴とする。
【００１３】
本発明にかかる歪みＳＯＩ基板ウエハの製造方法は、移設側基板に設けられている多孔質Ｓｉ層上に、アモルファスＳｉ層を形成し、該アモルファスＳｉ層上にＳｉＧｅ層をエピタキシャル成長させる点が構成上の特徴である。
これにより、良質な歪みＳｉ層を得るための基礎となるＳｉＧｅ層を、貫通転位や欠陥がほとんどなく、歪み緩和され、かつ平滑な表面を有する好適状態にエピタキシャル成長させることができる。
【００１４】
このアモルファスＳｉ層の厚さは１０〜１００ｎｍの範囲にあることが好ましい。このようにアモルファスＳｉ層の厚さを１０〜１００ｎｍとすることにより、貫通転位や積層欠陥の上方層への伝播が阻止され、かつその表面上に好適な緩和したＳｉＧｅ層を形成することができる。
【００１５】
更に、前記移設側基板の多孔質シリコン層上に、厚さ１０ｎｍ以下の酸化層を形成し、該形成された酸化層上に前記アモルファスＳｉ層を形成することが好ましい。
更にまた、前記Ｓｉ・Ｇｅ層における結晶中のＧｅ原子濃度比が０．３以上であることが、該Ｓｉ・Ｇｅ層上に成長させるＳｉ層に適度な大きさの格子歪みを付与できる観点から好ましい。
【００１６】
【発明の実施の形態】
以下に、本発明にかかる歪みＳＯＩ基板ウエハの製造方法について、図１乃至図３に基づいて詳細に説明する。
本発明の方法において、貼り合わせエッチバックに用いる移設用基板としては高濃度ボロン添加Ｐ^＋型シリコン基板１１の表面に多孔質Ｓｉ層１２を形成したものが用いられ、この多孔質Ｓｉ層１２を形成する工程（図１（ａ）参照）は、図５（ａ）に示したＥＬＴＲＡＮプロセスと同じである。
【００１７】
上記多孔質Ｓｉ層１２を有する移設側基板１１の作製に用いるシリコン基板としては、例えば、チョクラルスキー法（ＣＺ）で引き上げられた単結晶インゴットから切り出されたＰ型ボロンドープ基板で、方位（１００）、抵抗率０．００５〜０．０５Ωｃｍ、初期酸素濃度１５×１０^１７ａｔｏｍｓ／ｃｍ^３以下等の仕様のＳｉプライム基板が好適に用いられる。勿論、ＣＺ以外の基板、例えば、ＦＺ基板等も用いることができる。
【００１８】
この基板１１の表層を例えば陽極化成法等で多孔質化することにより厚さ１μｍ程度の多孔質Ｓｉ層１２を形成する。
陽極化成法は、典型的には白金電極対を有する化成槽にフッ化水素（ＨＦ）を含む化成液を満たし、該電極対間に上記シリコン基板を配置し、電極対間に電流を流すことにより行われる。
この多孔質Ｓｉ層１２は脆弱な構造の層であって、後に説明するように基板を貼り合わせた後、ウォータジェット等で分割・分離する分離層として機能する。
【００１９】
従って、この多孔質Ｓｉ層１２は、本発明を説明するための移設側基板１１の積層構成図である図２にも示されているように、陽極化成法での層形成の際に化成液を交換するまたは電流を制御する等により、互いに多孔度の異なる２層態様に構成されても良い。
例えば、シリコン基板面上に第１の多孔質層２ａ、そして、その上に該第１多孔質層２ａよりも多孔度の低い第２の多孔質層２ｂを形成することができる。
【００２０】
次いで、図１（ｂ）、図２からもわかるように、本発明の方法では、前記多孔質Ｓｉ層１２の面上に特定厚さ、即ち、貫通転位や積層欠陥を上方他層へ伝播させず、かつ、その上面でＳｉＧｅエピタキシャル成長が可能な特定厚さのアモルファスＳｉ層１６を形成する。
具体的には、該アモルファスＳｉ層１６は、通常１０〜１００ｎｍ程度、特に好ましくは１０〜５０ｎｍの厚さに形成する。
【００２１】
この特定厚さのアモルファスＳｉ層１６を前記多孔質Ｓｉ層１２上に形成し、このアモルファスＳｉ層１６の表面上にＳｉＧｅ層１３をエピタキシャル成長させると、該エピタキシャル成長中に発生した転位等の結晶欠陥はＳｉＧｅ層１３の成長方向に伝播するよりも、アモルファスＳｉ層１６とＳｉＧｅ層１３の界面に沿って伝播するかあるいはアモルファスＳｉ層１６中を伝播する。
これは、後者の伝播の方が成長方向への伝播よりもエネルギー的に安定であるためであると考えられる。
【００２２】
形成されるアモルファスＳｉ層１６の膜厚が１０ｎｍを下回ると上記成長方向の伝播を抑制する効果が充分に現れず、一方１００ｎｍを越えると多結晶ＳｉＧｅ層が形成されてしまう。
前記アモルファスＳｉ層１６の形成手段はＣＶＤ法によることが好ましいが、上記厚さの均質なアモルファスＳｉ層１６を形成できる手段であれば必ずしもこれに限定されるものではなく、例えば、蒸着やその他のＰＶＤ法を用いて差し支えない。
【００２３】
また、本発明の方法では、移設側基板１１の多孔質層１２に直接アモルファスＳｉ層１６を形成させる替わりに、該多孔質Ｓｉ層１２上に厚さ１０ｎｍ以下の薄膜酸化層を形成し、該形成された薄膜酸化層上に前記アモルファスＳｉ層１６を形成しても良く、これにより、多孔質層１２を安定化および金属汚染を低減させることができるため好ましい。
【００２４】
次いで、該アモルファスＳｉ層１６上にＳｉＧｅ層１３を、１０〜１０００ｎｍ、より好適には５０〜３００ｎｍの厚さにエピタキシャル成長させる。
形成されるＳｉＧｅ層１３のＧｅ原子濃度比は、０．３またはそれ以上、特に０．５〜０．７であることがその層上に成長させるＳｉ層の適度な歪み形成（最終的にはそこに形成されるデバイスのキャリア移動度等の性能に関係する）の観点から好ましい。
【００２５】
上記ＳｉＧｅ層１３のエピタキシャル成長は、例えば、ランプ加熱によるＣＶＤ法、超高真空中でのＣＶＤ法（ＵＨＶ−ＣＶＤ）等の気相エピタキシャル成長法や分子線エピタキシャル成長法（ＭＢＥ）等で行うことができる。
成長条件は、成長させるべきＳｉＧｅ層１３のＳｉ：Ｇｅ組成比や、膜厚、用いる成長方法、装置等により夫々異なり適宜設定されるが、例えば、ランプ加熱によるＣＶＤ法の場合の一例を示すと、組成がＧｅ＝０．３の場合、下記のようになる。
キャリアガス：Ｈ_２、原料ガス：ＳｉＨ_４、ＧｅＨ_４、チャンバ圧：１０〜１００Ｔｏｒｒ、温度：６５０〜６８０℃、成長速度１０〜５０ｎｍ／分。
【００２６】
一方、図１（ｃ）に示すように、上記とは別に貼り合わせ用の被移設側基板１５として単結晶シリコン基板面上に、例えば、ＣＶＤ法等で成長させた厚さ５０〜２００ｎｍ程度の酸化膜層１７を有する単結晶シリコン基板を用意する。
この酸化膜層が形成された被移設側基板１５と前記ＳｉＧｅ層等が積層された移設側基板１１とを、酸化膜層１７の面とＳｉＧｅ層１３面とを対面させて貼り合せる（図１（ｃ）参照）。
この場合において、被移設側基板１５に酸化膜層１７を形成する替わりに前記移設側基板１１のＳｉＧｅ層１３面上に、前記とほぼ同じ厚さのＳｉ酸化膜を成長させる等により形成し、これらを前記同様に貼り合わせても良く、また、移設側基板１１、被移設側基板１５の両者にＳｉ酸化膜を形成しそれら同士を貼り合わせても良い。
【００２７】
次いで、該貼り合わせ体を、例えばウォータジェット等により、前記多孔質Ｓｉ層１２部分で分割し、ＳｉＧｅ層１３等を移設側基板１１から被移設側基板１５に移設する（図１（ｄ）参照）。
その後、被移設側基板１５に残存する多孔質Ｓｉ層１２の一部、アモルファスＳｉ層１６をエッチング除去し、前記ＳｉＧｅ層１３を表面に露出させる。
前記移設側基板１１，被移設側基板１５の貼り合わせ体の分割、分離は必ずしもウォータジェット等、液体、気体などを利用する分離方法に限定されるものではなく、引っ張り、圧縮、剪断等の応力を利用した分離方法でも良く、またこれらを併用しても良い。
【００２８】
本発明の方法においては、上記ＳｉＧｅ層１３が移設され、エッチング処理により該層が表面露出した被移設側基板１５の該表面部を高温水素熱処理（Ｈ_２気流中８５０〜１２００℃、圧１０〜７６０Ｔｏｒｒ程度）して平滑化することが好ましい。
このようにして得られた被移設側基板１５のＳｉＧｅ層１３の表面上に、例えば、ＣＶＤ法等により単結晶Ｓｉをエピ成長させる（図１（ｅ）参照）。
このようにして形成される単結晶Ｓｉ層は、その下層のＳｉＧｅ層１３と格子定数が異なるため歪みＳｉ層１８となる。
【００２９】
上記ＣＶＤ法による単結晶Ｓｉの成長条件の一例を示すと次の通りである。
キャリアガス：Ｈ_２、原料ガス：ＳｉＨ_２Ｃｌ_２又はＳｉＨ_４、チャンバ圧：１０〜７６０Ｔｏｒｒ、温度：６５０〜１０００℃。
このようにして本発明の方法で得られた歪みＳＯＩ基板ウエハの構造を図３に層構成断面図として示した。
【００３０】
【実施例】
「実施例、比較例」
シリコン基板として、ＣＺ法−Ｐ型（ボロン）のシリコン基板で方位（１００）、抵抗率０．０１Ωｃｍ、初期酸素濃度１０×１０^１７ａｔｏｍｓ／ｃｍ^３のものを用い、この基板表面に陽極化成法により多孔質Ｓｉ層を形成した（移設側基板）。
その上に、ＣＶＤ法で夫々厚さの異なるアモルファスＳｉ層を、５ｎｍから２５０ｎｍ迄の範囲に８点成長させた。
そしてこれらのアモルファスＳｉ層を形成した基板の夫々に厚さ１００ｎｍのＳｉＧｅ層をエピタキシャル成長させた。
【００３１】
一方、被移設側基板に用いる単結晶シリコン基板にＣＶＤ法で厚さ５０ｎｍの酸化膜を成長させた。
そしてこれとＳｉＧｅ層が積層された移設側基板を貼り合わせ、熱処理した。
その後で、ウォータジェットで貼り合わせ体を多孔質層で分離し、被移設側基板の表面に残存する多孔質ＳｉとアモルファスＳｉをエッチング除去した後に、表面を高温水素処理して平滑化した。
【００３２】
図４に上記８点の試料のアモルファスＳｉ厚さごとのＳｉＧｅ層内の貫通転位密度を示す。
図４から、アモルファスＳｉ層の厚さが５ｎｍ未満では、転位がアモルファスＳｉ層／ＳｉＧｅ層界面のみの伝播にならず、貫通転位密度が１．０×１０^５／ｃｍ^２近い高い値となるが、層厚が増すにしたがい急激に低下することがわかる。
そして、層厚さを１０ｎｍ以上とすることで充分低い転位密度が得られる。
【００３３】
一方、厚さが１００ｎｍを越えると、多結晶ＳｉＧｅの成長が見られ、転位密度は逆に高くなることもわかる。
【００３４】
以上詳述した通り、本発明にかかる方法で作製されたＳＧＯＩ構造の歪みＳＯＩ基板ウエハは、ＳｉＧｅエピタキシャル層中に貫通転位等の転位密度が極めて低く、充分に歪み緩和されているためその上に形成された歪みシリコン単結晶層も良質である。
従って、本発明にかかる方法で作製された歪みＳＯＩ基板ウエハは、極めて高い高速性能が求められる次世代や次次世代のＬＳＩや個別半導体デバイスの形成用基板として充分好適に用いることができる。
【００３５】
【発明の効果】
本発明によれば、転位がより少なく、かつ歪み緩和されたＳｉＧｅ層を有する歪みＳＯＩ基板ウエハを製造する製造方法えることができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態の製造方法を示すブロック工程図である。
【図２】図２は、本発明の一実施形態を説明するための移設側基板の概略断面図である。
【図３】図３は、本発明の一実施形態で得られた歪みＳＯＩ基板ウエハの概略断面図である。
【図４】図４は、実施例・比較例における試料ＳＯＩ基板（８点）のアモルファスＳｉ層の厚さごとのＳｉＧｅ層貫通転位密度を示す線図である。
【図５】図５は、ＥＬＴＬＡＮの製造プロセスを説明するためのブロック工程図である。
【符号の説明】
１１移設側基板
１２多孔質Ｓｉ層
１２ａ多孔質Ｓｉ層（多孔度高）
１２ｂ多孔質Ｓｉ層（多孔度低）
１３ＳｉＧｅ層
１５被移設側基板
１６アモルファスＳｉ層
１７酸化膜層
１８歪みＳｉ層

Claims

酸化膜層、シリコン・ゲルマニウム層、格子歪みを有するシリコン層がシリコン基板上にこの順序で形成されている歪みＳＯＩ基板ウエハを、貼り合わせエッチバック法で製造する方法において、
移設側基板として高濃度ボロン添加Ｐ^＋型シリコン基板を用い、その表層に多孔質シリコン層を形成する工程と、
前記多孔質シリコン層上に、アモルファスシリコン層を形成する工程と、
その表面にシリコン・ゲルマニウム層をエピタキシャル成長させる工程と、
被移設側基板としてシリコン基板を用い、少なくとも一方の基板の表層に酸化膜層を形成する工程と、
前記工程の後、前記被移設側基板と移設側基板とを前記酸化膜層を介して貼り合わせ、熱処理する工程と、
前記貼り合わされた基板を分離し、被移設側基板のシリコン基板をエッチング処理して、露出したシリコン・ゲルマニウム層の表面上に、歪みシリコン層を形成する工程と
を含むことを特徴とする歪みＳＯＩ基板ウエハの製造方法。
前記移設側基板に形成されるアモルファスシリコン層の厚さが１０〜１００ｎｍの範囲にあることを特徴とする請求項１に記載された歪みＳＯＩ基板ウエハの製造方法。
前記移設側基板の多孔質シリコン層上に、厚さ１０ｎｍ以下の酸化層を形成し、該形成された酸化層上に前記アモルファスシリコン層を形成することを特徴とする請求項１乃至請求項２のいずれかに記載の歪みＳＯＩ基板ウエハの製造方法。
前記シリコン・ゲルマニウム層における結晶中のゲルマニウム原子濃度比が０．３以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の歪みＳＯＩ基板ウエハの製造方法。