JP2007214199A - 半導体基板及びその製造方法 - Google Patents

Abstract

【課題】 量産性の高い、欠陥の充分少ない高品質なＳＳＯＩ基板を提供する。
【解決手段】 半導体基板の製造方法は、支持基板とは格子定数の異なるヘテロエピタキシャル層、絶縁層、Ｓｉ層が順に積層された構造を少なくとも含む支持基板に、前記Ｓｉ層の歪みを変化させるために、前記ヘテロエピタキシャル層の応力を変化させる工程を行なう。
【選択図】 図１

Description

本発明は、半導体基板及びその製造方法に関する。

Ｓｉ層に引っ張り歪みを与えると電子の移動度が増大し、半導体デバイスの動作速度を向上できることは報告されている（例えば特許文献1）。一方、従来のＳｉ活性層を使った半導体装置の動作速度を向上させるために、ＳＯＩ（silicon-on-insulator）構造を採用することにより、配線の寄生容量に起因する信号遅延の問題が軽減されることが知られている。そこで、より高速な半導体デバイスの提供を目的として、ＳＯＩ構造と歪みＳｉ層を組み合わせたＳＳＯＩ（strained-Si-on-insulator）構造の半導体基板が提案されている(例えば非特許文献1)。図７は、従来のＳＳＯＩの作製例を示している。まずＳｉ基板上に組成を変化させたＳｉＧｅ傾斜層を形成して表面を緩和させ、表面研磨した後に緩和ＳｉＧｅ層を追加エピし、その上に歪みＳｉを形成する（特許文献２）。歪みＳｉの表面から水素イオンを打ち込んで歪みＳｉの下部のＳｉＧｅ層内に分離層を形成した後、表面が親水処理された酸化膜付きウエハと歪みＳｉとを貼り合せて熱処理する（図７（a）、（b））。分離層で分離して歪みＳｉ層を酸化膜上に転写した後、歪みＳｉ上のＳｉＧｅ残渣を低温酸化・選択エッチングにより除去し、ＳＳＯＩ基板を得る（図７（c））。

特許文献２は、Ｇｅ濃度を深さ方向に変化させ、段階的に応力を緩和することで欠陥の成長方向を面に平行な方向に逸らし、最表面の貫通転位密度を減らす技術を開示している。

また、別なＳＳＯＩの構成・作製法として〔特許文献３〕にはＳｉ基板上にＳｉＯ_２層、Ｓｉ層を積層してイオン注入によりＳｉ基板/ＳｉＯ_２層界面近傍のＳｉ基板側に欠陥層を導入することで、Ｓｉ基板とＳｉＯ_２層を応力的に分離し、その結果ＳｉＯ_２層とＳｉ層との間の熱膨張係数差および膜厚差で決まる歪みをＳｉ層に印加する方法が開示されている。
特開平９−８２９４４号公報 米国特許第６５０３７７３号公報 特開平１０‐２０９４５３号公報（特許第３６４５３９０号公報） T.A.Langdo, M.T.Currie, A.Lochtefeld, R.Hammond, J.A.Carlin, M.Erdtmann, G.Braithwaite, V.K.Yang, C.J.Vineis, H.Badawi, and M.T.Bulsara ,Applied Physics Letters vol.82, no.24, pp.4256-4258, 2003

上述の従来技術は非特許文献１に示されているように、特許文献２の技術と水素イオン打ち込みによる薄膜分離技術とを組み合わせたものであるが、転写される歪みＳｉは基本的に特許文献２に基づいて作製されるものと同じである。特許文献２に記載された技術では、段階的な濃度変化を起こすためには、必然的にＳｉＧｅ傾斜層を厚く堆積する必要があり、製造コストが増加する。また、欠陥を含む状態でＳｉＧｅを厚く堆積すると、必然的に表面の凹凸が大きくなるため、エピタキシャル工程後にＣＭＰ処理等の平坦化が必要になる。さらに、段階的に応力を緩和して欠陥の伝播方向をなるべく面に平行な方向に逸らして最表面に届く貫通転位密度を減らす工夫がなされているが、欠陥伝播を積極的に阻止するものがなく、現状では貫通転位密度を10⁴/cm²以下にすることは難しい。

すなわち、特許文献２に基づいた非特許文献１に記載された技術では、歪み緩和に必要なＳｉＧｅ層の厚みが多く必要となり製造コストが増加するとともに欠陥の充分少ない高品質のＳＳＯＩ基板を得ることが困難と思われる。

また、特許文献３に開示されている方法は、ＳｉＯ_２層とＳｉ層との間の熱膨張係数差および膜厚差によってＳｉ層に印加される歪み量が決まる（ＳｉＯ_２層厚/Ｓｉ層厚比によって歪み量が一義的に決まる）ので、ＳｉＯ_２層厚とＳｉ層厚および歪み量との間で自由度がなく、デバイス設計範囲が狭いという問題がある。

本発明は、上記のような課題認識を基礎としてなされたものであり、高品質でSi層厚と歪み量の自由度が広いＳＳＯＩ基板を提供することを目的とする。

本発明の半導体基板の製造方法は、支持基板とは格子定数の異なるヘテロエピタキシャル層、絶縁層、Ｓｉ層が順に積層された構造を少なくとも含む支持基板に、前記Ｓｉ層の歪みを変化させるために、前記ヘテロエピタキシャル層の応力を変化させる工程を行なうことを特徴とする。

本発明の好適な実施形態によれば、前記ヘテロエピタキシャル層の応力を変化させる工程が、前記ヘテロエピタキシャル層に作用する内部応力を緩和することからなる。

本発明の好適な実施形態によれば、前記ヘテロエピタキシャル層はＳｉ基板上に形成されたＳｉＧｅからなる。

本発明の好適な実施形態によれば、前記支持基板はＳｉ基板からなる。

本発明の好適な実施形態によれば、前記Ｓｉ層は単結晶Ｓｉからなる。

本発明の好適な実施形態によれば、前記Ｓｉ層に半導体素子を造り込む工程を含みうる。

本発明の好適な実施形態によれば、前記絶縁層は非晶質層からなる。

本発明の好適な実施形態によれば、前記非晶質層は酸化シリコンからなる。

本発明の好適な実施形態によれば、前記ヘテロエピタキシャル層に作用する内部応力を緩和する工程は、加熱工程を含みうる。

本発明の好適な実施形態によれば、前記加熱工程は、前記ヘテロエピタキシャル層を形成する工程における温度よりも高い温度で実施される。

本発明の好適な実施形態によれば、前記加熱工程は、温度を昇降させる工程を含みうる。

本発明の好適な実施形態によれば、前記ヘテロエピタキシャル層に作用する内部応力を緩和する工程は、外部から力を印加することで行なう。

本発明の好適な実施形態によれば、前記Ｓｉ層は分離層を介して結晶基板上に形成される工程、および前記ヘテロエピタキシャル層上へ転写される工程とを含みうる。

本発明の好適な実施形態によれば、前記分離層は前記結晶基板の上に単層あるいは複数の多孔質層を形成することで得られる。

本発明の好適な実施形態によれば、前記Ｓｉ層の上に前記絶縁層が形成された後に、前記Ｓｉ層が前記ヘテロエピタキシャル層上へ転写される。

本発明の半導体基板は、支持基板と、前記支持基板の上に形成されたヘテロエピタキシャル層と、前記ヘテロエピタキシャル層の上に形成された絶縁層と、さらに前期絶縁層の上に形成されたＳｉ層とを備え、前記ヘテロエピタキシャル層は前記支持基板から応力的に分離され、かつ前記ヘテロエピタキシャル層から前記絶縁層、および前記Ｓｉ層に歪みが印加されている構成からなる。

本発明の好適な実施形態によれば、前記ヘテロエピタキシャル層は結晶ＳｉＧｅである。

本発明の好適な実施形態によれば、前記支持基板はＳｉ基板である。

本発明の好適な実施形態によれば、前記Ｓｉ層は単結晶Ｓｉである。

本発明の好適な実施形態によれば、前記絶縁層は非晶質層である。

本発明の好適な実施形態によれば、前記非晶質層は酸化シリコンである。

本発明の好適な実施形態によれば、 前記絶縁層の厚さは50nm以下であり、前記ヘテロエピタキシャル層によって主に前記Ｓｉ層に歪みが印加される。

本発明によれば、Ｓｉ基板上に形成されたヘテロエピタキシャル層がＳｉ基板と応力的に分離して緩和する際に、絶縁層および半導体層に歪みを印加するので、ヘテロエピタキシャル層の材料や組成および膜厚等を適宜選ぶことで、絶縁層厚およびＳｉ層厚とＳｉ層に印加される歪み量との間の自由度が広く取れ、高品質で歪み制御性の高いＳＳＯＩ基板を提供することができる。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

図１は本発明の好適な実施形態の半導体基板の例を示す模式的断面図であり、図２は、本発明の好適な実施形態の半導体基板の製造方法の例を示す模式的断面図である。この製造方法では、まず、図２（ａ）に示す成長工程において、支持基板（例えば、単結晶シリコン基板）１０の上にエピタキシャル成長法によってヘテロエピタキシャル層（例えば、ＳｉＧｅ）１１を成長させる。ここで、支持基板１０とヘテロエピタキシャル層１１とは、格子定数及び／又は熱膨張係数が異なり、そのためにヘテロエピタキシャル層１１に応力が作用する。例えば、支持基板１０がＳｉであり、ヘテロエピタキシャル層１１がＳｉＧｅである場合には、ヘテロエピタキシャル層１１には、圧縮の内部応力が作用する。

ヘテロエピタキシャル層１１の厚さは、後でＳｉ層１５に歪み印加する工程まで内部応力が緩和しないように決定される。例えば、ヘテロエピタキシャル層１１を臨界膜厚以下とした場合、成長後はヘテロエピタキシャル層１１には、格子欠陥は生じないか、生じたとしても無視可能であるが、その後に高温で熱処理することにより、ヘテロエピタキシャル層１１と支持基板１０との界面付近にミスフィット転位が導入されてヘテロエピタキシャル層１１は緩和する。

次いで、図２（ｂ）に示す絶縁層形成工程では、結晶基板１３の表面に分離層１４a、１４bを形成する。分離層１４a、１４bは支持基板１０と結晶基板１３を貼り合せた後にこの部位で分離してＳｉ層を支持基板１０上に転写できるように形成される。分離層１４a、１４bは、典型的には多孔質層として形成されうる。多孔質層は、多数の孔を含む層であり、例えば、陽極化成、ステインエッチング、又は、イオン注入によって形成されうる。陽極化成及びステインエッチングでは、多孔質層は、結晶基板１３の表面に形成される。イオン注入では、多孔質層は、結晶基板１３の任意深さに形成されうる。分離層は単層でも複数でもよく、分離制御性を考慮して構造が決められる。図では多孔度の違う多孔質２層の例を示している。また上記多孔質は酸化雰囲気で表面を酸化処理して、酸化多孔質とすることもできる。

分離層１４aの上にＳｉ層１５をエピタキシャル成長させ、さらにＳｉ層１５の上に絶縁層１２を形成する。ここで絶縁層１２はＳｉ層表面を酸化雰囲気中で熱処理して酸化シリコン層とすることができる。あるいはヘテロエピタキシャル層１１の内部応力を緩和させない条件の下でヘテロエピタキシャル層１１の表面に絶縁層１２を形成することも可能である。

次いで、図２（ｃ）に示すように、結晶基板上の絶縁層１２と支持基板上のヘテロエピタキシャル層１１を対向させて貼り合わせる。ここで貼り合わせ強度としては次の分離工程での分離強度よりも強ければよく、分離層形成条件との兼ね合いで決まる。貼り合わせ強度を調整する手段としては、絶縁層１２やヘテロエピタキシャル層１１への表面処理（親水処理、疎水処理、プラズマ処理等）や貼り合わせ後の熱処理条件がある。なおこの段階ではヘテロエピタキシャル層１１の深い部分にはまだミスフィット転位（結晶欠陥）は導入されておらず、ヘテロエピタキシャル層１１には内部応力が働いたままである。

次に分離手段を用いて分離層１４a、１４bで結晶基板１３と支持基板１０とを分離して、支持基板１０上に絶縁層１２、Ｓｉ層１５を転写する（図２（ｄ））。ここで、分離手段としては、くさびあるいは液体や流体を利用したジェット等があり、これらを分離面に挿入することにより、容易に分離することができる。このときＳｉ層１５の表面には分離層１４aの一部が残渣として残る場合があるが、選択エッチングにより除去可能である。

最後に得られた支持基板１０/ヘテロエピタキシャル層１１/絶縁層１２/Ｓｉ層１５の積層構造体において、ヘテロエピタキシャル層に物理的変化を与えて支持基板から応力的に分離して緩和させる。例えば支持基板１０が単結晶シリコン基板でヘテロエピタキシャル層１１がＳｉＧｅである場合、高温で熱処理を行い、絶縁層１２よりも深い部分、典型的には、支持基板１０とヘテロエピタキシャル層１１との界面及びその近傍、並びに、ヘテロエピタキシャル層１１中に結晶欠陥１６を発生させて、これによってヘテロエピタキシャル層１１に作用する内部応力を緩和することができる。このときヘテロエピタキシャル層１１が緩和すると同時に絶縁層１２およびＳｉ層１５に歪みを印加することになる（図２（e））。

結晶欠陥１６は、転位（例えば、ミスフィット転位）及び／又は積層欠陥を含みうる。結晶欠陥１６が絶縁層１２に向かって線状又は面状に延びる場合には、結晶欠陥１６は、絶縁層１２によって遮断される。ここで、絶縁層１２は、典型的には酸化シリコンで構成され、結晶欠陥１６は、非晶質である酸化シリコンよって結晶性が途切れることで、その伝播が遮断され、Ｓｉ層１５への欠陥の影響が抑制される。したがってＳｉ層１５の欠陥は概ね分離層１４a、１４bを介した結晶基板１３上でのエピタキシャル成長によって決まるので、適正な条件で成長を行なうことで表面が平滑で低欠陥のＳｉ層（10³/cm²以下）を得ることができる。

以上のように、支持基板１０/ヘテロエピタキシャル層１１の界面及びその近傍、並びに、ヘテロエピタキシャル層１１中に結晶欠陥１６を発生させることで、ヘテロエピタキシャル層１１が支持基板１０から応力的に分離・緩和し、絶縁層１２およびＳｉ層１５に歪みを印加するので、結晶欠陥の少ないＳＳＯＩ基板が制御性よく形成できることが示される。

結晶欠陥は、種々の方法によって発生させることができる。結晶欠陥は、例えば、（Ａ）基板を加熱すること、（Ｂ）基板の温度を昇降（加熱と冷却の繰り返し（１回以上））させること、或いは、外部から基板に物理的な力を印加することによって発生させることが可能である。

基板を加熱する方法においては、エピタキシャル成長工程（図２（ａ））よりも高い温度に基板を加熱することが好ましく、これにより内部応力を効果的に緩和することができる。ここで、エピタキシャル成長工程における温度と緩和工程における加熱温度との差が大きいほど応力の緩和に有利であり、その点において、エピタキシャル成長工程は、低い温度で実施した方がよい。

基板の温度を昇降（加熱と冷却の繰り返し（１回以上））させる方法では、支持基板１０とヘテロエピタキシャル層１１との熱膨張係数の差を利用して、温度の昇降の過程において、歪みの連続的な変化を引き起こし、これにより欠陥を発生させる。
絶縁層１２としてはヘテロエピタキシャル層で発生する応力を効率良くＳｉ層１５に伝えられるもので、かつヘテロエピタキシャル層から伝播する欠陥を阻止できるような材料であって、さらにデバイスプロセスとの整合性が取れるものが好ましい。そのようなものとして、例えば非晶質構造のもの、特に酸化シリコンや窒化シリコン等の非晶質のものが好適である。また、絶縁層の膜厚は薄い方が好ましい。具体的には、５０ｎｍ以下、より好ましくは２０ｎｍ以下である。このような薄い層は基板裏面から電圧を印加してバックゲート制御を行なうのに有利である。

図２（ｂ）に示す分離層形成工程において形成される分離層１４ａ、１４bの構造や形成方法は、結晶基板１３の厚さや材料、Ｓｉ層１５に要求される膜質等の種々の要素を考慮して決定される。例えば、分離層１４ａ、１４bとして多孔質層を形成する場合、孔数密度、空孔率、厚さを制御することによって、結晶品質の良いエピ成長と分離制御性向上の両方を満たすことができる。
多孔質層は、前述のように、例えば、陽極化成、ステインエッチング、又は、イオン注入によって形成することができる。
陽極化成によって多孔質層を形成する方法において、例えば、表面にＳｉやＳｉＧｅを有する基板の表面を陽極化成する場合は、基板表面を陽極とし、基板表面と陰極との間にＨＦ含有溶液を通して電流を流すことによって基板表面を多孔質化することができる。その他、陽極化成が可能な素材として、ＳｉＣ，ＧａＡｓ，ＧａＮ，ＩｎＰ，ＧａＰ，ＣｄＴｅ，ＺｎＴｅを挙げることができる。

ステインエッチングによって多孔質層を形成する方法としては、ＨＦと硝酸を含む溶液中に、表面にＳｉやＳｉＧｅを有する基板を浸漬する方法がある。Ｓｉについては、例えば、４９％ＨＦと７０％硝酸と水を体積比１：３：５で混合した室温の溶液中に数秒〜数十秒浸漬することで多孔質層を形成することができる。ＳｉＧｅについては、例えば、４９％ＨＦと７０％硝酸と水を体積比４：１：４で混合した溶液を使用することができる。
イオン注入によって多孔質層を形成する方法としては、基板に水素またはヘリウムのイオンを打ち込む方法が好適である。

支持基板１０、ヘテロエピタキシャル層１１は、種々の材料で構成されうる。図４は、支持基板１０、ヘテロエピタキシャル層１１の材料の好適な組み合わせ例を示している。図４にヘテロエピタキシャル層１１の材料として示した単結晶半導体は、いずれも、陽極化成による多孔質化が可能であることが知られている（Electrochemistry of Nanomaterials, Edited by Gary Hodes）。
Ｓｉ層１５に印加される歪み量としては、ヘテロエピタキシャル層１１や絶縁層１２とともにそれらの材料や組成で決まる物理的特性（弾性定数）や膜厚、互いの接合強度等によって決まってくる。例えばヘテロエピタキシャル層、Ｓｉ層、絶縁層の弾性定数（ヤング率等）が近い場合には、Ｓｉ層に有効に歪みを印加するにはＳｉ層と絶縁層の厚みの和よりもヘテロエピタキシャル層の膜厚を厚くし、かつＳｉ層よりも絶縁層の厚みを薄くするのが良い。これらの材料や組成、および膜厚を適宜選ぶことで、Ｓｉ層に有効に歪みを印加しながら絶縁層の厚みを薄くして基板裏面からのバックゲート制御が可能である。これに対し、特許文献３に記載された技術ではこのような自由度は得られない。

また、この実施の形態によれば、ヘテロエピタキシャル層に加わる応力を緩和するために、臨界膜厚を超えて単結晶半導体１１を成長させる必要がないので、必要最小限の成長で済む。一方、特許文献２に記載された技術は、歪み緩和させるためにエピタキシャル成長膜を十分に厚くする必要があり、後で平坦化してから追加で行なうエピ層の厚みと合わせるとかなりの成長量が必要となる。

また、この実施の形態によれば、絶縁層の形成後に発生する欠陥が基板表面に伝播することが絶縁層によって遮断されるので、例えば、基板の完成後（例えば、デバイスプロセス中）において発生する欠陥についても遮断することができる。一方、特許文献２に記載された技術では、傾斜層のエピタキシャル成長工程においてエピタキシャル成長膜の応力が十分に緩和されていない場合には、基板の完成後に応力緩和に伴って生じうる欠陥については、その伝播を遮断するものが存在しないので、新たに生じた欠陥が悪影響を及ぼす場合がある。

まず、単結晶Ｓｉ基板１０上に、Ｇｅを２０ａｔ％含むＳｉＧｅ層１１をエピタキシャル成長によって１００ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１１が単結晶Ｓｉ基板１０に倣って圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した（図５）。またさらに700℃以上の高温でアニールした場合にはＳｉＧｅ層１１が緩和することもＸＲＤで確認した。

次いで、別の単結晶Ｓｉ基板１３の表面に、陽極化成により多孔質Siからなる分離層１４a、および１４bを形成した。陽極化成条件は、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に５０ｍＡ／ｃｍ^２の電流を１５０秒間、続けて２９ｍＡ／ｃｍ^２の電流を６０秒間流した。その後Ｓｉ層１５をエピタキシャル成長法によって３０ｎｍ成長させ、さらにその表面に８００℃のDRY酸化により、絶縁層１２としてＳｉＯ_２膜を１０ｎｍ形成した（図２（ｂ））。このときのＳｉ層の欠陥は、別のサンプル（同構成）でＳｉ層を５００ｎｍと厚く成長したもので〜１０/ｃｍ^２程度であった。

次いで、単結晶Ｓｉ基板１０、１３をそれぞれ通常半導体プロセスで用いられる洗浄で洗浄したのち、それぞれの表面に窒素プラズマ処理を施した。そののち、再び純水洗浄して付着した異物を除去したのち、ＳｉＧｅ層１１とＳｉＯ_２膜１２と対向させてはりあわせた。この段階で両ウェーハはファンデルワールス力ではりあった。このウェーハ組みの接着強度を増すために、５００℃で１時間加熱（アニール）した。この段階ではＳｉＧｅ層１１の深い部分にはまだミスフィット転位（結晶欠陥）は導入されておらず、ＳｉＧｅ層１１には歪み（応力）が働いたままであったことを電子機顕微鏡観察、Ｘ線回折等で確認した（図２（ｃ））。

くさびあるいはウオータージェット等の手段により、分離層１４a、および１４bの部分で基板１０、１３を分離し、基板１０上に絶縁層１２、Ｓｉ層１５、および分離層１４aの一部を転写した（図２（ｄ））。

次いで、選択エッチングにより分離層１４aの残渣を除去した後、基板１０を水素雰囲気中で１０００℃でアニール処理した。このアニールによりＳＯＩ層の表面の凹凸が平坦化されるが、それに加えて、Ｓｉ層１５に格子歪みが印加される。Ｓｉ層１５への歪みの印加は、インプレーンのＸＲＤで確認したところ、歪み量としては約0.7％であり、ヘテロエピタキシャル層であるＳｉＧｅ層の緩和で発生する応力の約90％が印加されていた。断面ＴＥＭ観察をしたところ、ＳｉＧｅ層１１とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位１６の発生が確認されたが、貫通転位は絶縁層であるＳｉＯ_２膜１２で遮断され、Ｓｉ層１５への欠陥伝播は観察した範囲では観られなかった。すなわち、ＳｉＧｅ層１１の深い部分、すなわちＳｉＧｅ層１１と基板１０との界面付近にミスフィット転位が導入され、ＳｉＧｅ１１の格子歪みが緩和するとともにＳｉＯ_２膜１２およびＳｉ層１５に格子歪みが印加された（図２（e））。

以上の工程により、Ｓｉ基板１０上に、欠陥が少ない歪みＳｉ層を有する半導体基板が得られた。このようにして得られたSSOI基板は通常のSOI基板を用いた場合のプロセスと同様にしてデバイス（半導体素子）形成ができる。

また、歪みを印加するタイミングとしては、Ｓｉ層１５を転写して分離層１４aの残渣を除去して一旦半導体基板を得た後、Ｓｉ層１５にデバイスを形成する最中（例えばソース・ドレイン形成時）あるいはデバイス形成後にアニール処理することで歪みを印加するようにしてもよい。

なお、上述の実施例では単結晶Ｓｉ基板１０上に、エピタキシャル成長によって単結晶ＳｉＧｅ層１１を形成した場合を示したが、ヘテロエピタキシャル層としては多結晶ＳｉＧｅであってもよい。

単結晶Ｓｉ基板１０上に、Ｇｅを３０ａｔ％含むＳｉＧｅ層１１をエピタキシャル成長法によって５５０℃で１５０ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１１の格子はＳｉ基板１０のそれに倣っており、ＳｉＧｅ層１１は圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した。

次いで、別の単結晶Ｓｉ基板１３の表面に、陽極化成により多孔質Siからなる分離層１４a、および１４bを形成した。陽極化成条件は、２０％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に３.０ｍＡ／ｃｍ^２の電流を１９０秒間、続けて９５ｍＡ／ｃｍ^２の電流を６秒間流した。その後Ｓｉ層１５をエピタキシャル成長法によって３５ｎｍ成長させた。このときのＳｉ層の欠陥は、別のサンプル（同構成）でＳｉ層を５００ｎｍと厚く成長したもので〜１０/ｃｍ^２程度であった。

次いで、Ｓｉ層１５の表面近傍の領域を陽極化成により多孔質化して絶縁層１２としての多孔質層を形成した（図２（ｂ））。陽極化成条件は、２０％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に３ｍＡ／ｃｍ^２の電流を３秒間流した。次に８００℃でDRY酸化を行い、絶縁層１２としてＳｉＯ_２膜を２０ｎｍ形成した。

次いで、単結晶Ｓｉ基板１０、１３をＳｉＧｅ層１１と絶縁層１２とを対向させてはりあわせた。このとき、予めＳｉＧｅ層１１と絶縁層（多孔質層）１２の各々の表面に対して窒素雰囲気中でプラズマ処理を施しておいてから貼り合わせを行い、接合強度の増加を図った。続いて５００℃で１時間加熱（アニール）し、さらに接合強度を増加させたこの段階ではＳｉＧｅ層１１の深い部分にはまだミスフィット転位（結晶欠陥）は導入されておらず、ＳｉＧｅ層１１には内部応力が働いたままであった（図２（ｃ））。

くさびあるいはウオータージェット等の手段により、分離層１４a、および１４bの部分で基板１０、１３を分離し、基板１０上に絶縁層１２、Ｓｉ層１５、および分離層１４aの一部を転写した（図２（ｄ））。

次いで、選択エッチングにより分離層１４aの残渣を除去した後、基板２０を水素雰囲気中で温度を昇降（750‐1000‐750‐1000‐750℃）させて熱処理を行なった。これにより、ＳｉＧｅ層１１の深い部分、すなわちＳｉＧｅ層１１と基板１０との界面付近からミスフィット転位が導入され、ＳｉＧｅ層１１は緩和するとともに、絶縁層１２とＳｉ層１５に歪みが印加された。Ｓｉ層１５への歪みの印加は、インプレーンのＸＲＤで確認された。断面ＴＥＭ観察をしたところ、ＳｉＧｅ層１１とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位１６の発生が確認されたが、貫通転位は絶縁層であるＳｉＯ_２膜１２で遮断され、Ｓｉ層１５への欠陥伝播は観察した範囲では観られなかった

まず、単結晶Ｓｉ基板２０上に、Ｇｅを３０ａｔ％含むＳｉＧｅ層２１をエピタキシャル成長法によって５５０℃で１５０ｎｍ成長させた（図３（ａ））。この時点で、ＳｉＧｅ層２１の格子はＳｉ基板２０のそれに倣っており、ＳｉＧｅ層２１は圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した。

次いで、ＳｉＧｅ層２１の表面にプラズマＣＶＤ装置により絶縁層２２としての窒化シリコン層を10nm形成した（図３（ｂ））。このとき、窒素とシリコンの組成比や形成条件を調整してＳｉＧｅ層２１に余分な歪みが掛からないようにした。

次いで、別の単結晶Ｓｉ基板２３の表面に、陽極化成により多孔質Siからなる分離層２４a、および２４bを形成した。陽極化成条件は、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に５０ｍＡ／ｃｍ^２の電流を１５０秒間、続けて２９ｍＡ／ｃｍ^２の電流を６０秒間流した。その後Ｓｉ層２５をエピタキシャル成長法によって１５ｎｍ成長させた（図３（ｂ））。このときのＳｉ層の欠陥は、別のサンプル（同構成）でＳｉ層を５００ｎｍと厚く成長したもので〜１５/ｃｍ^２程度であった。

次いで、単結晶Ｓｉ基板２０、２３を絶縁層（窒化シリコン層）２２とＳｉ層２５とを対向させて貼り合せ、５００℃で１時間加熱（アニール）して接合強度を増大させた。この段階ではＳｉＧｅ層２１の深い部分にはまだミスフィット転位（結晶欠陥）は導入されておらず、ＳｉＧｅ層２１には内部応力が働いたままであった（図３（ｃ））。

くさびあるいはウオータージェット等の手段により、分離層２４a、および２４bの部分で基板２０、２３を分離し、基板２０上に絶縁層２２、Ｓｉ層２５、および分離層２４aの一部を転写した（図３（ｄ））。

次いで、選択エッチングにより分離層２４aの残渣を除去した後、基板を図６に示す治具に装着して基板中心部に裏面側から点接触で荷重を３ｋｇｆ掛けて表面側が凸となるように基板全体を反らせ、絶縁層２２よりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層２１の応力を緩和させた。さらにその後基板２０を水素雰囲気中で１０００℃２秒でアニール処理し、絶縁層２２とＳｉ層２５との接合強度をさらに増大させた。（図３（e））。Ｓｉ層２５への歪みの印加は、インプレーンのＸＲＤで確認したところ、歪み量としては約1.1％であり、ヘテロエピタキシャル層であるＳｉＧｅ層２１の緩和で発生する応力の約92％が印加されていた。断面ＴＥＭ観察をしたところ、ＳｉＧｅ層２１とＳｉ基板２０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は絶縁層（窒化シリコン層）２２で遮断されていた。
以上の工程により、Ｓｉ基板２０上に欠陥が少ない歪みＳｉ層を有する半導体基板が得られた。

まず、単結晶Ｓｉ基板１０上に、Ｇｅを２０ａｔ％含むＳｉＧｅ層１１をエピタキシャル成長よって１００ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１１は単結晶Ｓｉ基板１０に倣って圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した（図５）。

次いで、別の単結晶Ｓｉ基板１３の表面に、陽極化成により多孔質Siからなる分離層１４a、および１４bを形成した。陽極化成条件は、２０％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に３.０ｍＡ／ｃｍ^２の電流を１９０秒間、続けて９３ｍＡ／ｃｍ^２の電流を７秒間流した。その後Ｓｉ層１５をエピタキシャル成長法によって２０ｎｍ成長させ、さらにその表面にプラズマＣＶＤにより、絶縁層１２として窒化シリコン膜を３０ｎｍ形成した（図２（ｂ））。このときのＳｉ層の欠陥は、別のサンプル（同構成）でＳｉ層を５００ｎｍと厚く成長したもので〜１０/ｃｍ^２程度であった。

次いで、単結晶Ｓｉ基板１０、１３をＳｉＧｅ層１１と窒化シリコン層１２とを対向させて貼り合せた。５００℃で１時間加熱（アニール）して接合強度を増大させた。この段階ではＳｉＧｅ層１１の深い部分にはまだミスフィット転位（結晶欠陥）は導入されておらず、ＳｉＧｅ層１１には歪み（応力）が働いたままであった（図２（ｃ））。

くさびあるいはウオータージェット等の手段により、分離層１４a、および１４bの部分で基板１０、１３を分離し、基板１０上に絶縁層（窒化シリコン）１２、Ｓｉ層１５、および分離層１４aの一部を転写した（図２（ｄ））。

次いで、選択エッチングにより分離層１４aの残渣を除去した後、基板１０を超音波振動子を配した層の中に入れ、超音波エネルギーを印加して、絶縁層１２よりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１１の応力を緩和させた。このとき、窒化シリコン層１２およびＳｉ層１５に歪みが印加された。Ｓｉ層１５への歪みの印加は、インプレーンのＸＲＤで確認され、歪み量としては約0.57％であり、ヘテロエピタキシャル層であるＳｉＧｅ層１１の緩和で発生する応力の約71％が印加されていた。また断面ＴＥＭ観察により、ＳｉＧｅ層１１とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていることが分かった。ミスフィット転位から基板の表面方向に向かう貫通転位１６の発生が確認されたが、貫通転位は絶縁層であるＳｉＮ層１２で遮断され、Ｓｉ層１５への欠陥伝播は観察した範囲では観られなかった。

以上の工程により、Ｓｉ基板１０上に、欠陥が少ない歪みＳｉ層を有する半導体基板が得られた。

本発明の好適な実施形態の半導体基板の例を示す模式的に示す図である。 本発明の好適な実施形態の半導体基板の製造方法の例を示す模式的断面図である。 本発明の別の好適な実施形態の半導体基板の製造方法の例を示す模式的断面図である。 支持基板、ヘテロエピタキシャル層の材料の好適な組み合わせ例を示している。 ＳｉＧｅ層の圧縮応力とその緩和の例を示す図である。 ＳｉＧｅ層を緩和させる治具の例を示す図である。 従来技術による半導体基板の製造方法の例を示す模式的断面図である。

符号の説明

１０、２０ 支持基板
１１、２１ ヘテロエピタキシャル層
１２、２２ 絶縁層
１３、２３ 結晶基板
１４a、１４b、２４a、２４b 分離層
１６ 結晶欠陥
６１ 単結晶Ｓｉ基板
６２ 荷重受け治具
６３ 荷重印加ニードル

Claims (22)

1. 半導体基板の製造方法であって、
   支持基板とは格子定数の異なるヘテロエピタキシャル層、絶縁層、Ｓｉ層が順に積層された構造を少なくとも含む支持基板に、前記Ｓｉ層の歪みを変化させるために、前記ヘテロエピタキシャル層の応力を変化させる工程を行なう、ことを特徴とする半導体基板の製造方法。
2. 前記ヘテロエピタキシャル層の応力を変化させる工程が、前記ヘテロエピタキシャル層に作用する内部応力を緩和することであることを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記ヘテロエピタキシャル層が単結晶Ｓｉ基板上に形成された単結晶ＳｉＧｅであることを特徴とする請求項１および２に記載の半導体基板の製造方法。
4. 前記支持基板がＳｉ基板であることを特徴とする請求項１乃至３に記載の半導体基板の製造方法。
5. 前記Ｓｉ層が単結晶Ｓｉであることを特徴とする請求項１乃至４に記載の半導体基板の製造方法。
6. 前記Ｓｉ層に半導体素子を造り込む工程を含むことを特徴とする請求項１乃至５に記載の半導体基板の製造方法。
7. 前記絶縁層は、非晶質層であることを特徴とする請求項１乃至６に記載の半導体基板の製造方法。
8. 前記非晶質層は、酸化シリコンであることを特徴とする請求項７に記載の半導体基板の製造方法。
9. 前記ヘテロエピタキシャル層に作用する内部応力を緩和する工程が、加熱工程を含むことを特徴とする請求項２乃至請求項８のいずれか１項に記載の半導体基板の製造方法。
10. 前記加熱工程を、前記ヘテロエピタキシャル層を形成する工程における温度よりも高い温度で実施することを特徴とする請求項９に記載の半導体基板の製造方法。
11. 前記加熱工程は、温度を昇降させる工程を含むことを特徴とする請求項９に記載の半導体基板の製造方法。
12. 前記ヘテロエピタキシャル層に作用する内部応力を緩和する工程は、外部から力を印加することで行なうことを特徴とする請求項２乃至請求項８に記載の半導体基板の製造方法。
13. 前記Ｓｉ層は分離層を介してＳｉ結晶基板上に形成される工程、および前記ヘテロエピタキシャル層上へ転写される工程とを含むことを特徴とする請求項１乃至請求項１２に記載の半導体基板の製造方法。
14. 前記分離層は前記Ｓｉ結晶基板の上に単層あるいは複数の多孔質層を形成することで得られることを特徴とする請求項１３に記載の半導体基板の製造方法。
15. 前記Ｓｉ層の上に前記ヘテロエピタキシャル層が形成された後に、前記Ｓｉ層が前記ヘテロエピタキシャル層上へ転写されることを特徴とする請求項１乃至１４に記載の半導体基板の製造方法。
16. 半導体基板であって、
    支持基板と、
    前記支持基板の上に形成されたヘテロエピタキシャル層と、
    前記ヘテロエピタキシャル層の上に形成された絶縁層と、
    さらに前期絶縁層の上に形成されたＳｉ層とを備え、
    前記ヘテロエピタキシャル層は前記支持基板から応力的に分離され、かつ前記ヘテロエピタキシャル層から前記絶縁層、および前記Ｓｉ層に歪みが印加されていることを特徴とする半導体基板。
17. 前記ヘテロエピタキシャル層が結晶ＳｉＧｅであることを特徴とする請求項１６に記載の半導体基板。
18. 前記支持基板がＳｉ基板であることを特徴とする請求項１６乃至１７に記載の半導体基板。
19. 前記Ｓｉ層が単結晶Ｓｉであることを特徴とする請求項１６乃至１８に記載の半導体基板。
20. 前記絶縁層は、非晶質層であることを特徴とする請求項１６乃至１９に記載の半導体基板。
21. 前記非晶質層は、酸化シリコンであることを特徴とする請求項２０に記載の半導体基板。
22. 前記絶縁層の厚さは50nm以下であり、前記ヘテロエピタキシャル層によって主に前記Ｓｉ層に歪みが印加されていることを特徴とする請求項１６に記載の半導体基板。

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