JP2006080481A - 半導体基板及びその製造方法 - Google Patents

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Abstract

【課題】ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】半導体基板の製造方法は、第１単結晶半導体１０の上に第２単結晶半導体１２を成長させる成長工程と、第２単結晶半導体１２に阻止層１２ａを形成する阻止層形成工程と、阻止層１２ａよりも深い部分に結晶欠陥１５を発生させて第２単結晶半導体１２に作用する応力を緩和する緩和工程とを含む。阻止層１２ａは、例えば多孔質層で構成され、阻止層１２ａよりも深い部分の結晶欠陥が第２単結晶半導体１２の表面に伝播することを防止する。
【選択図】図２

Description

本発明は、半導体基板及びその製造方法に関する。
単結晶基板の上に該基板とは異なる材料をエピタキシャル成長させる技術は、ヘテロエピタキシャル技術として知られている。図１は、ヘテロエピタキシャル成長の例を示している。一般に、基板とその上に成長させるべき膜との結晶構造が似ていて格子定数が近ければ、基板へのヘテロエピタキシャル成長が可能である。しかし、僅かでも格子定数の違いが存在すると、エピタキシャル成長によって形成された膜の内部に応力が発生し、膜厚が臨界膜厚を超えると、応力を緩和するために、格子のずれ（ミスフィット転位）が発生する。
例えば、Ｓｉ上にＳｉＧｅをエピタキシャル成長させる場合、Ｓｉの格子定数は５．４３Å、ＳｉＧｅの格子定数はＧｅ２０％の場合５．４７Åであるため、約０．８％の格子不整合がある。ＳｉＧｅは、Ｓｉの格子上に成長するので、成長の初期において、面に平行な方向の格子定数がＳｉと同じになり、ＳｉＧｅは圧縮された状態で成膜される。さらにエピタキシャル成長を続け、膜厚が臨界膜厚を越えるとミスフィット転位が発生する。臨界膜厚は、エピタキシャル成長条件により異なるが、おおむね５０〜３００ｎｍである。さらにエピタキシャル成長を続けると、ミスフィット転位が徐々に増加し、約２μｍ厚に達した時点で転位の発生がほぼ終わる。この状態では、ＳｉＧｅは、ミスフィット転移を伴う”ずれ”によって歪みが開放されているので、応力を受けておらず、格子定数は５．４７Åになっている。ミスフィット転位は、その端部がエピタキシャル成長膜の表面まで繋がる貫通転位をもたらすので、２μｍ厚のエピタキシャル成長膜の表面には、多くの貫通転位（例えば、１×１０７個／ｃｍ２程度）が存在することになる。貫通転位等の欠陥は、デバイスに対して、特性劣化、特性ばらつき、寿命劣化等の悪影響を与える。
特許文献１は、Ｇｅ濃度を深さ方向に変化させ、段階的に応力を緩和することで欠陥の成長方向を面に平行な方向に逸らし、最表面の貫通転位密度を減らす技術を開示している。この技術によれば、表面における貫通転位の密度を減らすことができる。
特許文献２は、ヘテロエピタキシャル工程の途中でエッチングを実施することによって貫通転位の発生位置に凹部を形成し、その後に、ヘテロエピタキシャル工程を再開することにより、凹部を空間部としつつ結晶を成長させる技術を開示している。この空間部によって、貫通転位が上層部へ伝播することが遮断される。
米国特許第６５０３７７３号公報 特開２００２−２１７１１６号公報
特許文献１に記載された技術では、段階的な濃度変化を起こすためには、必然的にＳｉＧｅを厚く堆積する必要があり、スループットが低下するとともに製造コストが増加する。また、欠陥を含む状態でＳｉＧｅを厚く堆積すると、必然的に表面の凹凸が大きくなるため、エピタキシャル工程後にＣＭＰ処理等の平坦化が必要になる。
特許文献２に記載された技術では、貫通転位の伝播を遮断する空間部を形成するための凹部は、貫通転位を利用して形成される。したがって、仮にエッチング後に貫通転位が発生するとすれば、その貫通転位は空間部が存在しない部分に発生することになるので、その貫通転位の伝播は、空間部によっては遮断されない。そこで、エッチング後に貫通転位が生じることを防止するためには、エッチングの実施前にヘテロエピタキシャル成長膜を完全に緩和する必要があり、商用化においては、このような完全緩和が不可欠であると言える。そして、応力の完全緩和のためには、エッチングの実施前に十分に厚いヘテロエピタキシャル成長膜を堆積する必要がある。
すなわち、特許文献１、２に記載された技術では、いずれも、テロエピタキシャル成長層の応力を十分に緩和するためには、そのヘテロエピタキシャル成長層を十分に厚くする必要があり、スループットが制限されるとともに製造コストが増加する。
本発明は、上記のような課題認識を基礎としてなされたものであり、例えば、ヘテロエピタキシャル成長膜の応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるためとに要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
本発明の半導体基板の製造方法は、第１単結晶半導体の上に第２単結晶半導体を成長させる成長工程と、前記第２単結晶半導体に阻止層を形成する阻止層形成工程と、前記阻止層が形成された後に、前記阻止層よりも深い部分に結晶欠陥を発生させて前記第２単結晶半導体に作用する応力を緩和する緩和工程とを含む。ここで、前記阻止層により、前記阻止層よりも深い部分の結晶欠陥が前記第２単結晶半導体の表面に伝播することが防止される。
本発明の好適な実施形態によれば、前記阻止層形成工程は、前記阻止層として前記第２単結晶半導体に多孔質層を形成する工程を含みうる。ここで、前記阻止層形成工程では、例えば、陽極化成、ステインエッチング、又は、イオン注入により前記多孔質層を形成することができる。
本発明の好適な実施形態によれば、前記阻止層形成工程では、例えば、イオン注入により前記阻止層を形成することができる。
本発明の好適な実施形態によれば、前記阻止層形成工程では、前記第２単結晶半導体に応力が作用している状態で前記阻止層を形成することができる。
本発明の好適な実施形態によれば、前記第１単結晶半導体と第２単結晶半導体とは、典型的には、互いに格子定数及び／又は熱膨張率が異なる。
本発明の好適な実施形態によれば、前記製造方法は、前記第２単結晶半導体層の上に第３単結晶半導体を形成する工程を更に含みうる。
本発明の好適な実施形態によれば、前記緩和工程は、例えば、加熱工程を含みうる。前記加熱工程は、前記成長工程における温度よりも高い温度で実施されることが好ましい。或いは、前記緩和工程は、温度を昇降させる工程を含んでもよい。
本発明の好適な実施形態によれば、前記緩和工程は、前記第２単結晶半導体層の上に第３単結晶半導体を形成する工程を含んでもよく、この場合、前記第３単結晶半導体の形成によって前記第２単結晶半導体に作用する応力を緩和される。ここで、前記第１単結晶半導体と第３単結晶半導体とは、典型的には、互いに格子定数及び／又は熱膨張率が異なる。
本発明の好適な実施形態によれば、前記阻止層形成工程では、前記第２単結晶半導体の表面に多孔質層を形成し、前記第３単結晶半導体は、前記多孔質層の表面の穴が封止された後に形成されることが好ましい。
本発明の好適な実施形態によれば、前記緩和工程は、例えば、前記第２単結晶半導体に物理的な力を印加する工程を含みうる。
本発明の好適な実施形態によれば、前記第１単結晶半導体は、シリコンを含み、前記第２単結晶半導体は、シリコン及びゲルマニウムを含みうる。
本発明の好適な実施形態によれば、前記第１単結晶半導体は、シリコンを含み、前記第２及び第３単結晶半導体は、シリコン及びゲルマニウムを含みうる。
本発明の好適な実施形態によれば、前記製造方法は、前記第３単結晶半導体の上に、歪みを有する第４単結晶半導体を形成する工程を更に含みうる。
本発明の半導体基板は、第１単結晶半導体と、前記第１単結晶半導体の上に形成された第２単結晶半導体と、前記第２単結晶半導体に形成された阻止層とを備え、前記阻止層よりも深い部分に存在する結晶欠陥によって、前記第２単結晶半導体層に作用する応力が緩和され、前記阻止層は、前記結晶欠陥を終端している部分と、前記結晶欠陥を終端していない部分とを含む。
本発明の好適な実施形態によれば、前記半導体基板は、前記阻止層の上に形成された第３単結晶半導体層を更に備えることが好ましい。
本発明によれば、例えば、ヘテロエピタキシャル成長膜の応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるためとに要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させることができる。
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
図２は、本発明の好適な実施形態の半導体基板の製造方法を示す模式的断面図である。この製造方法では、まず、図２（ａ）に示す成長工程において、第１単結晶半導体（例えば、単結晶シリコン基板）１０の上にエピタキシャル成長法によって第２単結晶半導体（例えば、ＳｉＧｅ）１２を成長させる。ここで、第１単結晶半導体１０と第２単結晶半導体１２とは、格子定数及び／又は熱膨張係数が異なり、そのために第２単結晶半導体１２に応力が作用する。例えば、第１単結晶半導体１０がＳｉであり、第２単結晶半導体１２がＳｉＧｅである場合には、第２単結晶半導体１２には、圧縮の応力が作用する。
第２単結晶半導体１２の厚さは、その表面に生じうる格子欠陥の密度が許容範囲内に収まるように決定される。例えば、第２単結晶半導体１２を臨界膜厚以下とした場合、第２単結晶半導体１２には、ヘテロエピタキシャル成長に起因する格子欠陥は生じないか、生じたとしても無視可能である。
次いで、図２（ｂ）に示す阻止層形成工程では、第２単結晶半導体１２の表面又は任意の深さ位置に阻止層１２ａを形成する。阻止層１２ａは、阻止層１２ａよりも深い部分、典型的には、第１単結晶半導体１０と第２単結晶半導体１２との界面及びその近傍、並びに、第１単結晶半導体１０と阻止層１２ａとの間に生じうる結晶欠陥が、第２単結晶半導体１２の表面に伝播することを防止することができるように形成される。阻止層１２ａは、典型的には多孔質層として形成されうる。多孔質層は、多数の孔を含む層であり、例えば、陽極化成、ステインエッチング、又は、イオン注入によって形成されうる。陽極化成及びステインエッチングでは、多孔質層は、第２単結晶半導体層１２の表面に形成される。イオン注入では、多孔質層は、第２単結晶半導体１２の任意深さに形成されうる。
次いで、図２（ｃ）に示す緩和工程では、阻止層１２ａよりも深い部分、典型的には、第１単結晶半導体１０と第２単結晶半導体１２との界面及びその近傍、並びに、第１単結晶半導体１０と阻止層１２ａとの間に結晶欠陥１５を発生させて、これによって第２単結晶半導体１２に作用する応力を緩和する。ここで、結晶欠陥１５は、応力が集中している個所に発生するので、阻止層１２ａの表面側に発生することはなく、阻止層１２ａよりも深い部分、特に、第１単結晶半導体１０と第２単結晶半導体１２との界面及びその近傍を起点として発生する。したがって、結晶欠陥１５の発生位置を阻止層１２ａよりも深い部分に限定するための特別な手段は不要である。なお、応力が完全に緩和された状態（すなわち、応力が１００％緩和された状態）では、第２単結晶半導体１２は、その本来の格子定数に従う。
結晶欠陥１５は、転位（例えば、ミスフィット転位）及び／又は積層欠陥を含みうる。結晶欠陥１５が阻止層１２ａに向かって線状又は面状に延びる場合には、結晶欠陥１５は、阻止層１２ａによって遮断される。ここで、阻止層１２ａは、典型的には多孔質層で構成され、線状又は面状に延びる結晶欠陥１５は、多孔質層を構成する孔によって終端されることによってその伝播が遮断される。なお、多孔質層内では、応力が緩和されているので、多孔質層内では結晶欠陥が生じることは殆どなく、また、仮に多孔質層内で結晶欠陥が生じたとしても、その結晶欠陥は、多孔質層を構成する孔によって終端される。
以上のように、第２単結晶半導体１２に阻止層１２ａを形成した後に緩和工程を実施することにより、緩和工程において生じる結晶欠陥の伝播が阻止層１２ａによって遮断されるので結晶欠陥が第２単結晶半導体１２の表面に突き抜けることを防止することができる。したがって、続いて実施される第２成長工程（図２（ｄ））において、下地となる第２単結晶半導体１２上に良質の第３単結晶半導体を形成することができ、しかも、下地となる第２単結晶半導体１２は、その応力が十分に緩和されているので、第３単結晶半導体に過度の応力が加わることもない。
結晶欠陥は、種々の方法によって発生させることができる。結晶欠陥は、例えば、（Ａ）基板を加熱すること、（Ｂ）基板の温度を昇降（加熱と冷却の繰り返し（１回以上））させること、（Ｃ）基板上に臨界膜厚を超えて第３単結晶半導体を成長させること、或いは、（Ａ）及び（Ｃ）の併用、（Ｂ）及び（Ｃ）の併用などによって発生させることができる。さらに、外部から基板（第２単結晶半導体１２）に物理的な力を印加することによって、結晶欠陥を発生させて応力を緩和することも可能である。
基板を加熱する方法においては、エピタキシャル成長工程（図２（ａ））よりも高い温度に基板を加熱することが好ましく、これにより応力を効果的に緩和することができる。ここで、エピタキシャル成長工程における温度と緩和工程における加熱温度との差が大きいほど応力の緩和に有利であり、その点において、エピタキシャル成長工程は、低い温度で実施した方がよい。
基板の温度を昇降（加熱と冷却の繰り返し（１回以上））させる方法では、第１単結晶半導体１０と第２単結晶半導体１２との熱膨張係数の差を利用して、温度の昇降の過程において、歪みの連続的な変化を引き起こし、これにより欠陥を発生させる。加熱により多孔質層の孔に構造変化が生じてしまう場合には、加熱時の圧力をエピタキシャル成長工程時（図２（ａ））の圧力より高く設定することが好ましく、これにより、その構造変化を抑制することができる。また、Ａｒ等の不活性雰囲気中で加熱することでも多孔質の構造変化を抑制することができる。
さらには、上記緩和工程は、第２単結晶半導体１２の表面に阻止層１２ａとしての多孔質層を形成した後であって、かつ、多孔質層の表面の孔が封止される前に行なわれることが好ましい。この場合、阻止層１２ａとしての多孔質層は第２単結晶半導体１２と共に応力が緩和されるので、第２単結晶半導体１２と同じ材料を用いて、応力のない状態或いは応力の小さい状態で多孔質層の孔を封止することができる。したがって、平滑で結晶欠陥の極めて少ない表面層が得られ、その上に良質な第３単結晶半導体を形成することができる。
基板上に臨界膜厚を超えて第３単結晶半導体を成長させる方法は、臨界膜厚を超える第３単結晶半導体が必要な場合に特に有用である。
図２（ｄ）に示す第２成長工程では、第２単結晶半導体層１２の上（第２単結晶半導体層１２の表面に阻止層１２ａが形成されている場合には、第２単結晶半導体層１２に形成された阻止層１２ａの上）に第３単結晶半導体（例えば、ＧａＡｓ）１４をエピタキシャル成長法によって成長させる。第３単結晶半導体１４は、典型的には、第２単結晶半導体１２と格子定数及び／又は熱膨張係数がほぼ等しい材料（典型的には、第２単結晶半導体１２と同一組成の材料）で構成されうる。ただし、第２単結晶半導体１２を完全に緩和させないでその上に第３単結晶半導体１４を形成する場合には、第３単結晶半導体１４は、不完全緩和状態の第２単結晶半導体１２の格子定数（見かけ上の格子定数）にほぼ格子定数が一致する材料で構成される。
前述のように、下地となる第２単結晶半導体１２の応力が十分に緩和されているので、第３単結晶半導体層１４には応力が生じないか、十分に小さい応力が生じるだけである。したがって、第３単結晶半導体層１４は、結晶欠陥が極めて少ない良質な膜となる。以上の工程により、応力が十分に緩和され結晶欠陥が極めて少ない単結晶半導体１４を表面に有する半導体基板を得ることができる。
阻止層１２ａとして第２単結晶半導体１２の表面に多孔質層を形成する場合には、第２成長工程の実施前に、表面の孔を封止する工程を実施することが好ましい。
図３は、図２（ａ）〜（ｃ）に示す工程を経て形成される半導体基板の構造を模式的に示す断面図である。この実施の形態によれば、阻止層１２ａは、応力緩和のために第２単結晶半導体１２に結晶欠陥１５を導入する前に、すなわち、発生しうる結晶欠陥１５とは無関係に、結晶欠陥が発生しうる部分（第１単結晶半導体１０と第２単結晶半導体１２との界面及びその近傍、並びに、第２単結晶半導体１２内）よりも基板の表面側に、当該部分を覆うように形成される。したがって、阻止層１２ａは、阻止層１２ａの形成後の緩和工程において導入される結晶欠陥１５を終端している終端部分（多孔質層においては孔）５２と、結晶欠陥を終端していない部分（多孔質層においては孔）５４とを含みうる。ただし、結晶欠陥を終端していない部分５４であっても、以後に結晶欠陥が発生する場合には、その結晶欠陥を終端するために機能する。一方、特許文献２に記載された技術では、欠陥の伝播の遮断のための空間部は貫通転位を利用してエッチングによって形成されるので、全ての空間部が貫通転位を終端することになり、貫通転位を終端しない空間部は存在し得ない。
図２（ｄ）に示す第２成長工程に次いで、更に、図２（ｅ）に示すように、第３成長工程を実施してもよい。第３成長工程では、第３単結晶半導体１４の上に第４単結晶半導体（例えば、Ｓｉ）１６をエピタキシャル成長法によって成長させる。ここで、第４単結晶半導体１６を第３単結晶半導体１４と格子定数が異なる材料で形成することにより、第４単結晶半導体１６に応力が加わり、歪み半導体(Strained Semiconductor)として利用される。
図２（ｂ）に示す阻止層形成工程において形成される阻止層１２ａの構造や形成方法は、第１単結晶半導体１０、第２単結晶半導体１２、第３単結晶半導体１４の厚さや材料、第３単結晶半導体層１４に許容される欠陥密度等の種々の要素を考慮して決定されうる。例えば、阻止層１２ａとして多孔質層を形成する場合、通常は、孔数密度、空孔率、厚さを増加させることによって、結晶欠陥の伝播の阻止率を向上させることができる。
多孔質層は、前述のように、例えば、陽極化成、ステインエッチング、又は、イオン注入によって形成することができる。
陽極化成によって多孔質層を形成する方法において、例えば、表面にＳｉやＳｉＧｅを有する基板の表面を陽極化成する場合は、基板表面を陽極とし、基板表面と陰極との間にＨＦ含有溶液を通して電流を流すことによって基板表面を多孔質化することができる。その他、陽極化成が可能な素材として、ＳｉＣ，ＧａＡｓ，ＧａＮ，ＩｎＰ，ＧａＰ，ＣｄＴｅ，ＺｎＴｅを挙げることができる。
ステインエッチングによって多孔質層を形成する方法としては、ＨＦと硝酸を含む溶液中に、表面にＳｉやＳｉＧｅを有する基板を浸漬する方法がある。Ｓｉについては、例えば、４９％ＨＦと７０％硝酸と水を体積比１：３：５で混合した室温の溶液中に数秒〜数十秒浸漬することで多孔質層を形成することができる。ＳｉＧｅについては、例えば、４９％ＨＦと７０％硝酸と水を体積比４：１：４で混合した溶液を使用することができる。イオン注入によって多孔質層を形成する方法としては、基板に水素またはヘリウムのイオンを打ち込む方法が好適である。
第１単結晶半導体１０、第２単結晶半導体１２、第３単結晶半導体１４は、種々の材料で構成されうる。ここで、第２単結晶半導体１２は、典型的には第３単結晶半導体１４と同一の材料で構成されうる。図４は、第１単結晶半導体１０、第２単結晶半導体１２、第３単結晶半導体１４の材料の好適な組み合わせ例を示している。図４に第２単結晶半導体１２及び第３単結晶半導体１４の材料として示した単結晶半導体は、いずれも、陽極化成による多孔質化が可能であることが知られている（Electrochemistry of Nanomaterials, Edited by Gary Hodes）。
この実施の形態によれば、第２単結晶半導体１２に阻止層１２ａを形成した後に緩和工程を実施することにより、緩和工程において生じる結晶欠陥の伝播が阻止層１２ａによって遮断されるので、結晶欠陥が第２単結晶半導体１２の表面に突き抜けることを防止することができる。したがって、緩和工程に続いて実施される第２成長工程において、下地となる第２単結晶半導体１２上に良質の第３単結晶半導体１４を形成することができ、しかも、下地となる第２単結晶半導体１２は、その応力が十分に緩和されているので、第３単結晶半導体１４に許容できない応力が加わることもない。
また、この実施の形態によれば、第２単結晶半導体１２に加わる応力を緩和するために、臨界膜厚を超えて第２単結晶半導体１２を成長させる必要がないので、プロセス設計の自由度が向上する。一方、特許文献１、２に記載された技術は、いずれも、エピタキシャル成長膜を十分に厚くする必要があり、プロセス設計の自由度が低い。
また、この実施の形態によれば、阻止層の形成後に発生する欠陥が基板表面に伝播することが阻止層によって遮断されるので、例えば、基板の完成後（例えば、デバイスプロセス中）において発生する欠陥についても遮断することができる。一方、特許文献２に記載された技術では、仮に、エッチング前のエピタキシャル成長工程においてエピタキシャル成長膜の応力が十分に緩和されていない場合には、エッチング後に応力緩和に伴って生じうる欠陥については、その伝播を遮断するための空間部（空間部は、エッチングによって形成される）が存在しないので、その伝播を遮断することができない。
（実施例１）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを２０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって１００ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１２が圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した（図５）。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を３０秒間にわたって流した。これにより基板の表面から３０ｎｍ深さまでの領域が多孔質化していることが、断面ＴＥＭで確認された。
次いで、基板を７５０℃で２秒間加熱（アニール）して、阻止層１２ａよりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。歪みの緩和は、インプレーンのＸＲＤで確認された（図５）。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。
次いで、多孔質ＳｉＧｅ１２ａの上に、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４をエピタキシャル成長させた（図２（ｄ））。以上の工程により、Ｓｉ基板１０上に、歪みがなく（すなわち、応力が緩和された）、欠陥がないＳｉＧｅ層を有する基板が得られた。
（実施例２）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを３０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって１００ｎｍ成長させた（図２（ａ））。この時点では、ＳｉＧｅ層１２が圧縮の応力を受けている。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、１ｍＡ／ｃｍ２の電流を３０秒間にわたって流した。これにより基板の表面から３０ｎｍ深さまでの領域が多孔質化した。
次いで、基板を７００℃で２秒間加熱して、阻止層１２ａよりも深い部分にミスフィット転位を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。この実施例では、歪の１００％の緩和は不要である。ベガード則によれば、Ｇｅを３０ａｔ％含むＳｉＧｅの格子定数は５．４９Åである。したがって、エピタキシャル成長の直後においてＳｉ基板１０の格子定数５．１３Åに縛られているＳｉＧｅ層１２の歪みを６０％緩和しただけで、ＳｉＧｅ層１２の上に成長させるべきＧｅ濃度２０％のＳｉＧｅの格子定数である５．４７Åになる。よって、この実施例によれば、ミスフィット転位導入（つまり緩和）のための熱処理が少なくて済み、生産性が向上する。
次いで、不完全緩和状態のＳｉＧｅ層１２の上に、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４をエピタキシャル成長させた（図２（ｄ））
（実施例３）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを２０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって１００ｎｍ成長させ（図２（ａ））、次いで、ＳｉＧｅ膜１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を３０秒間にわたって流した。これにより基板の表面から３０ｎｍ深さまでの領域が多孔質化していることが、ＦＥ−ＳＥＭで確認された。
次いで、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４をエピタキシャル成長法によって２μｍ成長させた（図２（ｃ）、（ｄ））。ＳｉＧｅ層１４の厚さの増大に伴ってミスフィット転位が導入されたが、ミスフィット転位は、Ｓｉ基板１０と第１のＳｉＧｅ層１２との界面及びその近傍に生じ、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断され、第２のＳｉＧｅ層１４までは貫通転位が伸びなかった。
（実施例４）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを２０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって１００ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１２が圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した（図５）。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を３０秒間にわたって流した。これにより基板の表面から３０ｎｍ深さまでの領域が多孔質化していることが、断面ＴＥＭで確認された。
次いで、基板を７５０℃で２秒間加熱（アニール）して、阻止層１２ａよりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。歪みの緩和は、インプレーンのＸＲＤで確認された（図５）。
次いで、２μｍ厚のＳｉＧｅ層１４（Ｇｅ２０％）をエピタキシャル成長させた（図２（ｄ））。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。以上の工程により、Ｓｉ基板１０上に、歪みがなく（すなわち、応力が緩和された）、欠陥がないＳｉＧｅ層を有する基板が得られた。
（実施例５）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを３０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって５５０℃で１２０ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１２が圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を８０秒間にわたって流した。これにより基板の表面から８０ｎｍ深さまでの領域が多孔質化していることが、断面ＴＥＭで確認された。
次いで、Ａｒ雰囲気中で基板を１０００℃で２秒間加熱（アニール）して、阻止層１２ａよりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。このときＡｒ等の不活性雰囲気中でアニ−ルすることで阻止層である多孔質の構造変化が抑えられる。歪みの緩和は、インプレーンのＸＲＤで確認された。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。
次いで、多孔質ＳｉＧｅ１２ａの上に、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４を６２０℃の温度でエピタキシャル成長させた（図２（ｄ））。このとき、最初に低成長速度（０．５〜１ｎｍ／分）で多孔質ＳｉＧｅ層１２ａの表面の孔埋めを行い、続いて高成長速度（２０〜５０ｎｍ／分）でエピタキシャル層を形成した。エピタキシャル層の欠陥密度をＳｅｃｃｏエッチングにより調べたところ、貫通転位密度は４ｘ１０３／ｃｍ２程度であった。以上の工程により、Ｓｉ基板１０上に、歪みがなく（すなわち、応力が緩和された）、欠陥の少ないＳｉＧｅ層を有する基板が得られた。
（実施例６）
まず、単結晶Ｓｉ基板４０上に、Ｇｅを３０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって５５０℃で１２０ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１２の格子はＳｉ基板１０のそれに倣っており、ＳｉＧｅ層１２は圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を９０秒間にわたって流した。これにより基板の表面から９０ｎｍ深さまでの領域が多孔質化していることが、断面ＴＥＭで確認された。
次いで、このようにして得られた基板６１を図６に例示的に示す治具の保持部６２によって保持して、基板中心部に対して裏面側からピン６３によって点接触で荷重を３ｋｇｆ掛けて表面側が下に凸となるように基板全体を反らせた。これによって、阻止層１２ａよりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。歪みの緩和はインプレーンのＸＲＤで確認された。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。
次いで、緩和した多孔質ＳｉＧｅ１２ａの上に、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４をエピタキシャル成長させた（図２（ｄ））。エピタキシャル層の欠陥密度をＳｅｃｃｏエッチングにより調べたところ、貫通転位密度は２ｘ１０３／ｃｍ２程度であった。以上の工程により、Ｓｉ基板１０上に歪み緩和された、欠陥が少ないＳｉＧｅ層を有する基板が得られた。
（実施例７）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを３５ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって５５０℃の温度で１００ｎｍ成長させた（図２（ａ））。この時点では、ＳｉＧｅ層１２の格子はＳｉ基板１０のそれに倣っており、ＳｉＧｅ層１２は圧縮の応力を受けている。
次いで、ＳｉＧｅ層１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、１ｍＡ／ｃｍ２の電流を６０秒間にわたって流した。これにより基板の表面から６０ｎｍ深さまでの領域が多孔質化した。
次いで、このようにして得られた基板７１を図７に例示手的に示す治具の保持部７３によってＯリング（シール部材）７２を介して保持し、基板裏面側（図７において上側）は大気圧のままにし、基板表面側（図７において下側９を減圧して基板７１を（表面側が下に凸となるように）変形させた。これにより、阻止層１２ａよりも深い部分にミスフィット転位を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。歪みの緩和はインプレーンのＸＲＤで確認され、緩和後のＳｉＧｅ層１２の格子定数はａ＝０．５４７７ｎｍとなっており、Ｇｅ濃度３０％のＳｉＧｅ層の格子定数ａ＝０．５４９３ｎｍに対して格子不整合は約０．０５％であった。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。よって、この実施例によれば、歪み緩和が短時間で容易に行われるため、生産性が向上する。
次いで、ＳｉＧｅ層１２の上に、Ｇｅを３０ａｔ％含む第２のＳｉＧｅ層１４を６２０℃の温度でエピタキシャル成長させた（図２（ｄ））。このとき、最初に低成長速度（０．５〜１ｎｍ／分）で多孔質ＳｉＧｅ層１２ａの表面の孔埋めを行い、続いて高成長速度（２０〜５０ｎｍ／分）でエピタキシャル層を形成した。エピタキシャル層の欠陥密度をＳｅｃｃｏエッチングにより調べたところ、貫通転位密度は１ｘ１０３／ｃｍ２程度であった。
（実施例８）
まず、単結晶Ｓｉ基板１０上に、Ｇｅを３０ａｔ％含む第１のＳｉＧｅ層１２をエピタキシャル成長法によって５５０℃で１２０ｎｍ成長させた（図２（ａ））。この時点で、ＳｉＧｅ層１２の格子はＳｉ基板１０のそれに倣っており、ＳｉＧｅ層１２は圧縮の応力を受けていることをラマン散乱とインプレーンのＸＲＤで確認した。次いで、ＳｉＧｅ膜１２の表面近傍の領域を陽極化成により多孔質化して阻止層１２ａとしての多孔質層を形成した（図２（ｂ））。陽極化成工程では、４２．５％のＨＦと、９．２％のＩＰＡと、水から成る混合液中で、基板に１ｍＡ／ｃｍ２の電流を９０秒間にわたって流した。これにより基板の表面から９０ｎｍ深さまでの領域が多孔質化していることが、ＦＥ−ＳＥＭで確認された。
次いで、このようにして得られた基板を超音波振動子が配された槽の中に入れ、超音波エネルギーを印加して、阻止層１２ａよりも深い部分にミスフィット転位（結晶欠陥）を導入し、ＳｉＧｅ層１２の歪み（応力）を緩和させた（図２（ｃ））。歪みの緩和はインプレーンのＸＲＤで確認された。断面ＴＥＭ観察をしたところ、第１のＳｉＧｅ層１２とＳｉ基板１０との界面及びその近傍には多くのミスフィット転位が生じていた。ミスフィット転位から基板の表面方向に向かう貫通転位の発生が確認されたが、貫通転位は多孔質ＳｉＧｅ層１２ａで遮断されていた。
次いで、Ｇｅを２０ａｔ％含む第２のＳｉＧｅ層１４をエピタキシャル成長させた（図２（ｄ））。エピタキシャル層の欠陥密度をＳｅｃｃｏエッチングにより調べたところ、貫通転位密度は６ｘ１０３／ｃｍ２程度であった。
ヘテロエピタキシャル成長の例を示す図である。 本発明の好適な実施形態の半導体基板の製造方法を示す模式的断面図である。 図２（ａ）〜（ｃ）に示す工程を経て形成される半導体基板の構造を模式的に示す断面図である。 第１単結晶半導体、第２単結晶半導体、第３単結晶半導体の材料の好適な組み合わせ例を示している。 ＳｉＧｅ層の圧縮応力とその緩和を示す図である。 ＳｉＧｅ層を緩和させる治具を示す図である。 ＳｉＧｅ層を緩和させる別の治具を示す図である。
符号の説明
１０ 第１単結晶半導体
１２ 第２単結晶半導体
１２ａ 阻止層
１４ 第３単結晶半導体
１５ 結晶欠陥
１６ 第４単結晶半導体
５２ 結晶欠陥を終端している部分
５４ 結晶欠陥を終端していない部分
６１、７１ 基板
６２、７３ 保持部
６３ ピン
７２ Ｏリング

Claims (21)

  1. 半導体基板の製造方法であって、
    第１単結晶半導体の上に第２単結晶半導体を成長させる成長工程と、
    前記第２単結晶半導体に阻止層を形成する阻止層形成工程と、
    前記阻止層が形成された後に、前記阻止層よりも深い部分に結晶欠陥を発生させて前記第２単結晶半導体に作用する応力を緩和する緩和工程とを含み、
    前記阻止層は、前記阻止層よりも深い部分の結晶欠陥が前記第２単結晶半導体の表面に伝播することを防止することを特徴とする半導体基板の製造方法。
  2. 前記阻止層形成工程は、前記阻止層として前記第２単結晶半導体に多孔質層を形成する工程を含むことを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記阻止層形成工程では、陽極化成により前記多孔質層を形成することを特徴とする請求項２に記載の半導体基板の製造方法。
  4. 前記阻止層形成工程では、ステインエッチングにより前記多孔質層を形成することを特徴とする請求項２に記載の半導体基板の製造方法。
  5. 前記阻止層形成工程では、イオン注入により前記多孔質層を形成することを特徴とする請求項２に記載の半導体基板の製造方法。
  6. 前記阻止層形成工程では、イオン注入により前記阻止層を形成することを特徴とする請求項１に記載の半導体基板の製造方法。
  7. 前記阻止層形成工程では、前記第２単結晶半導体に応力が作用している状態で前記阻止層を形成することを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体基板の製造方法。
  8. 前記第１単結晶半導体と第２単結晶半導体とは、互いに格子定数及び／又は熱膨張率が異なることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体基板の製造方法。
  9. 前記第２単結晶半導体層の上に第３単結晶半導体を形成する工程を更に含むことを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体基板の製造方法。
  10. 前記緩和工程は、加熱工程を含むことを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体基板の製造方法。
  11. 前記加熱工程を前記成長工程における温度よりも高い温度で実施することを特徴とする請求項１０に記載の半導体基板の製造方法。
  12. 前記緩和工程は、温度を昇降させる工程を含むことを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体基板の製造方法。
  13. 前記緩和工程は、前記第２単結晶半導体層の上に第３単結晶半導体を形成する工程を含み、前記第３単結晶半導体の形成によって前記第２単結晶半導体に作用する応力を緩和することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体基板の製造方法。
  14. 前記第１単結晶半導体と第３単結晶半導体とは、互いに格子定数及び／又は熱膨張率が異なることを特徴とする請求項９又は請求項１３に記載の半導体基板の製造方法。
  15. 前記阻止層形成工程では、前記第２単結晶半導体の表面に多孔質層を形成し、前記第３単結晶半導体は、前記多孔質層の表面の穴が封止された後に形成されることを特徴とする請求項９又は請求項１３に記載の半導体基板の製造方法。
  16. 前記緩和工程は、前記第２単結晶半導体に物理的な力を印加する工程を含むことを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体基板の製造方法。
  17. 前記第１単結晶半導体は、シリコンを含み、前記第２単結晶半導体は、シリコン及びゲルマニウムを含むことを特徴とする請求項１乃至請求項１６のいずれか１項に記載の半導体基板の製造方法。
  18. 前記第１単結晶半導体は、シリコンを含み、前記第２及び第３単結晶半導体は、シリコン及びゲルマニウムを含むことを特徴とする請求項９又は請求項１３に記載の半導体基板の製造方法。
  19. 前記第３単結晶半導体の上に、歪みを有する第４単結晶半導体を形成する工程を更に含むことを特徴とする請求項９又は請求項１３に記載の半導体基板の製造方法。
  20. 半導体基板であって、
    第１単結晶半導体と、
    前記第１単結晶半導体の上に形成された第２単結晶半導体と、
    前記第２単結晶半導体に形成された阻止層とを備え、
    前記阻止層よりも深い部分に存在する結晶欠陥によって、前記第２単結晶半導体層に作用する応力が緩和され、
    前記阻止層は、前記結晶欠陥を終端している部分と、前記結晶欠陥を終端していない部分とを含むことを特徴とする半導体基板。
  21. 前記阻止層の上に形成された第３単結晶半導体層を更に備えることを特徴とする請求項２０に記載の半導体基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016503238A (ja) * 2012-12-31 2016-02-01 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 半導体基板に応力を加える装置
US11521963B2 (en) 2019-09-12 2022-12-06 Kioxia Corporation Semiconductor storage device
US11955372B2 (en) 2020-11-06 2024-04-09 Kioxia Corporation Semiconductor storage device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI401729B (zh) * 2008-10-16 2013-07-11 Advanced Optoelectronic Tech 阻斷半導體差排缺陷之方法
KR101000941B1 (ko) * 2008-10-27 2010-12-13 한국전자통신연구원 게르마늄 광 검출기 및 그 형성방법
US9490123B2 (en) * 2014-10-24 2016-11-08 Globalfoundries Inc. Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9646832B2 (en) * 2015-07-29 2017-05-09 International Business Machines Corporation Porous fin as compliant medium to form dislocation-free heteroepitaxial films

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212394A (en) * 1989-03-17 1993-05-18 Sumitomo Electric Industries, Ltd. Compound semiconductor wafer with defects propagating prevention means
US5210052A (en) * 1989-05-18 1993-05-11 Fujitsu Limited Method for fabricating a semiconductor substrate
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
EP0996145A3 (en) * 1998-09-04 2000-11-08 Canon Kabushiki Kaisha Process for producing semiconductor substrate
WO2001054175A1 (en) 2000-01-20 2001-07-26 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
JP4644942B2 (ja) 2001-01-18 2011-03-09 ソニー株式会社 結晶膜、結晶基板および半導体装置の製造方法
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法
GB2409340B (en) * 2002-10-04 2006-05-10 Silicon Genesis Corp Method for treating semiconductor material
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US20050221507A1 (en) * 2004-03-30 2005-10-06 Intel Corporation Method to detect molecular binding by surface-enhanced Raman spectroscopy
US20050221591A1 (en) * 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016503238A (ja) * 2012-12-31 2016-02-01 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 半導体基板に応力を加える装置
JP2016507895A (ja) * 2012-12-31 2016-03-10 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 半径方向の圧縮により歪が低減されたヘテロ構造を準備するプロセスおよび装置
JP2016511532A (ja) * 2012-12-31 2016-04-14 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 半径方向の拡張により歪が低減されたヘテロ構造を準備するプロセスおよび装置
JP2018129514A (ja) * 2012-12-31 2018-08-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 半径方向の拡張により歪が低減されたヘテロ構造を準備するプロセスおよび装置
US11276582B2 (en) 2012-12-31 2022-03-15 Globalwafers Co., Ltd. Apparatus for stressing semiconductor substrates
US11276583B2 (en) 2012-12-31 2022-03-15 Globalwafers Co., Ltd. Apparatus for stressing semiconductor substrates
US11282715B2 (en) 2012-12-31 2022-03-22 Globalwafers Co., Ltd. Apparatus for stressing semiconductor substrates
US11764071B2 (en) 2012-12-31 2023-09-19 Globalwafers Co., Ltd. Apparatus for stressing semiconductor substrates
US11521963B2 (en) 2019-09-12 2022-12-06 Kioxia Corporation Semiconductor storage device
US11955372B2 (en) 2020-11-06 2024-04-09 Kioxia Corporation Semiconductor storage device

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