KR100348513B1 - 반도체기판의 제작방법 - Google Patents

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Abstract

반도체기판의 제작방법에 있어서, 다공질 실리콘층의 표면구멍을 밀봉하는 공정과, 그후, 상기 다공질 실리콘층상에 단결정층을 에피택셜성장에 의해 형성하는 공정을 포함하고, 상기 밀봉처리후이고 상기 에피택셜성장처리전에 상기 밀봉처리시의 온도보다 높은 온도에서 중간열처리를 행하는 것을 특징으로 한다.
상기 방법에 의하면, 에피택셜성장에 의해 형성된 단결정층을 지닌 반도체기판의 결정품질을 향상시키고, 접합된 웨이퍼에 적용할 경우에는 접합계면의 평탄성을 향상시키며, 또한 레이저광산란법에 의해 상기 표면상의 미립자를 검출하는 것이 가능하다.

Description

반도체기판의 제작방법{Process for producing semiconductor substrate}
본 발명은, 주로 MOSFET, 바이폴라트랜지스터 등을 사용하는 집적회로의 기체(base member)로서 이용되는 반도체기판 및 그 제작방법의 기술분야에 속한다.
실리콘계 반도체디바이스, 집적회로의 기술에 있어서, 실리콘-온-인슐레이터(SOI)구조는, 기생용량의 저감, 소자분리의 용이화 등에 의해, 트랜지스터의 고속화, 저소비전력화, 고집적화 및 총비용삭감을 가져오는 기술로서 이제까지 무수히 연구가 되어 왔다.
1970년대에는, 이마이씨가 다공질 실리콘증속산화현상을 이용해서 SOI구조를 형성하는 FIPOS(full isolation by porous silicon)법을 제안하였다(K. Imai, Solid-state Electronics 24, 1981, p.159). 이 방법에서는, 먼저 p형 기판상에 n형의 섬을 형성한다. 그 후, 양극처리에 의해 p형 영역을, n형 섬의 아래부분까지 포함해서 선택적으로 다공질화한다. 한편, n형 영역은 다공질화하지 않고 남긴다.
다공질 실리콘은, 1964년에 울리르(Uhlir)씨 등(A. Uhlir, Bell Syst. Tech. J., 35, 1956, p.333)이 발견한 것으로, 스폰지와 같이 실리콘결정내부에 직경 수nm에서 수십nm의 구멍이 뚫려 있고, 단위체적당의 표면적은 수백㎡/㎤이상으로 매우 크다. 이 때문에, 산소를 함유하는 분위기에서 열산화(thermal oxidation)를 하면, 다공질 실리콘내부에 도달한 산소의 작용에 의해 다공질 실리콘의 표면뿐만 아니라 내부도 동시에 산화되므로, 다공질층을 선택적으로 산화하는 것이 가능하다. 산화막두께는 산화시간보다도 오히려 다공질층의 두께에 의해서 제어되므로, 벌크실리콘을 산화한 경우와 비교해서 수십배 내지 수백배의 두께의 산화실리콘막을 형성하는 것이 가능하다. 즉, 형성된 다공질 영역을 완전히 산화하고, 또 n형 실리콘섬을 완전히 산화하지 않고 실리콘섬형상 영역을 잔류시킬 수 있다. 이 방법에 의해, 상기 다공질 실리콘상에 실리콘섬을 형성한 것이 FIPOS이다.
실리콘은 산화되면 체적이 팽창하므로, FIPOS에 있어서도 다공질 실리콘은, 산화에 의한 체적팽창 및 이것에 따른 웨이퍼의 휨과 결함의 도입을 방지하기 위하여, 그 다공도[다공도(porosity): 구멍체적/(잔류실리콘체적+구멍체적)]는 56%전후가 바람직한 것으로 여겨져 왔다.
그 후, 이 방법을 개량해서, 다공질 실리콘을 전체면에 형성한 후, 비다공질 단결정실리콘을 다공질실리콘상에 에피택셜성장시킨 후에, 이 에피택셜실리콘층의 일부를 제거해서 다공질 실리콘을 노출시킨 후, 열산화에 의해 다공질 실리콘을 선택적으로 산화해서 SOI구조를 실현하는 방법이 제안되었다(H. Takai and T. Itoh, Journal of Electric Materials 12, 1983, p.973).
최근 주목을 모으는 SOI형성기술로서는, 산소주입법(SIMOX, separation by implanted oxygen) 및 웨이퍼접합법(wafer bonding technology)을 들 수 있다.
SIMOX는 이즈미씨 등이 1978년에 제안한 방법(K. Izumi, M. Doken and H. Ariyoshi, Electron Letters 14, 1978, p.593)으로, 실리콘기판에 산소를 주입한 후, 1300℃를 초월하는 고온에서 가열함으로써 매립산화실리콘층을 형성하는 방법이다. 매립산화실리콘층은, 결함밀도 및 산화막품질의 제어에 관계되므로 제약이 많다.
한편, 웨이퍼접합기술을 이용해서 SOI구조를 실현하는 방법은, SOI구조의 표면실리콘층과 매립산화실리콘층이 임의의 층두께를 지닐 수 있는 동시에 표면실리콘층은 양호한 결정성을 지니므로, 각종 수법이 제안되어 있다. 웨이퍼끼리를 접착제층 등의 중간층의 개입없이 접합하는 직접접합법은, 나카무라씨 등에 의해 제안되었으나, 그 연구가 무르익게 된 것은, J. B. 라스키씨 등이 접합된 웨이퍼의 한쪽을 박막화하는 수법과 그 위에 형성된 MOS트랜지스터가 어떻게 동작하는가를 1984년에 보고(J.B. Lasky, S.R. Stiffler, F.R. White and J.R. Abernathey, Technical Digest of the International Electron Devices Meeting, IEEE, New York, 1985, p.684)한 이후이다.
접합기술에 대해서는, 일본국 특개평 5-21338호 공보 및 미국특허 제 5,371,037호 공보에 획기적인 방법이 제안되어 있다. 이러한 방법의 일례는 다음과 같다. 즉, 제 1기판으로 되는 단결정실리콘웨이퍼의 표면을 양극처리에 의해 다공질화한 후, 비다공질 단결정실리콘층을 에피택셜성장시켜, 제 1기판으로 한다. 그 후, 이것을 제 2기판과 접합시킨 후, 열처리에 의해 그들의 접합강도를 높이고 나서, 제 1기판의 뒷면을 연삭 또는 연마에 의해 제거하여, 다공질 실리콘층을 전체면에 걸쳐 노출시킨다. 그 후, 다공질 실리콘을 에칭에 의해 선택적으로 제거하여, 결과로서, 제 2기판상에 비다공질 단결정실리콘층을 이전시킨다고 하는 방법이다. 100,000배라고 하는 높은 선택비를 얻은 결과, 얻어지는 SOI층의 두께균일성은 에칭에 의해 손상되는 일은 거의 없고, 에피택셜성장된 단결정실리콘층의 성장시의 균일성이 그대로 반영된 것이 명백해졌다. 특히, 시판되는 CVD에피택셜성장장치가 실현하는 웨이퍼내균일성으로서, 예를 들면, 1.5%∼3%의 균일성이 SOI실리콘층에 있어서도 실현된 것이다.
이 방법에서는, FIPOS에서 선택산화를 위한 재료로서 사용되었던 다공질 실리콘을 에칭용 재료로서 사용하였다. 따라서, 다공도는 56%부근이 아니라, 오히려 20%정도로 낮은 것이 바람직하다. 또한, 다공질 실리콘은 최종물의 구조재로 되지 않으므로, 다공질 실리콘의 구조변화나 조대화(coarsening)도 에칭선택비를 손상하지 않는 범위에서 허용된다.
상기한 일본국 특개평 5-21338호공보에 개시된 SOI구조의 제작방법과 유사한 방법은 요네하라 등의 보고(T. Yonehara, K. Sakaguchi and N. Sato, Appl. Phys. Lett. 64, 1994, p.2108)에도 기재되어 있고, ELTRAN으로 불린다. 이 방법에 있어서, 다공질 실리콘상에의 비다공질 단결정 실리콘의 에피택셜성장은, 중요한 기술의 하나이며, 다공질 실리콘상의 에피택셜실리콘층중의 적층결함밀도는 103/㎠ ~ 104/㎠로 보고되어 있다. 이와 같이 해서 얻은 SOI웨이퍼에서는, 그러한 적층결함이 주된 결함이다.
사토씨 등(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama and T. Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, Pennington, The Electrochem. Soc. Inc., 1994, p.443)은, 다공질 실리콘상에 에피택셜성장을 위해 SiH2Cl2를 원료가스로서 사용하는 CVD(Chemical Vapor Deposition)법을 실시하였다. 프로세스온도는 프리베이킹이 1040℃, 성장은 900∼950℃로, 이들 모두 종래의 FIPOS법에서 보고된 것보다 높지만, 다공질 실리콘의 구멍벽면을 산화하는 예비산화(preoxidation)(400℃, O2중 1시간)를 도입하므로, 다공질 실리콘층의 구조조대화는 거의 억제되고 있다. 에피택셜층에 도입되는 결함은 적층결함이 지배적이고, 적층결함의 저감은, 에피택셜성장로내에서 성장에 앞서서 행하는 수소프리베이킹에서 다공질 실리콘표면의 구멍이 4자리수이상, 예를 들면 1011/㎠의 밀도에서 107/㎠이하의 저밀도로 감소하는 것의 기여와, 에피택셜성장로에 기판을 설치하기 직전의 불화수소산침지(이하 종종 "HF산침지"라고도 칭함)에 의한 다공질층표면근방의 산소농도의 감소가 적층결함의 저감에 유효한 것으로 보고되어 있다. 다공질 실리콘상의 에피택셜실리콘층중의 적층결함밀도는 HF산침지를 장시간 행함으로써 103/㎠ 또는 104/㎠까지 감소하였으나, 결함밀도의 감소는 포화하고 있었다. 한편, 다공질 실리콘표면에 수소프리베이킹후에도 여전히 잔류하는 구멍이 적층결함의 기원인 것으로 시사되고 있다. 성장속도는 대략 100nm/분을 초월하고 있었다.
사토씨 등(N. Sato et al., Jpn. J. Appl. Phs. 35, 1996, p.973)은, 다공질 실리콘상의 에피택셜성장에 있어서, 성장초기의 원료실리콘의 공급량을 미량으로 함으로써, 표면에 흡착한 실리콘원자의 표면확산을 가능하게 하여, 잔류구멍부분에도 결정결함이 도입되기 어렵게 해서, 결정결합밀도를 저감하는 것을 개시하였다. 유사한 기술이 일본국 특개평 9-100197호 및 EP 755068호에도 개시되어 있다.
종래의 방법에 의해 다공질 실리콘층상에 형성한 비다공질 단결정층은, SOI구조에 제한없이, 그 표면의 평탄성의 점에서, 또 그 다공질 실리콘층은 표면구멍이 밀봉된 표면의 평탄성의 점에서 더욱 개선이 요구되고 있다.
본 발명의 목적은, 결정결함이 저감된, 특히 적층결함이 저감된 비다공질 단결정층을 지닌 반도체기판의 제작방법을 제공하는 데 있다.
본 발명의 다른 목적은, 표면평탄성이 우수한 비다공질 단결정층이 다공질 실리콘층상에 배치된 반도체기판의 제작방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 표면을 효율적으로 평탄화할 수 있는 반도체기판의 제작방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 적층결함이 적은 반도체기판을 제공하는 데 있다.
본 발명은, 다공질 실리콘층의 표면상에 비다공질 단결정층을 지닌 반도체기판의 제작방법에 있어서,
다공질 실리콘층의 표면구멍을 밀봉하여 그 표면구멍밀도를 저감시키는 밀봉공정과;
상기 밀봉공정 후에, 해당 밀봉공정시의 온도보다 높은 온도에서 해당 표면구멍이 밀봉된 해당 다공질 실리콘층을 열처리하는 열처리공정과;
상기 열처리공정 후에, 상기 밀봉공정후의 다공질 실리콘의 표면상에 비다공질 단결정층을 에피택셜성장시키는 성장공정과로 이루어진 것을 특징으로 하는 반도체기판의 제작방법을 제공한다.
또한, 본 발명은, 절연물질과 그 위에 형성된 단결정 실리콘층을 포함한 반도체기판에 있어서, 상기 단결정 실리콘층의 적층결함밀도는 1000㎝-2이하이고, 또한 접합계면에 깊이 10nm이상의 불균일부, 즉 오목부가 관찰되지 않는 것을 특징으로 하는 반도체기판을 제공한다.
도 1은 본 발명의 일실시형태예에 의한 반도체기판의 제작방법의 순서도
도 2(A), 도 2(B), 도 2(C), 도 2(D), 도 2(E) 및 도 2(F)는 본 발명의 다른 실시형태예에 의한 반도체기판의 제작방법을 표시한 도면
도 3은 본 발명에 사용되는 처리장치의 선도
도 4는 본 발명에 사용가능한 처리장치를 이용한 경우의 프리베이킹시간과 에칭깊이와의 관계를 표시한 도면
도 5는 프리베이킹온도와 적층결함밀도와의 관계를 표시한 도면
도 6(A), 도 6(B) 및 도 6(C)는 다공질실리콘층표면에 표면구멍이 분포하는 방식을 표시한 선도
도 7은 프리베이킹온도와 적층결함밀도와 압력과의 관계를 표시한 도면
도 8은 프리인젝션에 있어서의 실리콘가스첨가시간과 적층결함밀도와의 관계를 표시한 도면
도 9는 프리인젝션에 있어서의 실리콘가스첨가시간과 헤이즈와의 관계를 표시한 도면
도 10(A), 도 10(B), 도 10(C), 도 10(D) 및 도 10(E)는 본 발명의 또 다른 실시형태예에 의한 반도체기판의 제작방법을 예시한 도면
도 11(A), 도 11(B) 및 도 11(C)는 각각 도 6(A), 도 6(B) 및 도 6(C)에 대응하는 주사형 전자현미경에 의한 상을 표시한 도면
〈도면의 주요부분에 대한 부호의 설명〉
1, 10: 기판 2: 구멍
3: 구멍벽 4, 5: 보호막
6, 12: 비다공질 단결정층 11: 다공질 실리콘층
13: 별도의 기판 14: 절연층
15: 비다공질 부분
이하, 본 발명의 바람직한 각종 실시형태예를 상세히 설명한다.
(실시형태예 1)
도 1은 본 발명의 바람직한 일실시형태예에 의한 반도체기판의 제작방법을 설명하는 순서도이다.
먼저, 다공질 실리콘층을 지닌 기체(base member)를 준비한다. 다공질 실리콘층은 실리콘기판의 적어도 한쪽의 표면만을 혹은 실리콘기판전체를, 예를 들면, 양극처리함으로써 간단히 얻을 수 있다(공정 S1).
다음에, 다공질 실리콘층의 표면에 존재하는 표면구멍을 밀봉하는 처리를 행한다. 표면구멍은, i)실리콘계 소스가스를 함유하지 않고 수소를 함유하는 환원분위기중에서의 예비열처리(프리베이킹) 및 ii)실리콘계 소스가스를 미량 공급하면서 열처리함으로써 다공질 실리콘층에 실리콘원자를 부여하는 처리(프리인젝션)의 적어도 한쪽에 의해 밀봉될 수 있다. 바람직하게는, 프리베이킹한 후 프리인젝션을 행하는 것이 좋다(공정 S2).
이와 같이 해서 표면구멍의 밀봉처리가 된 다공질 실리콘층을, 후술하는 에피택셜성장공정전에 재차 열처리(중간열처리; 이하, 편의상 "인터베이킹"(interbaking)이라고도 칭함)를 실시한다. 인터베이킹은, 밀봉처리시의 온도보다 높은 온도에서 행한다. 이 공정에서는, 실리콘계 소스가스의 공급은 정지하고 있으므로, 인터베이킹은 실리콘계 소스가스를 함유하지 않는 분위기중에서 행할 수 있다(공정 S3). 인터베이킹분위기중 오염물로서 실리콘계 소스가스가 필연적으로 포함되는 것은 문제로 되지 않는다.
그래서, 인터베이킹이 실시되어 표면구멍이 밀봉된 다공질 실리콘층의 표면상에 비다공질 단결정층을 형성한다. 이 비다공질 단결정층을 구성하는 재료는, 호모에피택셜성장에 의해 형성된 실리콘이거나 또는 헤테로에피택셜성장에 의해 형성된 실리콘이외의 재료이어도 된다(공정 S4).
이상이 본 실시형태예의 기본적인 제작공정이다. 이하, 각각의 공정의 보다 바람직한 실시형태예 및 부가적으로 이용되는 공정의 실시형태예를 상세히 설명한다.
다공질 실리콘층의 형성:
전술한 바와 같이, 다공질 실리콘층은, 1964년에 울리르씨 등이 발견한 것으로, 스폰지와 같이 실리콘결정내부에 직경 수nm 내지 수십nm의 구멍이 뚫려 있고, 단위체적당의 표면적은 수백㎡/㎤이상으로 매우 크다.
발광디바이스용의 다공질 실리콘의 형성에는, n-형 또는 p-형 기판이 바람직하다. SOI구조를 제작할 경우에는, 그들의 구조안정성과 에피택셜실리콘층의 양호한 결정성때문에 n-형 또는 p-형 기판보다는 n+형 또는 p+형 기판이 바람직하다. 본 발명에서 사용되는 다공질 실리콘은 이들 종래로부터 연구되어온 다공질 실리콘재료와 본질적으로는 동일하며, 양극처리 등의 방법에 의해 제작되나, 다공질 단결정실리콘인 한, 기판의 불순물, 면방위 및 작성방법 등에 한정되지 않는다. 양극처리에 의해 다공질 실리콘층을 형성할 경우, 그 처리액은 불화수소산을 주성분으로 하는 수용액이다. 양극처리중에는, 전극이나 실리콘표면에 기체(즉, 기포)가 부착되어 다공질층을 불균일하게 하기 쉬우므로, 일반적으로는, 에탄올 등의 알콜을 첨가하여 접촉각을 크게 해서 부착한 기포의 제거를 가속화시켜, 양극처리가 균일하게 일어나도록 해도 된다. 물론, 알콜을 첨가하지 않고도 다공질층은 형성된다. 본 발명의 반도체기판을 FIPOS법에 사용할 경우에는, 다공도가 56%정도인 다공질 실리콘을 사용하는 것이 바람직하다. 접합법에 이용할 경우에는, 낮은 다공도(대략 50%이하, 보다 바람직하게는 30%이하)를 지닌 다공질 실리콘을 사용하는 것이 적합하다. 하지만, 어느 경우에도 이들 재료로 한정되는 것은 아니다.
다공질 실리콘은, 이상과 같이 양극처리에 의해 형성되므로, 그 표면부분에는 다공질 실리콘내부까지 뻗은 구멍이외에도 얕은 구멍도 존재한다. 이러한 얕은 구멍은, 표면으로부터 FESEM(Field Emission type Scanning Electron Microscope)에 의해 관찰가능한 정도로 얕지만 요철이 있는 "불균일부"라고 불리는 것이 적합하다.
다공질 실리콘의 표면상에 나타나는 구멍의 구멍밀도는 예를 들면 1×1010㎝-2내지 1×1013㎝-2이다.
한편, 비다공질 단결정실리콘은 헬륨, 네온 또는 아르곤 등의 희가스이온 혹은 수소이온을 주입한 후, 필요에 따라 열처리하여 적어도 그 부분에서 비다공질 단결정실리콘중에 미소기포를 형성하여 다공질화 해도 된다.
다공질 실리콘의 다공도는 낮은 쪽이, 다공질 실리콘상에 형성된 층의 적층결함밀도는 저감된다. 다공도가 낮은 다공질 실리콘은, 예를 들면, 양극처리시의 불화수소산의 농도를 높이는 방법, 전류밀도를 내리는 방법 및 고온에서 행하는 방법중에서 선택된 적어도 한 방법에 의해 비교적 쉽게 실현될 수 있다. 또, 기판전체를 다공질화 해도 되고, 또는 그 표면부분만을 다공질화 해도 된다. 또한, 후술하는 바와 같이, 다공질 실리콘은, 다공도가 서로 다른 적어도 2층의 다공질층을 지니도록 형성해도 된다.
밀봉:
본 발명에서 이용하는 밀봉공정은, 소정의 분위기중에서 다공질 실리콘층을 전술한 열처리, 프리베이킹 및/또는 프리인젝션을 실시함으로써 행한다.
프리베이킹시의 온도는 600℃ 내지 1150℃의 범위내에서 임의로 선택해도 된다. 본 실시형태예에서는, 바람직하게는 850℃ 내지 1000℃, 가장 바람직하게는 900℃ 내지 950℃와 같은 저온영역내에서 바람직한 결과가 얻어진다. 프리베이킹시의 분위기로서는, 수소 100%로 이루어진 환원성 분위기나 수소를 아르곤 등의 불활성 가스로 희석한 환원성 분위기를 들 수 있으나, 초고진공중에서 프리베이킹을 행해도 된다. 저렴한 비용으로 소망의 효과를 거두고자 할 경우에는 수소를 함유하는 분위기중에서 행하는 것이 바람직하다. 사용가능한 압력은 1×1010내지 760Torr범위내이다.
프리인젝션은, 일본국 특개평 9-100197호 공보에 개시되어 있는 바와 같이 성장초기에 극미량의 실리콘원자를 다공질 실리콘층표면에 공급하여, 결정결함의 저감을 보다 효과적으로 행하는 것이다.
프리인젝션시의 온도나 압력은, 상기 프리베이킹을 위하여 선택할 수 있는 온도범위나 압력범위와 동일하다. 또, 실리콘계 소스가스의 공급량은, 실리콘의 퇴적속도가 20nm/분이하, 보다 바람직하게는 10nm/분이하, 가장 바람직하게는 2nm/분이하정도로 되는 양으로 하는 것이 바람직하다. 이러한 프리인젝션에 의해 그후에 성장하는 단결정층중의 적층결함이 더욱 저감된다.
따라서, 다공질 실리콘층의 표면부분에 존재하는 표면구멍이 밀봉된다.
실리콘원자를 다공질 층표면에 부여해서 다공질층중의 구멍을 막는 실리콘계 소스가스로서는, SiH2Cl2, SiH4, SiHCl3, SiCl4및 Si2H6을 들 수 있다. 공급속도의 제어성의 관점에서는, 상온상압에서 기체상태인 실란(SiH4)이 더욱 바람직하다. 어떤 의미에서는 이러한 CVD법대신에, 프리인젝션을 MBE(Molecular Beam Epitaxy)법으로 행할 경우에는, 실리콘원자를 고체소스로부터 공급한다. 그러한 경우, 기판온도를 800℃이하의 저온으로 설정하고, 성장속도를 0.1nm/분이하로 설정하는 것도 가능하다.
프리인젝션은, 다공질층표면의 표면구멍전체가 밀봉될 때까지 행할 필요는 없고, 잔류표면구멍의 밀도가 1×108㎝-2이하, 보다 바람직하게는 1×106㎝-2이하로 될 정도로 행하면 된다.
프리인젝션시간을 충분히 확보했는 지의 여부는, 프리인젝션공정까지 처리된 반도체기판의 표면조도를 원자력현미경(AFM)으로 측정함으로써 확인할 수 있다. AFM으로 측정한 표면조도(예를 들면, 평균조도 Ra, 조도의 평균 제곱평균제곱근 Rrms 또는 최대높이차 PV)를 프리인젝션시간에 대해 플롯할 경우, 프리인젝션시간의 연장에 따라 점차로 표면조도가 증가한다. 그러나, 소정시간의 경계상에서, 표면조도가 감소하게 된다. 적절한 프리인젝션시간은 tc이상이다. 보다 바람직한 프리인젝션시간은, 표면조도가 프리인젝션전의 수준과 동일한 수준으로 될 때까지의 시간보다 길게 설정하면 된다. 또, 후술하는 바와 같이, tc는, 층표면의 헤이즈값의 경시변화로부터 결정해도 된다. 구체적인 시간은 프리인젝션시의 온도,압력, 실리콘재료가스공급속도 등에 의존한다.
다공질 실리콘층상에 실제로 형성되는 비다공질 단결정실리콘의 막두께가 프리인젝션의 결과로서 커지면, 인터베이킹에 기인한 효과는 얻어지기 곤란하다. 구체적으로는, 열처리에 의한 표면평탄성은 표면원자의 표면확산에 의존할 뿐만 아니라, 부가효과로서 프리인젝션공정에 의해 다공질 실리콘층상에 실제로 형성된 비다공질 단결정실리콘의 박막전체에 인가된 내부응력에 기인한 변형완화에 의존한다. 그 효과에 대해서는, 비다공질 단결정실리콘박막의 두께의 증가에 따라 기계적 강도가 증가하여, 열처리에 기인한 응력완화효과는 작용하기 곤란해진다. 구체적으로는, 프리인젝션은, 비다공질 단결정실리콘의 막두께가 50nm이상, 보다 바람직하게는 30nm이상으로 되기 전에 완료하는 것이 바람직하다.
프리인젝션공정에서 형성된 비다공질 단결정 실리콘박막의 막두께는, 주사형 전자현미경 또는 투과형 전자현미경에 의해 단면을 관찰함으로써, 혹은 엘립소메트리 등의 광학법에 의해 그의 막두께를 측정함으로써 결정하면 된다.
중간열처리:
본 발명에 이용되는 중간열처리(인터베이킹)공정은, 구멍의 밀봉공정후, 그 밀봉공정보다도 높은 온도에서 열처리를 행하는 것이다. 이 인터베이킹을 행함으로써, 구멍이 밀봉된 다공질 실리콘층표면의 표면조도를 보다 개선할 수 있다. 또, 이 처리에 의해, 다공질 실리콘과 비다공질 단결정실리콘간의 계면근방에서 발생되는 변형을 완화하고, 구멍이 밀봉된 표면을 평탄화하는 효과도 있다. 이 인터베이킹에 의해서, 그 위에 형성된 비다공질 단결정층의 적층결함밀도는 증가하지 않는다. 다공질층상에 형성된 비다공질 단결정층의 결정결함은 적층결함이 거의 점유한다. 이 적층결함은, 표면으로부터 관찰한 경우, 동일한 두께이면, 동일한 크기로 관찰된다. 보다 상세하게는, 모든 적층결함은, 다공질 실리콘층과 비다공질 단결정층간의 계면근방에서 발생하고 있다. 적층결함밀도는, 구멍의 밀봉공정에서 결정되고 있어, 해당 구멍의 밀봉공정이후의 열처리에서는, 적층결함밀도는 거의 변화하지 않는다. 이 인터베이킹후, 소망의 열처리온도에서 비다공질 단결정실리콘층 혹은 비다공질 단결정반도체화합물층을 에피택셜성장시킨다.
인터베이킹시의 온도는, 900℃∼1150℃의 범위내로, 밀봉공정시의 온도보다 높게 되도록 선택되며, 보다 바람직하게는 1000℃∼1150℃이다. 인터베이킹은, 전술한 바와 같은 실질적으로 실리콘계 소스가스를 함유하지 않는 분위기, 예를 들면, 수소 100%로 이루어진 환원성 분위기 및 수소를 아르곤 등의 불활성 가스로 희석한 환원성 분위기에서 행한다. 압력은, 상기 밀봉공정에서 선택된 압력의 범위와 동일한 범위내에서 선택하면 된다.
인터베이킹에 의하면, 소정의 온도에 이른 직후 평탄화효과가 발생한다. 따라서, 인터베이킹은, RTA와 같은 순간 가열이어도 된다. 그러나, 인터베이킹시간은, 표면평탄성을 개선하기 위해 긴 것이 바람직하다. 하지만, 열처리에 기인한 다공질 실리콘의 구조적 변화를 제어하기 위해, 예를 들면, 열처리에 기인한 실리콘의 응집때문에 구멍이 분단되는 것을 방지하기 위해, 짧은 것이 바람직하다.
표면평탄성의 개선은, 열처리의 초기에 현저하고, 그 개선정도는 지수적으로 감소한다.
이것을 고려해서, 인터베이킹시간은, 바람직하게는 10분이하, 보다 바람직하게는 5분이하, 더욱 바람직하게는 1분이하이다.
열처리를 행하지 않을 경우에는, 다공질 실리콘층의 표면근방의 층 및 다공질 실리콘의 표면구멍이 밀봉된 층의 결정배향의 변동이, 통상의 단결정실리콘의 경우보다도 크다는 것은 5결정X선회절법에 의해 관찰된다. 인터베이킹이 상기 변동을 저감시키므로, 결정배향의 변동의 저감은, 인터베이킹에 의한 표면불균일성의 평탄화효과에 기여하는 것으로 상정할 수 있다.
에피택셜성장:
인터베이킹을 행한 후에는, 성장속도에 특별한 제약없이 에피택셜성장을 행한다. 이 때의 에피택셜성장은, 벌크실리콘상에의 공지의 성장에 대한 것과 마찬가지의 조건하에서 행해도 된다. 혹은, 전술한 프리인젝션공정처럼, 극미량의 원료공급공정에서와 마찬가지의 성장속도로 계속해서 성장을 행해도 되고, 또는, 가스종을 변경해도 되며, 어느 경우에 있어서도, 본 발명의 목적달성을 저해하는 것은 아니다. 또, 극미량의 원료공급공정과 동일한 조건을 선택한 경우에도, 프리인젝션후에는, 일단 원료가스의 공급을 중단해서, 인터베이킹을 행하고, 원료의 공급을 재개하면 되며, 이러한 방법을 채용해도 된다. 어느 경우에 있어서도, 소망의 두께로 될 때까지 단결정층을 형성한다.
성장온도, 압력 및 가스유량 등은, 프리인젝션공정과는 독립적으로 제어할 수 있으므로, 성장온도를 인터베이킹공정보다도, 그리고 밀봉공정보다도 낮게 설정해서, 다공질 실리콘의 구조조대화, 다공질 실리콘으로부터의 붕소, 인 등의 불순물의 오토도핑 혹은 고상확산을 방지해도 된다. 이에 대해서, 성장온도를 높게 설정하고, 실리콘계 소스가스의 유량을 크게 해서, 성장속도를 증대시켜, 두꺼운 비다공질 단결정실리콘막을 단시간에 형성해도 된다. 또, 성장되는 단결정층은, 실리콘이나, SiGe 혹은 SiC 등의 IV족 재료, 또는 GaAs, GaAsAl, InP 혹은 GaN으로 대표되는 화합물반도체로 이루어져도 된다.
헤테로에피택시에 있어서는, 다공질 실리콘이 응력의 완충재료로서 작용하여, 격자부정합에 의한 응력을 완화하는 것이 가능하며, 게다가, 비다공질 단결정실리콘층의 적층결함밀도를 저감시킬 수 있으므로, 헤테로에피택셜성장층의 결정결함밀도도 저감시킬 수 있다. 다공질층의 구조변화 및 조대화, 구멍의 분단 등이 방지되는 한, 응력완화효과의 열화를 훨씬 줄일 수 있다.
참고로, 밀봉공정을 사용함이 없이 다공질 실리콘상에 행해진 에피택셜성장의 예를 이하에 설명한다.
티. 우나가미씨 등(T. Unagami and M. Seki, J. Electrochem. Soc., 125, 1978, p.1340)이 보고한 아마도 최초의 다공질 실리콘상에의 에피택셜성장에 있어, 0.004 ∼0.15Ω·㎝의 p형(111) 실리콘웨이퍼의 표면에 다공질층을 형성한 후, 1170℃의 수소분위기중에서 SiCl4를 원료가스로서 이용해서 성장속도 0.4㎛/분으로 실리콘층을 에피택셜성장시키고 있다. 서틀에칭(Sirtle etching)에 의하면, 결함이 현실화(actualizing)된 후의 관찰에서 결정결함은 거의 관찰되지 않는다고 보고하고 있다. 그러나, 이러한 고온열처리에서는, 다공질 실리콘의 구조의 조대화가 현저해져, FIPOS구조의 형성에는 부적합하였다. 이러한 상황하에서, FIPOS등장이후의 에피택셜층형성의 연구보고는 어떻게 다공질 실리콘의 구조변화의 억제와 저적층결함밀도의 에피택셜층형성을 양립시키는 가에 주력되었다.
타카이씨 등(H. Takai and T. Itoh, J. Electronic Materials 12, 1983, p.973, and H. Takai and T. Itoh, J. Appl. Phys. 60, 1986, p.223)은, 다공질 실리콘의 구조변화를 제어하기 위하여 750℃에 있어서, SiH4를 이용한 플라즈마CVD법으로 성장속도 102 내지 132nm/분에서 단결정실리콘층을 형성하였다. 타카이씨 등은, 플라즈마CVD법으로 다공질 실리콘상에 에피택셜실리콘층을 형성한 경우, 다공질 실리콘의 구멍은 에피택셜실리콘층의 두께의 증가에 따라 막혀가는 것으로 보고하고 있다. 이들은, 구멍이 잔류하고 있는 전이층의 두께가 약 150nm인 것으로 추산하고 있다.
티.엘. 린씨 등(T.L. Lin, S.C. Chen, Y.C. Kao, K.L. Wang and S. Iyer, Appl. Phys. Lett. 48, 1986, p.1793)은, 비저항이 0.01 내지 0.02Ω·㎝인 p형 실리콘기판표면을 다공질화한 후, Si-MBE에 의해 750℃정도의 저온에서 비다공질 단결정실리콘층을 에피택셜성장하고 있다. 이들은, 750℃에서, 매우 미량의 실리콘플럭스를 조사해서 표면의 매우 얇은 산화막을 제거한 후, 초기에는, 성장속도 0.02nm/초(=1.2nm/분)에서 50nm의 두께까지 퇴적한 후, 0.2nm/초(12nm/분)로 소망의 두께까지 퇴적하고 있다. 에칭피트를 노마르스키 미분간섭현미경으로 관찰해서 얻어진 적층결함밀도는 1.7×103/㎠였다.
베스칸씨 등(L. Vescan, G. Bomchil, A. Halimaoui, A. Perio and R. Herino Material Letters 7, 1988, p.94)은, LPVPE(low-pressure vapor phase epitaxy)를 이용하였다. 이들은, 0.01Ω·㎝의 p형 실리콘기판상에 형성한 다공도가 56%인 다공질 실리콘을 준비하고, 300℃에서 1시간 건식산화에 의해 구멍의 측벽을 얇게 예비산화하였다(예비산화). 이 산화처리는, 다공질층이 그 후의 에피택셜성장 혹은 산화처리 등의 고온열처리에 의해서 구조가 조대화하는 것을 억제하기 위한 것이다. 그 후, HF산침지에 의해 다공질표면상의 산화막만을 제거한 후, 기판을 성장용기에 설치하고, 5×10-6mbar의 초고진공중에서 베이킹한 후, 이 용기에 SiH2Cl2를 공급하여 900℃이하의 온도에서 비다공질 단결정실리콘층의 에피택셜성장을 행하였다. 투과형 전자현미경에 의한 단면관찰에 의하면, 계면근방에는 105/㎠정도의 전위망이 발견되었다. 또한, 에피택셜층을 횡절하는 결함도 몇개 관찰되고 있다.
오울레스씨 등(C. Oules, A. Halimaoui, J.L. Regolini, R. Herino, A. Perio, D. Benshahel and G. Bomchil, Mater. Sci. Eng., B4, 1989, p.435, 또는 C. Oules, A. Halimaoui, J. L. Regolini, A. Perio and G. Bomchil, J. Electrochem. Soc. 139, 1992, p.3595)은, 베스칸씨 등과 마찬가지로, 예비산화후 마찬가지의 LPVPE법에 있어서, SiH4를 원료가스로서 이용한 것을 보고하고 있다. 이들은, H2를 캐리어가스로서, SiH4를 원료가스로서 830℃, 2Torr에서 에피택셜성장을 행하였다. 성장속도는, 0.5㎛/분이었다. 이들은, 0.01Ω·㎝의 p형 실리콘기판상에 형성한 다공질 실리콘상의 에피택셜실리콘층의 적층결함밀도가 다공질층의 다공도에 강하게 의존하고, 50%이하의 다공도에서, 평면TEM(투과형 전자현미경)에 의해 관찰된 적층결함밀도가 벌크실리콘웨이퍼(다공질실리콘을 형성하고 있지 않음)상에 동일 조건하에서 에피택셜성장된 층의 적층결함과 거의 동일한 수준이지만, 그 절대치에 대해서는 언급하고 있지 않다. 통상의 평면TEM에 의한 관찰용의 1샘플의 측정영역이 100평방㎛정도이므로, 적층결함밀도의 측정하한은 대략 104/㎠로 추정되고, 또, 상당히 상세한 관찰을 행한 경우에도 기껏해야 103/㎠에 이른다. 또한, 층에 잔류하는 결함은 장치상의 문제로부터 일어나는 입자 등에 의한 것으로 상정하고 있고, 적층결함밀도에 관한 상세한 평가에는 청정한 환경하에서 행해지는 실험이 필요한 것으로 전해지고 있다.
이상과 같이, FIPOS법을 채용한 다공질 실리콘상의 에피택셜성장에서는, 후공정인 다공질층산화프로세스를 저해하는 다공질 실리콘의 구조조대화를 억제하도록, 프로세스온도를 저온화하지 않으면 안되므로, 에피택셜성장도 LSI에 사용되는 실리콘을 생산하기 위한 수단으로서 널리 보급되지 않은 MBE나 LPVPE 등의 수법에 한정되고 있었다. 따라서, 생산장치로서 널리 보급되는 10 내지 760Torr정도의 압력에서 성장을 행하는 CVD장치를 이용한 에피택셜성장에 대한 연구는 거의 행해지지 않았다.
이러한 상황에 대처하기 위해, 본 발명자들은, 밀봉공정과, 또한 중간열처리(인터베이킹)공정을 이용해서 비다공질층의 품질을 향상시켰다.
(실시형태예 2)
도 2(A) 내지 도 2(F)는 본 발명의 다른 실시형태예에 의한 반도체기판의 제작방법을 예시한 것이다. 이해를 용이하게 하기 위해, 다공질재료의 구멍을 원통형상으로 표시하였다. 잘 알려진 바와 같이, 실제의 구멍은 복잡한 형상으로 되어 있다.
도 2(A)에 표시한 바와 같이, 적어도 한 쪽표면에 다공질실리콘층(11)을 지닌 기판(1)을 준비한다. (2)는 구멍이고, (3)은 단결정실리콘으로 이루어진 구멍벽이다.
다음에, 도 2(B)에 표시한 바와 같이, 후술하는 예비산화처리를 행하여 구멍벽면상에 보호막(4)을 형성한다. 이 때, 다공질 실리콘층(11)의 표면에도 막(5)이 형성된다.
그리고, 도 2(C)에 표시한 바와 같이, 필요에 따라서, 후술하는 HF산침지(불화수소산을 함유하는 수용액에 의한 처리)를 행하여 적어도 다공질 실리콘층표면으로부터 보호막(5)을 제거한다. 여기서는, 구멍벽면의 보호막(4)의 상부도 구멍에 들어간 불화수소산에 의해 동시에 제거되고 있다.
이어서, 도 2(D)에 표시한 바와 같이, 전술한 프리베이킹처리를 행하여 표면구멍의 일부를 밀봉하고, 또한, 전술한 프리인젝션처리를 행하여 프리베이킹처리에 의해 밀봉되지 않고 남은 표면구멍을 밀봉한다. 구멍상부의 형상은, 도 2(D)에 개략적으로 표시되어 있으나, 실제는 훨씬 복잡한 모양으로 되어 있다.
도 2(E)에 표시한 바와 같이, 전술한 중간열처리(인터베이킹)를 행하여 다공질실리콘층(11)의 표면평탄성을 높인다.
다음에, 도 2(F)에 표시한 바와 같이, 전술한 에피택셜성장을 행하여, 비다공질 단결정층(6)을 형성한다. 본 실시형태예에 의하면, 평탄한 표면을 지닌 비다공질 단결정층(6)이 얻어진다.
이하에, 본 실시형태예에 부가된 예비산화와 HF산침지라고 하는 부가공정에 대해 설명한다.
예비산화:
밀봉공정전에, 다공질실리콘층의 구멍벽에 보호막을 형성하기 위한 산화처리(예비산화)를 행하는 것도 바람직하다.
다공질 실리콘의 인접하는 구멍사이의 벽두께는 1nm ~ 90nm로 매우 얇으므로, 에피택셜성장시, 그리고 에피택설성장층의 열산화시, 열처리결과로서 다공질층중의 인접하는 구멍이 응집해서 커져, 나아가서는 분단되어 버리는 일이 있다. 예를 들면, FIPOS에 있어서는, 구멍벽두께의 증가와 구멍의 분단때문에, 다공질층의 산화의 진행이 방해받게 되어, 다공질층을 완전히 산화하는 것이 곤란해진다. 따라서, 다공질층형성후에 열산화 등의 방법에 의해, 미리 구멍벽에 얇은 보호막을 형성해서, 구멍의 응집·조대화를 억제할 수 있다.
보호막의 형성시에는, 특히 산화에 의해 형성할 경우에는, 구멍벽내부에 단결정실리콘영역을 잔류시키는 것이 필수이다. 따라서, 보호막의 두께는 적어도 1nm면 충분하다. 이 공정은, 접합후의 열처리 등의 후공정의 저온제어가 충분하게 되고, 다공질 층의 구조변화가 억제되는 한 생략해도 된다.
HF산침지:
상기 예비산화를 행한 경우에는, 다공질 실리콘층의 표면상에도 실리콘 산화막 등의 보호막이 형성되어 있으므로, 필요에 따라서 이러한 보호막을 제거해도 된다. 예를 들면, 저농도의 불화수소산수용액에 기판을 침지해서 다공질층표면으로부터 보호막을 제거하는 것이 바람직하다. 사토씨 등(N. Sato, K. Sakaguchi, K. Yamagata, Y. Fujiyama and T. Yonehara, Proc. of the Seventh Int. Symp. on Silicon Mater. Sci. and Tech., Semiconductor Silicon, Pennington, The Electrochem. Soc. Inc., 1994, p.443)에 의하면, HF산침지시간을 길게 함으로써, 적층결함을 103/㎠정도까지 저감시키는 것이 가능하다고 보고되어 있다. 본 발명자들의 실험에 따르면, 장시간 HF산침지를 행한 경우, 접합후의 어닐링온도에 따라서는 다공질층의 구조조대화가 진행될 수 있어, HF산침지시간을 적절한 범위내로 제어하는 것이 바람직한 것으로 판명되었다. HF산침지후, 기판을 수세하고, 이어서 건조를 행하여 다공질층의 구멍중에 잔류하는 불화수소산의 농도를 저하시킨다.
(실시형태예 3)
이하에 설명하는 실시형태예는, 밀봉공정, 중간열처리(인터베이킹) 및 에피택셜성장공정을 더욱 개량한 실시형태예이다.
도 2(A)에 표시한 바와 같이, 다공질 실리콘층(11)을 형성한다. 다음에, 도 2(B)에 표시한 바와 같이, 필요에 따라 보호막(4), (5)을 형성한다. 이어서, 도 2(C)에 표시한 바와 같이, HF산침지를 행하여 보호막(4), (5)을 부분적으로 제거한다.
열처리에 의해 실리콘의 에칭깊이가 2nm이하, 보다 바람직하게는 1nm이하로되는 조건하에서, 각각의 밀봉공정, 인터베이킹공정 및 에피택셜성장공정을 도 2(D) 내지 도 2(F)에 표시한 바와 같이 연속적으로 행한다.
이와 같이 해서, 고품질의 비다공질 단결정층을 얻는다.
일반적으로, 적층결함은 산화막의 파괴강도의 열화를 일으키는 것으로 지적되고 있다. 이것은, 적층결함을 둘러싸는 전위영역에 금속불순물이 석출한 경우에 p-n접합부에서의 누설전류를 높여, 소수캐리어의 수명을 열화시키는 것으로 여겨지는 것이 지배적이다. 그외에, 상기한 다공질실리콘상의 에피택셜성장에 관한 보고에 있어서도, 보다 검출한계가 낮은 결함현실화 에칭후, 광학현미경에 의한 관찰을 행하는 방법으로 측정한 경우 적층결함이 103/㎠미만이라는 보고는 없었다. 103/㎠ 내지 104/㎠의 적층결함이 1㎛2의 게이트영역에 포함되는 확률은 약 0.0001 내지 0.00001로 낮지만, 벌크실리콘웨이퍼에 비하면, 여전히 적층결함밀도는 높고, 그 영향은 일반적으로는 집적회로의 수율로서 표면화되는 것으로 예측된다. 상기 방법에 의해 얻어진 SOI웨이퍼를 실용에 제공하는 경우, 이러한 적층결함밀도를 적어도 1000/㎠이하로 저감하는 것은 중요한 과제였다.
또, 성장방법으로서는, 생산장치가 보급되어 에피택셜실리콘층의 막두께균일성이 적어도 ±4%이내, 보다 좋은 장치에 의해서는 ±2%이내를 실현할 수 있는 CVD법에 의한 에피택셜성장이 실용에 있어서 바람직하다.
전술한 사토씨 등(N. Sato et al., Jpn. J. Appl. Phs. 35, 1996, p.973)에 의해 개시된 방법에서는, 열처리온도를 1100℃이상의 고온으로 설정함으로써 적층결함밀도를 102/㎠대로 저감시킬 수 있었다. 그러나, 이러한 고온열처리를 행한 경우, 예비산화처리를 미리 행하여도, 열처리의 결과로서의 다공질실리콘중의 구멍의 응집, 조대화 및 분단현상이 발생한다.
이것과 별도로, 기판의 성장용기에의 도입직전의 HF산침지를 장시간 행하면, 적층결함밀도의 저감에 기여하는 것도 교시되어 있으나, HF산침지에 있어서는, 불화수소산용액이 국소적으로 다공질 실리콘에 깊숙히 침입해서, 구멍측벽에 형성된 매우 얇은 산화막을 제거해 버리는 일도 있었다. 그 결과로서, 다공질 실리콘의 국소적인 구조조대화를 초래하여, 표면의 자연산화막을 제거하는 데 필요한 최소시간 내지는 농도를 초월해서 과도한 HF산침지를 행하는 것은 바람직하지 않았다.
즉, 과도한 HF산침지나 고온의 프리베이킹을 이용하는 일없이, 그리고, 다공질 실리콘층의 구조조대화나 구멍분단을 일으키는 일없이, 다공질 실리콘상에 형성된 비다공질 단결정실리콘층의 적층결함밀도를 저감하는 방법의 제공이 요망되어 왔다.
도 3은 본 발명에 이용가능한 처리장치의 개략도이다.
(21)은 반응실이고; (22)는 로드록실(load lock chamber)이고; (32)는 이송실이다. 또, (23)은 이송실(32)과 반응실(21)을 분리하는 게이트밸브이고; (24)는 이송실(32)과로드록실(22)을 분리하는 게이트밸브이다. (25)는 기판(W)을 가열하는 램프 등의 히터이고; (26)은 상부에 기판(W)을 올려놓는 서스셉터(susceptor)이고; (27),(28) 및 (33)은 각각 반응실(21)이고, 로드록실(22) 및 이송실(32)의 내부를 진공배기하는 배기수단이고; (29)는 반응실(21)로 처리가스를 도입하기 위한 가스공급수단이고; (30) 및 (34)는 로드록실(22) 및 이송실(32)의 내부를 각각 퍼지 혹은 가압하기 위한 가스를 도입하기 위한 가스공급수단이다. (31)은 반응실(21)에 대해 기판(W)을 반입 또는 반출하기 위한 이송아암이고, (35)는 웨이퍼카세트이다.
변형예로서, 로드록실(22)은, 해당 로드록실(22)과 이송아암을 유지하는 이송실(32)을 게이트밸브(24)에 의해 분리하는 일없이 해당 이송실(32)과 일체로 설치해도 된다.
본 실시형태예에 있어서는, 밀봉, 중간열처리 및 에피택셜성장을 도 3에 표시한 장치를 이용해서 동일한 반응실에서 처리하고 있다. 밀봉공정은, 승온과정, 자연산화막의 제거과정 및 구멍폐쇄과정을 포함하고 있다. 본 실시형태예에 있어서는, 승온과정 및 자연산화막의 제거의 2과정에 있어서의 실리콘의 에칭깊이(에칭에 의한 두께손실)는, 바람직하게는 2nm이하, 보다 바람직하게는 1nm이하면 된다.
승온:
다공질 실리콘층을 표면에 형성한 기판을 반응실(21)내부의 반응용기에 설치한 후, 기판(W)을 가열해서 승온시킨다. 반응용기가 석영 등의 광투과성 재료로 구성되어 있는 경우에는, 반응용기밖으로부터의 적외램프의 조사에 의해 가열한다. 기타 수단으로서는, 고주파에 의한 유도가열, 저항가열 등을 이용할 수 있다. 반응용기는 석영외에도 스테인레스강으로 이루어져 있어도 된다.
반응용기에의 기판(W)의 반입을 로드록실(22)을 경유하지 않고 행하는 대기개방형의 반응용기의 경우에는, 기판의 반입후, 용기내부를 철저히 퍼지하여, 반응용기내에 혼입된 산소분 및 수분을 제거한 후, 승온한다. 승온속도는 빠르면 빠를수록 잔류산소분 및 수분에 의한 에칭이 억제되므로, 가능한 한 높게, 바람직하게는 1℃/초이상, 더욱 바람직하게는 5℃/초이상으로 할 필요가 있다.
자연산화막의 제거:
수소를 함유하는 환원성 분위기중 혹은 초고진공중에서의 열처리에 의해, 다공질층표면에 부착한 자연산화막을 제거한다. 처리온도는 600℃이상이다. 또, 처리압력은 특히 한정되는 것은 아니지만, 바람직하게는 대기압이하이다.
자연산화막은, 이하의 반응:
SiO2+ Si → 2SiO↑
의 결과로서 기상중에 탈되하므로, 자연산화막이 두꺼우면 다공질 실리콘표면과 그 표면근방의 실리콘이 에칭되게 된다. 여기서 말하는 자연산화막이란, HF산침지공정이후 등에, 우연히 형성된 산화실리콘막을 의미한다. 이러한 산화실리콘막은, HF산침지공정후의 수세중, 에피택셜성장장치에의 설치중 및 승온공정중에 형성된다. 특히 승온공정중에 산소분 및 수분이 잔류하고 있으면, 승온과 동시에 실리콘이 산화되어 필연적으로 산화실리콘막을 형성해 버린다. 그 결과, 형성된 산화실리콘은 인접하는 실리콘과 반응해서 실리콘을 에칭하는 것으로 된다.
또, 승온과정중에 형성된 산화실리콘막이 두꺼우면 두꺼울수록 형성된 산화실리콘막을 완전히 제거하는 데 필요한 열처리시간이 길어지게 된다. 이러한 열처리시간이 길어지면, 후술하는 바와 같이 다공질 실리콘표면의 구조변화가 진행되어 버리므로, 바람직하지 않다.
이상을 고려해서, 상기 열거한 승온 및 자연산화막의 제거는, 이들 2과정에있어서의 실리콘의 에칭깊이가 바람직하게는 2nm이하, 보다 바람직하게는 1nm이하인 조건하에서 행하면 된다. 실리콘의 에칭깊이가 적다라고 하는 것은, 장치내에서의 실리콘의 산화의 정도가 적다고 하는 것에 불과하다.
이하에 그 이유에 대해 실험결과에 의거해서 설명한다.
본 발명자들은, 에피택셜성장장치에 다공질 실리콘을 형성한 기판을 설치한 후, 실리콘원료가스를 반응용기내로 도입해서 비다공질 단결정실리콘의 형성을 개시할 때까지의 사이에 기판표면으로부터 에칭되는 실리콘의 양이 비다공질 단결정실리콘층에의 적층결함도입에 중요한 역할을 하는 것을 발견하였다.
도 4는 2개의 장치계에 있어서의 비다공질 단결정실리콘의 표면의 에칭에 의한 두께손실의 시간의존성을 표시한 것이다. 계 A는, 도 3에 표시된 로드록실을 부착한 반응실을 지닌 장치를 이용해서, 이 장치중에서 SOI실리콘웨이퍼에 1100℃에서 600Torr의 수소분위기중에서 열처리를 행한 경우이다. 계 B는, 로드록실을 구비하지 않은 대기개방형의 반응실을 지닌 배럴형의 장치를 이용해서, 이 장치중에서 SOI실리콘웨이퍼에 760Torr의 수소분위기중에서 열처리를 1050℃에서 행한 경우이다. 에칭두께는, 절연층상의 반도체층, 즉 SOI층의 두께손실을 측정해서 구하였다. 압력이 거의 차이가 없는 이유는, 각각의 장치가 상이한 최적조건을 지니기 때문이다.
계 B에서는, Y측(시간:0)상의 에칭깊이가 7nm나 된다. 이것은, 상기 기판온도를 1050℃까지 승온한 직후 온도를 내린 경우의 에칭깊이를 의미한다. 승온만으로는 7nm가까이 실리콘의 두께가 손실된다. 한편, 계 A에서는, 시간 "0"에서의 에칭깊이가 거의 변화를 보이지 않는다. 이 차이는, 반응용기내의 산소분 및 수분에 의한 승온공정에서의 실리콘의 산화와, 형성된 산화실리콘의 에칭에 의해서 설명된다.
반응용기내의 산소분 및 수분은, 공급되는 가스의 순도, 공급배관내의 흡착수분, 반응용기자체의 미소누설과 기밀성 및 반응용기에의 기판반입시의 이들의 혼입에 의존한다. 기판반입시의 산소분 및 수분의 반응용기내로의 혼입은, 로드록실을 경유해서 기판을 반응용기내로 도입하는 가, 반응용기를 대기에 개방한 후 직접 반입하는 가에 크게 의존한다. 그러나, 반응용기를 대기에 개방한 경우에도, 그 후 승온하지 않고 충분히 장시간 반응용기내부의 가스를 치환하면, 잔류산소분 및 수분의 농도는 감소할 수 있지만, 양산시에는 효율이 나빠 적합하지 않다. 또, 에칭깊이는, 미리 설정한 온도까지 승온하는 데 필요한 시간의 영향도 받으므로, 열용량이 적은 기판유지부재를 이용해서 승온속도를 높이는 것이 요망된다. 이러한 실리콘의 에칭깊이의 제어는, 열처리시의 승온중 및 자연산화막의 제거중의 반응용기내의 잔류산소분 및 수분량을 제어함으로써 실현할 수 있다. 반응용기중의 잔류산소분 및 수분의 양을 제어하기 위해서는, 공급되는 가스종중의 산소분 및 수분을 제어함으로써 그리고 반응용기에의 기판의 반입·반출을 로드록실을 경유해서 행함으로써, 반응용기의 내면이 대기와 직접 접촉하는 것을 방지하는 것이 유효하다.
바람직하게는, 실리콘의 에피택셜성장법으로서 널리 이용되는 CVD법을 채용할 경우에는, 장치부근에 캐리어가스인 수소의 정제기를 설치한다. 또, 배관계와 반응용기의 기밀성을 보다 높인다. 또한, 전술한 자연산화막의 제거과정에서는, 불화수소가스를 이용하는 것이 바람직하다. 그리고, 실리콘에칭깊이가 상기 범위내로 제어되는 한 불화수소가스에 의한 처리는 채용해도 되고 채용하지 않아도 된다. 또한, 프리베이킹시간도 에칭깊이가 2nm를 초월하지 않도록 짧게 하는 것이 바람직하다.
도 5는, 이들 계 A 및 B에서, 다공질 실리콘상에 형성된 비다공질 단결정실리콘중에 도입된 적층결함밀도의, 에피택셜성장전의 프리베이킹온도에 대한 의존성을 비교해서 얻어진 데이터를 표시한 것이다.
계 B-1 및 B-2는, 사토씨 등(N. Sato et al., Jpn. J. Appl. Phs. 35, 1996, p.973)이 보고한 상기 계 B와 마찬가지의 처리장치를 이용한 경우 얻어진 데이터이다. 적층결함은, 에피택셜성장전의 프리베이킹온도를 올림에 따라 감소하고 있다. 또한, 계 B는, 성장초기에 실리콘계 소스가스를 미량 공급함으로써 성장속도를 현저하게 제어한 경우이다. 계 B-2는, 계 B-1에 비해서, 온도에 의존하지 않고 적층결함밀도가 약 1/3으로 감소하고 있다. 그러나, 어느 경우에서나, 전술한 바와 같이 적층결함밀도는 열처리온도를 고온으로 설정함으로써 저감되고 있으므로, 다공질 실리콘의 구조조대화 및 구멍분단은 필연적으로 일어난다.
한편, 계 A에서는, 적층결함밀도는, 1000℃를 초월하는 온도영역에서는 104/㎠대이지만, 적층결함밀도는 열처리온도를 올려도 계 B에서보다도 현저하게 감소되지 않는다. 하지만, 온도가 내려가면, 950℃부근에서 적층결함밀도의 최소값이 나타난다. 이 적층결함밀도는 950℃에서 102/㎠정도까지 감소되고 있다. 즉, 실리콘에칭깊이가 적은 계 A에서는, 저온에서 다공질 실리콘의 조대화 및 구조변화를 수반하지 않고 적층결함밀도를 저감시킬 수 있다. 적층결함밀도가 저온영역에서 최소값으로 되는 것은, 본 발명자들에 의해서 첫번째로 발견되었다.
이것은, 다음과 같이 설명될 수 있다. 실리콘 에칭깊이가 큰 계 B-1 및 B-2에서는, 승온과정에서 잔류산소분 및 수분으로 인해, 실리콘표면에 산화실리콘이 일단 형성된다. 저온영역에서는, 형성된 산화실리콘을 완전히 제거할 수 없으므로, 적층결함밀도가 높게 된다. 형성된 산화실리콘은, 열처리온도를 높이거나 시간을 충분히 길게 함으로써 제거되므로, 적층결함밀도는 감소하기 시작한다.
프리베이킹처리를 계속하면, 다공질 실리콘표면에서는 미소한 울퉁불퉁함을 없애 평탄한 표면으로 해서 표면에너지를 낮추도록 표면원자의 이동을 일으켜, 표면구멍의 대부분이 밀봉되어서 소실된다.
계 A에 있어서, 다공질 실리콘층을 형성한 기판을 프리베이킹처리만 실시한 후, 반응용기로부터 꺼내어, 고분해능 주사형 전자현미경(HR-SEM)으로 관찰하였다.
평가용 샘플로서 이용한 다공질 실리콘은, HF/C2H5OH/H2O혼합용액중에서 양극처리해서 제작하고, 다음에 400℃의 산소분위기중에서 1시간동안 열처리하였다. 그 후, 1.25중량% HF수용액중에 25초정도 침지하고, 수세후, 건조하였다. 그 후,얻은 기판을 계 A와 마찬가지 처리장치에 설치하였다.
도 6(A)는, 장치에 기판을 설치하기 직전의 다공질 실리콘표면의 SEM상을 모식적으로 표시한 것이다. 직경 10nm정도의 구멍이 1011/㎠의 밀도로 형성되어 있다.
950℃, 600Torr에서 2초간 열처리만 실시한 다공질 실리콘표면의 SEM상은 도 6(B)에 표시하였다. 구멍밀도는 다소 감소하고 있으나, 여전히 1010/㎠대이다.
한편, 1100℃에서, 2초간 처리한 다공질 실리콘표면을 관찰하면, 다공도는 크게 감소하여, 대략 106/㎠로 감소하고 있었다. 잔류한 구멍은 도 6(C)에 표시한 바와 같이 구멍직경이 크게 되어 있었다. 도 11(A) 내지 도 11(C)는 도 6(A) 내지 도 6(C)에 대응하는 주사형 전자현미경(SEM)상을 표시한 것이다.
구멍직경의 증대는, 잔류산소 및 수분에 의한 산화, 에칭, 표면원자의 확산에 의한 확대 및 인접하는 구멍의 합체의 결과를 일으킨다.
다음에, 다공질 실리콘상에 형성된 비다공질 단결정층이 적층결함에 어떻게 영향을 미치는 가를 조사하였다.
적층결함밀도에 대한 평가:
도 3에 표시한 바와 같이 로드록실을 부착한 CVD에피택셜성장장치에 있어서, CVD-SiC막으로 덮인 카본기판으로 이루어진 서스셉터를 750℃에서 가열하고, 다공질 실리콘이 형성된 실리콘웨이퍼를 로드록실을 경유해 반입하여 반응용기에 설치하였다. 그 후, 600Torr, 수소 43ℓ/분의 조건하에서, 온도를 900℃까지 100℃/분의 속도로 승온하고 900℃에서 2초간 유지하는 프리베이킹을 행하였다.
프리베이킹한 샘플의 온도를 750℃까지 100℃/분의 속도로 내리고, 웨이퍼를로드록실을 경유해 꺼냈고, 여기서, 다공질층의 표면구멍은, 열처리전에는 평균직경이 약 10nm인 구멍의 구멍밀도가 1011/㎠였으나, 1010/㎠까지 감소하였다. 단, 구멍직경은 10nm 그대로였다.
상기 프리베이킹후, 반응용기내에, SiH4를 28ppm의 농도로 소정 시간동안 지속적으로 첨가하고 나서, SiH4의 유량을 높여, 비다공질 단결정실리콘층의 에피택셜성장을 소망하는 층두께로 행하였다. 이 비다공질 단결정실리콘층의 적층결함밀도는 102/㎠였다.
비교를 위해, 1100℃의 온도에서 프리베이킹을 행하였고, 여기서, 다공질층의 표면구멍은, 열처리전에는 평균직경이 약 10nm인 구멍의 구멍밀도가 1011/㎠였으나, 106/㎠까지 감소하였고, 구멍직경도 20 내지 40nm로 확대되었다. 이러한 조건하에서, 열처리에 이어서, 수소가스에 실리콘계 소스가스를 첨가하여 단결정실리콘층의 에피택셜성장을 행하였다. 그 결과, 적층결함밀도는 104/㎠였다.
다공질 실리콘에는, 프리베이킹처리의 결과, 면내에서 인장응력이 커져 격자정수가 단결정실리콘의 격자정수보다도 커진다. 다공질 실리콘에 잔류하는 구멍의 둘레가장자리부에는, 이 인장응력이 집중되어 격자정수는 더욱 커져, 격자부정합에 의한 적층결함이 도입되기 쉽게 된다. 다공질 실리콘표면의 구멍의 평균구멍간 거리는 구멍밀도가 1011/㎠인 경우 약 30nm이다. 이 거리의 경우에는, 구멍크기 10 내지 20nm에 대해서, 충분히 크지 않으므로, 복수의 구멍이 상호 영향을 미쳐, 구멍 둘레가장자리에의 응력집중은 완화된다. 한편, 구멍밀도가 1010/㎠인 경우에는, 평균구멍간 거리는 100nm이고, 또한 구멍밀도가 109/㎠인 경우에는 평균구멍간 거리가 300nm이다. 구멍크기에 대해서 상기 거리가 충분한 경우에는, 구멍끼리의 상호작용에 의한 구멍둘레가장자리의 응력집중의 완화효과는 거의 없어지므로, 적층결함이 잔류구멍부분에 도입되기 쉬워진다. 이와 같이, 구멍밀도와 구멍직경이 다공질 실리콘상에 형성된 비다공질 단결정실리콘층중의 적층결함밀도에 영향을 미치는 것은 명백해졌다.
이 사실을 고려해서, 표면구멍밀도가 너무 낮지 않은 것이 더욱 요망된다는 것을 알 수 있다. 이를 위해서, 저온에서 프리베이킹을 행하는 것이 바람직하다.
또, 압력은, 다공질 실리콘표면에서의 실리콘원자의 표면확산과 구멍구조의 변질에 영향을 미쳐, 적층결함밀도에 영향을 미친다. 압력이 낮으면 낮을 수록 적층결함밀도가 낮은 영역의 발현은 저온에서 현저해진다. 2개의 전형적인 데이터가 도 7에 표시되어 있다.
또한, 표면구멍이 실리콘원자의 표면확산의 결과로서 현저하게 변형되어 확대되기 전에, 실리콘소스의 첨가, 즉 프리인젝션이나 에피택셜성장을 개시하면, 적층결함밀도가 102/㎠까지 감소하는 것도 새롭게 발견된 사실이다.
프리베이킹을 계속하면, 표면구멍의 큰 부분이 밀봉되어서 소실되나, 다공질 실리콘은 그 다공도에 따라서 단위면적당의 실리콘원자가 결핍되어 있기 때문에, 구멍을 모두 폐쇄하는 것은 비교적 곤란하여 잔류하는 밀봉되지 않은 구멍(잔류구멍)이 생기기 쉽다. 또한, 다공질 실리콘층과 비다공질 단결정실리콘기판사이에 작용하는 응력에 의해, 다공질 실리콘의 표면의 결정격자는 변형되나, 구멍밀도가 감소한 경우, 이 변형은 잔류구멍의 둘레가장자리부에 집중하므로, 잔류구멍부분에 적층결함이 도입되기 쉬운 것으로 여겨진다. 따라서, 프리베이킹에 있어서는, 표면구멍밀도가 너무 낮게 되기 전에, 프리인젝션공정처럼 실리콘소스를 첨가하는 다음공정으로 이행하는 것이 바람직하다.
예를 들면, 다공질 실리콘층의 표면은, 다음의 관계를 충족시키는 표면구멍밀도 혹은 헤이즈를 지니는 시점에서 프리인젝션공정으로 이행하는 것이 바람직하다. 얻어진 프리베이킹시간은 종래의 프리베이킹보다도 확실히 짧다.
프리베이킹은, 다공질 실리콘층의 표면구멍밀도의 변화율이 (프리베이킹직후의 표면구멍밀도)/(프리베이킹전의 표면구멍밀도)의 값인 α로 표현될 경우:
1≥α≥1/10000, 보다 바람직하게는
1≥α≥1/100
을 만족시키는 조건하에서, 혹은 다공질 실리콘의 헤이즈의 변화율이 (프리베이킹직후의 헤이즈)/(프리베이킹전의 헤이즈)의 값인 β로 표현될 경우:
1≤β≤3.5, 보다 바람직하게는 1≤β≤2
를 만족시키는 조건하에서 행하는 것이 바람직하다.
프리인젝션시에, 몇가지 방식으로 SiH4첨가시간을 변경하여 단결정실리콘층을 형성하고, 그들의 적층결함밀도를 측정하였다. 샘플은 적층결함밀도를 평가하는 데 사용한 샘플과 마찬가지 방법으로 제작하였다. 얻어진 결과는 도 8에 표시되어 있다.
도 8로부터 알 수 있는 바와 같이, SiH4의 첨가에 의해 적층결함밀도는 저감된다. 특히, 프리인젝션은 100초이상 행하는 것이 바람직하다.
프리인젝션시간은, 전자현미경에 의한 관찰에 의해 얻어진, 헤이즈측정결과에 의해서 설정하는 것이 가능하다. 헤이즈는, 레이저광 등의 평행광을 기판표면에 입사한 때의 산란광의 강도를 측정함으로써 구할 수 있다. 시판의 레이저광을 이용한 이물검사장치를 이용해서 간단히 측정하는 것도 가능하다. 레이저광의 파장은, 예를 들면 아르곤레이저의 488nm를 지니며, 이러한 단파장이 바람직하다. 단파장일수록, 광의 다공질층으로의 침입량이 깊지 않다. 그러므로, 에피택셜성장층의 결정성에 직접 영향을 미치는 다공질층의 근방에서 일어나는 구조변화를 예민하게 검지할 수 있다. 또한, 입사각은 큰 쪽이, 즉, 기판표면에 대해서 얕은 각도로 입사한 쪽이 다공질층내로의 광의 침입길이를 짧게 할 수 있어, 표면근방에서 일어나는 구조변화를 민감하게 측정하는 것이 가능하다.
SiH4의 첨가횟수를 여러가지 방식으로 변화시키면서 프리인젝션을 행하였다, 그 후, 에피택셜성장장치로부터 기판을 꺼내고 헤이즈를 측정하였다. 얻어진 결과는 도 9에 표시하였다.
프리인젝션에서는, 시간의 경과에 따라 헤이즈가 일단 증가한 후 감소하는 경향을 보인다. 본 실시형태예에 있어서는, 프리인젝션은 헤이즈가 최대값을 통과할 때까지 실리콘계 소스가스의 공급을 계속하는 것이 효과적이다. 도 9의 경우에는, 프리인젝션을 120초이상 행하는 것이 바람직하다. 상한치는 필요한 처리의 쓰루풋에 따라 적절하게 설정하면 된다.
이상의 설명을 요약하면, 본 실시형태예에서는, 처리장치에 다공질 실리콘을 지닌 기판을 설치한 후, 실리콘에칭깊이가 2nm이하, 바람직하게는 1nm이하인 범위에서 승온공정 및 자연산화막제거공정을 실시함으로써 적층결함밀도를 종래의 104/㎠대로부터 보다 낮은 값으로 저감시킬 수 있다. 본 실시형태예에 의해 달성할 수 있는 적층결함밀도는 1×103/㎠이하, 또는 102/㎠이하이다.
물론, 말할 것도 없이, 인터베이킹에 의해 비다공질 단결정층표면의 평탄성이 개선된다.
본 실시형태예에서는, 실리콘에칭깊이가 얕은 장치에 다공질 실리콘층을 지닌 기판을 설치해서, 에피택셜성장전의 프리베이킹시간을 제어한다. 이것에 의해, 종래법과 같이 고온의 프리베이킹을 행하는 일없이 적층결함밀도를 저감시킬 수 있으므로, 다공질층의 구조조대화와 구멍의 분단은 거의 생기지 않는다.
즉, 본 실시형태예에서는, 예를 들면 승온공정중에 에피택셜성장장치에 필연적으로 형성되는 자연산화막의 양이 제어되므로, 구멍직경이 커지는 것을 방지할 수 있다. 또, 자연산화막을 제거하는 열처리는 단시간에 저온에서 행하고, 다공질표면원자의 확산때문에 표면구멍이 거의 밀봉되기 전에 비다공질 단결정실리콘층의 형성 혹은 프리인젝션을 개시함으로써 구멍을 밀봉하고, 그 후 중간열처리(인터베이킹)를 행하므로, 다공질층과 비다공질 단결정실리콘층사이의 계면근방에 남아있는 변형은 제거해서, 다공질 실리콘층상에 적층결함밀도가 103/㎠이하이고 표면평탄성이 양호한 에피택셜실리콘층을 얻을 수 있다.
(실시형태예 4)
본 실시형태예는, 상기 실시형태예 1 내지 3과 마찬가지로 해서 다공질 실리콘층상에 비다공질 단결정층을 지닌 기판을, 별도의 기판상에 접합시킨 후, 해당 별도의 기판상에 비다공질 단결정실리콘층을 남긴 채 다공질 실리콘층을 제거해서 복합기판을 제작하는 실시형태예이다.
도 10(A)에 표시한 바와 같이, 적어도 표면쪽에 다공질 실리콘층(11)을 지닌 기판(10)을 준비한다.
다음에, 도 10(B)에 표시한 바와 같이, 다공질 실리콘층을, 전술한 바와 같이 밀봉처리한 후, 중간열처리(인터베이킹)한다.
다음에, 도 10(C)에 표시한 바와 같이, 에피택셜성장을 행하여 비다공질 단결정층(12)을 형성한다.
그 후, 도 10(D)에 표시한 바와 같이, 필요에 따라서, 사이에 절연층(14)을 개재해서 별도의 기판(13)에, 비다공질 단결정층(12)을 접합하여 다층구조체를 얻는다.
다음에, 도 10(E)에 표시한 바와 같이, 다층구조체로부터 불필요한 부분을 제거한다. 구체적으로는, 다층구조체로부터 다공질 실리콘층(11)과 비다공질 부분(15)을 제거한다.
본 실시형태예에서는, 다공질층의 구조변화, 조대화 및 구멍의 분단을 억제하고 있으므로, 다공질 실리콘층(11)을 제거할 경우에 이용되는 선택에칭에 있어서 선택성의 열화가 적다. 특히, 본 실시형태예에 의한 SOI층은 에피택셜성장에 의해 형성되고 있으므로, CZ(Chochralski)법으로 제작된 실리콘웨이퍼에서 킬러결함으로 되는 COP를 함유하지 않는다.
본 실시형태예에 있어서 행하는 접합에서는, 다공질 실리콘상에 형성된 비다공질 단결정실리콘층을 접합하는 별도의 기판은 특히 한정되지 않고, 예를 들면, 실리콘웨이퍼, 열산화실리콘막을 형성한 실리콘웨이퍼, 석영웨이퍼 등의 투명기판 및 사파이어웨이퍼 등, 상기 비다공질 단결정실리콘표면 혹은 그위에 형성된 막의 표면과 밀착가능한 평탄성을 지닌 것이면 된다.
또, 비다공질 단결정층(12)은 그대로 별도의 제 2의 기판표면과 직접 접합해도 되고, 혹은 도 10(D)에 표시한 절연층(14)과 같은 절연막을 경유해서 접합해도 된다. 후자의 경우에는, 접합전에 비다공질 단결정층표면 혹은 제 2기판표면의 적어도 한쪽에 막을 형성하는 것이 바람직하다. 형성되는 막은, 산화실리콘막 혹은 질화실리콘막이면 된다. 이러한 절연막대신에, SiGe, SiC, III-V족 화합물 혹은 II-VI족 화합물의 다결정막을 형성해도 되고, 또는 이들 재료의 막을 복수층 적층한 것이어도 된다.
접합전에는 접합면을 깨끗이 세정하는 것이 바람직하다. 세정은 통상의 반도체프로세스에서 이용되는 세정공정을 채용해도 된다. 또, 접합전에 질소플라즈마를 조사하는 등의 플라즈마처리를 행하여 접합강도를 높이는 것이 가능하다.
접합후에는, 열처리를 행하여 접합강도를 더욱 높이는 것이 바람직하다.
접합강도를 후속공정에 견딜 수 있을 정도로 충분히 높게 한 후, 후속공정을 개시한다. 연삭 등의 기계적 방법 혹은 에칭 등의 화학적 방법에 의해, 다공질층이 형성된 기판(10)의 뒷면쪽의 비다공질 부분(15)을 제거해서 다공질 실리콘층(11)을 표출시킨다. 혹은, 다공질화되지 않고 남아 있는 기판(10)의 뒷면쪽의 비다공질 부분(15)을, 다공질층의 안쪽 및/또는 비다공질 부분과 다공질층사이의 계면을 경계로 분리해서 다공질층을 표출해도 된다. 이 부분은, 예를 들면 단면으부터 쐐기를 삽입해서 기계적으로 분리하거나, 초음파 혹은 열응력을 활용해서 분리해도 된다. 또, 다층구조체의 측벽에 유체를 불어넣음으로써 다공질층을 파괴해서 분리하는 것도 바람직하다. 유체로서는, 예를 들면 액체나 기체를 이용하는 것이 바람직하고, 워터제트를 이용하는 것이 더욱 바람직하다. 또는 미리 다공질층중에 기계적 강도가 약한 고다공도의 층을 형성해 둠으로써, 비다공질 부분을 용이하게 분리해도 된다.
또한, 적층결함이 거의 없고 분리가 용이한 에피택셜층을 얻는 것을 고려해서, 다공도가 높은 제 1다공질 영역과 이 제 1다공질 영역상에 다공도가 낮은 제 2다공질 영역을 지닌 다공질층구조를 형성한 후, 제 2다공질 영역상에 에피택셜층을 형성한다. 여기서, 높은 다공도(즉, 고다공도)는 약 30% 내지 70%정도이고, 낮은 다공도는 10% 내지 30%정도이다.
이와 같이 해서 표출된 다공질층이나 부분적으로 잔류한 다공질층은, 필요에 따라 선택에칭에 의해 제거한다. 선택에칭용의 부식제로서는, HF/H2O2/H2O혼합용액을 이용하는 것이 바람직하다. 또, 반응중에 형성된 기포를 제거하기 위해 상기혼합용액에 에틸알콜, 이소프로필알콜 혹은 계면활성제를 첨가해도 된다.
다공질 실리콘을 제거한 표면(비다공질층(12))상에는 표면다공질실리콘의 구멍과 측벽의 주기를 반영한 불균일(울퉁불퉁함)이 존재한다. 왜냐하면, 이 표면은 비다공질 단결정실리콘과 다공질 실리콘사이의 계면에 상당하나, 양쪽모두 그 자체는 단결정실리콘이어서, 구멍이 있는 지 없는 지의 여부만의 차이이기 때문이다. 이 표면불균일은 연마에 의해 제거하면 된다. 그러나, 수소를 함유하는 환원성 분위기중에서 열처리함으로써 비다공질 단결정실리콘층의 두께를 거의 손실하지 않고 불균일을 제거해서 표면을 평탄화할 수 있다.
한편, 다공질 실리콘상의 에피택셜층의 결정성은, 일반적으로 p+형 실리콘(0.01Ω·㎝, 붕소도핑됨)을 다공질화한 쪽이 p-형 실리콘을 양극처리한 경우와 비교하면 훨씬 양호하나, 고농도붕소가 에피택셜성장시에 오토도핑 혹은 고상확산해서 에피택셜실리콘층으로 확산해 버릴 경우가 있다. 에피택셜실리콘층에 확산된 붕소는 다공질 실리콘을 제거한 후에도 잔류하여, SOI에 있어서의 활성층의 불순물밀도의 제어에 지장을 초래할 경우가 있다. 이 과제를 해결하기 위해서, 사토씨 등(N. Sato and T. Yonehara, Appl. Phys. Lett. 65, 1994, p.1924)이 제안한 바에 의하면, SOI구조가 완성된 기판을 수소분위기중에서 어닐링함으로써 붕소의 확산속도가 낮은 SOI층표면의 자연산화막을 제거하고, SOI층중의 붕소를 외부로 확산시킴으로써, 붕소의 저농도화를 실현하고 있다.
그러나, 에피택셜실리콘층에의 과도한 붕소확산은, 매립산화막중에의 붕소편입을 초래하여, 수소어닐링의 장시간화를 초래하므로, 처리비용의 증대 혹은 매립산화막중의 붕소농도의 제어성의 악화 등의 몇가지 문제를 일으키는 일이 있었다. 이 과제의 해결에는, 에피택셜실리콘층의 형성조건을 저온화하는 등 해서 붕소의 확산을 억제하는 것이 유효하다. 본 발명에 의하면, 에피택셜실리콘층의 형성조건은 구멍의 폐쇄와는 독립적으로 설정할 수 있으므로, 적절한 조건을 넓은 범위에 걸쳐서 설정가능하다.
본 실시형태예에서는, 저온베이킹을 채용할 수 있으므로, 다공질 실리콘과 비다공질 단결정실리콘간의 계면근방에 잔류할 수 있는 변형을 완화해서 평탄한 표면성을 실현할 수 있다. 따라서, 접합에 이용한 경우에는, 접합계면의 평탄성을 향상시키는 것이 가능하다.
(실시형태예 5)
전술한 실시형태예 1 내지 3에서 얻은, 다공질 실리콘과 그위에 형성된 비다공질 단결정실리콘층을 포함한 기판을 준비한다.
FIPOS법에 의해, 즉, 에피택셜성장된 단결정층을 부분적으로 제거한 후, 산화처리를 행하여 다공질실리콘층을 선택적으로 산화시키는 방법에 의해, SOI구조를 형성한다.
본 실시형태예에서는, 다공질층의 구조변화, 조대화 및 그의 구멍분단이 억제되고 있으므로, 선택산화에 있어서도 선택성의 열화가 적다.
(실시형태예 6)
전술한 실시형태예 1 내지 3에서 얻은, 다공질 실리콘과 그위에 형성된 비다공질 단결정실리콘층을 포함한 기판을 준비한다.
단결정층에 소망의 도펀트를 확산시켜서 MOS트랜지스터나 바이폴라트랜지스터를 제작한다.
다공질 실리콘에는, 게터링작용이 있으므로, SOI구조를 형성하지 않아도, 비다공질 단결정층을 이용해서 MOS트랜지스터나 바이폴라트랜지스터 등의 활성층을 직접 형성하면, 금속에 의한 오염 등의 불순물에 의한 오염내성을 높일 수 있다.
이하, 본 발명을 주어진 실시예에 의해 상세히 설명한다.
(실시예 1)
950℃, 600Torr 프리베이킹(2초 또는 120초) 및 프리인젝션/1100℃ 인터베이킹(10초)/2㎛ 에피택시:
1) p형 불순물로서 붕소를 첨가하여, 비저항 0.015Ω·㎝±0.005Ω·㎝로 한 6인치(100)의 p+형 CZ실리콘웨이퍼를 준비하였다.
2) HF(불화수소) 49중량%의 불화수소산과 에틸알콜을 2:1의 비율로 혼합한 용액중에서, 상기 실리콘웨이퍼를 양극으로, 6인치직경의 백금판을 음극으로 해서 실리콘웨이퍼와 대향하도록 설치하였다. 상기 실리콘웨이퍼의 뒷면쪽은 마찬가지 용액을 통해서 별도의 p+형 실리콘웨이퍼의 표면쪽과 대향시키고, 가장 끝에 위치한 웨이퍼는 6인치직경의 백금판을 대향시켰다. 웨이퍼와 웨이퍼사이의 용액은 웨이퍼에 의해 격리시켜 서로 도통하지 않도록 배치하였다. 상기 실리콘웨이퍼양극과 백금음극과의 사이에 전류밀도 10mA/㎠에서 12분간 전류를 흘려서 상기 실리콘웨이퍼를 양극처리하여, 각 웨이퍼표면에 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 이어서, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기중에서 1시간 산화처리를 실시하였다. 이 산화처리에 의해서는 5nm이하의 두께의 산화막밖에 형성되지 않으므로, 산화실리콘막은 다공질 실리콘층표면과 구멍측벽에만 형성되고, 구멍측벽의 내부에는 단결정실리콘의 영역이 남게 된다.
4) HF를 물로 1.25중량%의 농도로 희석해서 제조한 불화수소산에 상기 웨이퍼를 30초정도 노출시키고, 이어서, 10분간 순수에 침지해서, 오버플로린스를 행하여 다공질 층표면에 형성된 매우 얇은 산화실리콘막을 제거하였다.
이하의 공정 5) 내지 7)은 참고용 공정이다.
5) 로드록실과, 웨이퍼이송용 로보트가 세트된 이송실과, 프로세스실이 순차 접속된 CVD에피택셜성장장치를 이용하였다. 이 장치의 로드록실에, 미리 준비해둔 SOI기판을 HF산침지하고 수세해서 건조시킨 후, SOI층의 두께를 광간섭층두께계에 의해 측정하고, 웨이퍼캐리어에 넣은 상태에서 설치하였다. 로드록실은 대기압에서부터 드라이펌프에 의해 1Torr이하로 감압한 후, 내부에 N2를 흘려서 내부압력을 80Torr로 설정하였다. 이송실은, 미리 N2를 흘려서 80Torr로 유지되어 있었다. 프로세스실에는, 웨이퍼를 유지하기 위하여 카본기판에 CVD-SiC막을 피복한 서스셉터가 설치되어 있다. 서스셉터는, IR램프에 의해서 미리 750℃정도로 승온하고 있다. 프로세스실내에는, 가열한 팔라듐합금을 이용한 수소정제기에 의해 정제된 수소가스가 미리 약 10m길이의 내벽연마한 스테인레스강관에 의해 공급되고 있다.
웨이퍼는, 로드록실로부터 이송실을 경유해서 프로세스실에 이송로보트에 의해 반송되어, 서스셉터상에 설치되었다.
6) 프로세스실내부의 압력을 600Torr로 설정한 후, 서스셉터상에 설치된 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로 승온하여, 950℃에서 2초간 유지한 후, 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다. 또 1매의 웨이퍼는, 950℃에서 120초간 유지하고, 이것이외에는, 마찬가지 처리를 해서 로드록실로 복귀시켰다.
7) 이들 웨이퍼를 로드록실로부터 꺼냈다. 재차 SOI층의 두께를 측정한 바, SOI층의 두께손실은 모든 웨이퍼에 있어서 1nm미만이었다.
8) 상기 공정 4)의 처리를 종료한 다공질 웨이퍼를, 전술한 에피택셜성장장치의 프로세스실로 이송하였다.
9) 프로세스실내부의 압력을 600Torr로 설정한 후, 서스셉터상에 놓인 웨이퍼를 IR램프에 의해 가열해서 매분 100℃의 속도로 승온하고, 프리베이킹처리로서 950℃에서 2초간 유지한 후, 농도가 28ppm이 되도록 수소캐리어가스에 SiH4를 첨가해서, 200초간 프리인젝션처리를 행하고 SiH4의 첨가를 종료하였다. 그 후, H2캐리어가스중에서 온도를 1100℃로 올려 10초간 인터베이킹처리를 실시하였다. 다음에, 온도를 900℃로 내리고, 이번에는 SiH2Cl2를 농도 0.5몰%가 되도록 다량 첨가하고, 압력을 80Torr로 설정해서, 비다공질 단결정실리콘층을 2㎛의 두께로 형성하였다. 그 후, 수소분위기중에서 900℃의 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다.
또 1매의 웨이퍼는 950℃의 수소분위기중에서의 프리베이킹시간을 120초로 하고, 이것 이외에는 마찬가지 처리를 행한 후 로드록실로 복귀시켰다. 이들 프리베이킹시간은 전술한 바람직한 조건 α 및 β를 충족시켰다.
10) 상기 공정 9)의 처리가 종료된 웨이퍼를 결함현실화에칭해서, 비다공질 단결정실리콘층에 도입된 결정결함을 현실화한 후, 노마르스키 미분간섭현미경으로 관찰하였다. 관찰된 결함은 적층결함이 99%이상 점유하고 있었다. 적층결함의 밀도는 프리베이킹 2초의 경우, 84㎝-2, 프리베이킹 60초의 경우 160㎝-2였으므로, 프리베이킹 1100℃에서 120초의 경우의 1.5×104/㎠에 비해서 급격하게 감소되었다. 특히, 950℃에서 2초간의 프리베이킹의 경우, 100㎝-2미만의 적층결함밀도가 얻어졌다.
11) 상기 9)의 처리가 종료된 웨이퍼를 원자력현미경으로 측정한 바, 20평방㎛의 영역에서의 표면조도(Rrms)는 모든 웨이퍼에서 0.2nm로, 시판의 실리콘웨이퍼의 표면조도와 마찬가지로 양호하였다. 한편, 인터베이킹을 행하지 않은 경우의 표면조도는 0.35nm였다.
(실시예 2)
950℃, 600Torr 프리베이킹(2초) 및 프리인젝션/1100℃ 인터베이킹(30초)/0.32㎛ 에피택시/접합에치백(etch back):
1) p형 불순물로서 붕소를 첨가하여, 비저항 0.015Ω·㎝±0.01Ω·㎝로 한8인치(100)의 p+형 CZ실리콘웨이퍼를 준비하였다.
2) HF 49중량%의 불화수소산과 에틸알콜을 2:1의 비율로 혼합한 용액중에서, 전류밀도 10mA/㎠에서 12분간 전류를 흘려서 상기 실리콘웨이퍼를 양극처리하여, 실시예 1과 마찬가지로 각각 12㎛두께의 다공질 실리콘층을 형성한 복수의 웨이퍼를 준비하였다.
3) 이어서, 다공질 실리콘층을 형성한 웨이퍼에 400℃의 산소분위기중에서 1시간 산화처리를 실시하였다. 이 산화처리에 의해서는 5nm이하의 두께의 산화막만이 형성되므로, 산화실리콘막은 다공질 실리콘층표면과 구멍측벽에만 형성되고, 구멍측벽의 내부에는 단결정실리콘의 영역이 남게 된다.
4) HF를 물로 1.25중량%의 농도로 희석해서 제조한 불화수소산에 상기 웨이퍼를 30초정도 노출시키고, 이어서, 10분간 순수에 침지해서, 오버플로린스를 행하여 다공질 층표면에 형성된 매우 얇은 산화실리콘막을 제거하였다.
5) 웨이퍼를 웨이퍼캐리어에 넣은 상태에서 세트하는 로드록실과, 웨이퍼이송용 로보트가 세트된 이송실과, 프로세스실이 순차 접속된 CVD에피택셜성장장치를 이용하였다. 이 장치의 로드록실에, 상기 웨이퍼를 상기 캐리어에 넣어서 설치하였다. 로드록실은 대기압에서부터 드라이펌프에 의해 1Torr이하로 감압한 후, 내부에 N2를 흘려서 80Torr로 설정하였다. 이송실은, 미리 N2를 흘려서 80Torr로 유지되어 있었다. 프로세스실에는, 웨이퍼를 유지하기 위하여 카본기판에 CVD-SiC막을 피복한 서스셉터가 설치되어 있다. 서스셉터는, IR램프에 의해서 미리 750℃정도로 승온하고 있다. 프로세스실내에는, 가열한 팔라듐합금을 이용한 수소정제기에 의해 정제된 수소가스가 미리 약 10m길이의 내벽연마한 스테인레스강관에 의해 공급되고 있다.
웨이퍼는, 로드록실로부터 이송실을 경유해서 프로세스실에 이송로보트에 의해 반송되어, 서스셉터상에 설치되었다.
6) 서스셉터상에 설치된 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로 승온하여, 프리베이킹으로서 950℃에서 2초간 유지하였다. 프리인젝션으로서, 농도가 28ppm이 되도록 수소캐리어가스에 SiH2Cl2를 첨가해서, 200초간 처리를 행하고, SiH2Ci2의 첨가를 종료하였다. 그 후, H2캐리어가스중에서 온도를 1100℃로 올려 30초간 인터베이킹처리를 실시하였다. 다음에, 온도를 900℃로 내리고, 이번에는 SiH2Cl2를 농도 0.5몰%가 되도록 첨가해서, 비다공질 단결정실리콘층을 0.32㎛의 두께로 형성하였다. 그 후, 수소분위기중에서 900℃의 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다. 이와 같이 해서 형성된 비다공질 단결정실리콘층의 두께는 평균 0.32㎛로, 최대치와 최소치간의 차는 8nm였다.
7) 비다공질 단결정실리콘을 에피택셜성장한 웨이퍼를 세로형 로에 설치하고, 산소와 수소를 연소해서 형성한 수증기와 잔류산소의 혼합기체중, 1000℃에서 열처리에 의해 상기 비다공질 단결정실리콘의 표면을 산화해서, 208nm 두께의 산화실리콘막을 형성하였다.
8) 상기 웨이퍼와 제 2웨이퍼를 실리콘반도체디바이스처리에 사용되는 세정라인에서 깨끗이 세정한 후, 양 웨이퍼의 제 1주면끼리를 천천히 중첩해서, 그들의 중앙을 눌러, 양 웨이퍼를 접합하였다.
9) 이어서, 이와 같이 해서 접합된 웨이퍼세트를 세로형 로에 설치해서 산소분위기중에서 1100℃에서 1시간 열처리하였다.
10) 다공질 실리콘층을 형성한 웨이퍼의 뒷면쪽을 그라인더에 의해 연삭하여, 다공질 실리콘층을 웨이퍼면전체에 걸쳐 노출시켰다.
11) 이와 같이 해서 노출된 다공질 실리콘층을, 불화수소산과 과산화수소수와의 혼합용액에 침지한 바, 2시간내에 다공질 실리콘층은 모두 제거되어, 웨이퍼전체면에서 비다공질 단결정실리콘층과 열산화실리콘막에 의한 간섭색이 관찰되었다.
12) 상기 공정 11)이 종료된 실리콘웨이퍼를, 실리콘반도체디바이스처리에 일반적으로 사용되는 세정라인에서 세정한 후, 세정된 웨이퍼를 세로형 수소어닐링로에 설치해서, 수소 100%의 분위기중에서, 1100℃에서 4시간의 열처리를 행하였다. 수소가스는 총길이 약 7m의 내벽연마스테인레스강관을 통해 해당 로에 접속된 팔라듐합금을 이용한 시판의 수소정제기에서 미리 정제되어 있다.
13) 이와 같이 해서, 제 2실리콘웨이퍼상에 200nm두께의 산화실리콘층과 200nm두께의 단결정실리콘층이 적층된 SOI구조의 웨이퍼가 제작되었다.
이와 같이 해서 형성된 단결정실리콘층의 두께는 평균 201nm로, 최대치와 최소치간의 차는 8nm였다.
이들 SOI구조의 웨이퍼를 결함현실화에칭하여 단결정실리콘층을 130nm 제거한 후, HF농도가 49중량%인 불화수소산에 3분간 침지한 결과, 결함현실화에칭에 의해 에칭된 단결정실리콘에 잔류하는 결정결함의 부분으로부터 매립산화막이 불화수소산에 의해 에칭되므로, 노마르스키 미분간섭현미경으로 용이하게 적층결함밀도를 측정할 수 있다. 관찰된 적층결함밀도는 64㎝-2였다.
상기 수소어닐링의 결과로서, 비다공질 단결정실리콘층에 도입된 적층결함이 감소되었다.
이들 SOI구조의 웨이퍼에 대해, 헤이즈를 이물검사장치로 측정한 바, 헤이즈는 0.18ppm이었다. 한편, 상기 공정 6)에서 프리베이킹을 행하지 않은 경우에 있어서의 헤이즈는 0.8ppm이었다.
이들 SOI웨이퍼의 표면상에 형성된 단결정실리콘층의 표면을 불화수소산에 침지한 후, 수세하고 알칼리용액으로 에칭하여 제거하였다. 그후, 노출된 산화실리콘막을 불화수소산으로 제거하였다. 이와 같이 해서 노출된 각각의 접합계면을 원자력현미경으로 관찰하였다. 20평방㎛영역에서의 관찰결과, 양호한 평면이 관찰되어, 표면조도(Rrms)는 0.3nm였다. 또, 10nm이상의 깊이의 오목부는 관찰되지 않았다.
한편, 상기 공정 6)의 처리에서 1100℃에서의 프리베이킹을 행하지 않은 경우에는, 약 1평방㎛영역에 1개정도의 빈도로 크기 100nm, 깊이 10 내지 20nm의 오목부가 관찰되었다.
14) 적층결함밀도가 100㎝-2를 하회하고, 또 층두께가 균일하며, 접합계면이 평탄한 박막SOI층을 얻었다.
(실시예 3)
900℃, 450Torr 프리베이킹(2초 또는 120초) 및 프리인젝션/1050℃ 인터베이킹(30초)/2㎛ 에피택시:
1) 실시예 1과 마찬가지의 실리콘웨이퍼를 준비하였다.
2) 각 웨이퍼표면에, 실시예 1과 마찬가지 방법으로 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼를, 400℃의 산소분위기중에서 1시간 산화처리하였다.
4) 다공질 실리콘층표면상에 형성된 매우 얇은 산화실리콘막을 실시예 1과 마찬가지 방법으로 제거하였다.
5) 상기 공정 4)의 처리가 종료된 웨이퍼를, 실시예 1에서 사용한 것과 동일한 에피택셜성장장치의 프로세스실로 반송하였다.
6) 프로세스실내부의 압력을 450Torr로 설정한 후, 서스셉터위에 설치한 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로 승온하여, 프리베이킹으로서 900℃에서 2초간 유지하였다. 다음에, 농도가 28ppm이 되도록 수소캐리어가스에 SiH4를 첨가해서, 200초간 프리인젝션처리를 행하였다. SiH4의 첨가 종료후, 온도를 1050℃로 올려 30초간 인터베이킹처리를 실시하였다. 다음에, 압력을 80Torr로 감압하고, 온도도 900℃로 내리고, 이번에는 SiH2Cl2를 농도 0.7몰%가 되도록 첨가하여, 비다공질 단결정실리콘층을 2㎛의 두께로 형성하였다. 그 후, 수소분위기중에서 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다.
또 1매의 웨이퍼는 900℃의 수소분위기중에서의 프리베이킹시간을 120초로 하고, 이것 이외에는 마찬가지 처리를 행한 후 로드록실로 복귀시켰다.
7) 상기 공정 6)의 처리가 종료된 웨이퍼의 표면조도를 원자력현미경으로 측정한 바, 20평방㎛의 영역에서의 표면조도(Rrms)는 모든 웨이퍼에서 0.22nm로, 시판의 실리콘웨이퍼의 표면조도와 마찬가지로 양호하였다. 한편, 1050℃에서 30초간의 인터베이킹을 행하지 않은 경우의 표면조도는 0.37nm였다.
8) 상기 공정 7)의 처리가 종료된 웨이퍼를 결함현실화에칭해서, 비다공질 단결정실리콘층에 도입된 결정결함을 현실화한 후, 노마르스키 미분간섭현미경으로 관찰하였다. 관찰된 결함은 적층결함이 99%이상 점유하고 있었다. 적층결함의 밀도는 프리베이킹 2초의 경우, 350㎝-2, 프리베이킹 60초의 경우 400㎝-2였으므로, 프리베이킹 1100℃에서 120초의 경우의 1.5×104/㎠에 비해서 급격하게 감소되어, 1000㎝-2미만이었다.
(실시예 4)
870℃, 80Torr 프리베이킹(5초 또는 60초) 및 프리인젝션/1000℃, 80Torr 인터베이킹(30초)/2㎛ 에피택시:
1) 실시예 1과 마찬가지의 실리콘웨이퍼를 준비하였다.
2) 각 웨이퍼표면에, 실시예 1과 마찬가지 방법으로 12㎛두께의 다공질 실리콘층을 형성하였다.
3) 다음에, 다공질 실리콘층을 형성한 웨이퍼를, 400℃의 산소분위기중에서 1시간 산화처리하였다.
4) 다공질 실리콘층표면상에 형성된 매우 얇은 산화실리콘막을 실시예 1과 마찬가지 방법으로 제거하였다.
5) 상기 공정 4)의 처리가 종료된 웨이퍼를, 실시예 1에서 사용한 것과 동일한 에피택셜성장장치의 프로세스실로 반송하였다.
6) 프로세스실내부의 압력을 80Torr로 설정한 후, 서스셉터위에 설치한 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로 승온하여, 프리베이킹으로서 860℃에서 5초간 유지하였다. 다음에, 농도가 35ppm이 되도록 수소캐리어가스에 SiH4를 첨가해서, 150초간 프리인젝션처리를 행하였다. SiH4의 첨가종료후, 온도를 1000℃로 올려 20초간 인터베이킹처리를 실시하였다. 다음에, SiH2Cl2를 농도 1몰%가 되도록 첨가하여, 비다공질 단결정실리콘층을 2㎛의 두께로 형성하였다. 그 후, 수소분위기중에서 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다.
또 1매의 웨이퍼는 프리베이킹시간을 60초로 하고, 이것 이외에는 마찬가지처리를 행한 후 로드록실로 복귀시켰다.
7) 상기 처리가 종료된 웨이퍼의 표면조도를 원자력현미경으로 측정한 바, 20평방㎛의 영역에서의 표면조도(Rrms)는 모든 웨이퍼에서 0.2nm로, 시판의 실리콘웨이퍼의 표면조도와 마찬가지로 양호하였다. 한편, 인터베이킹을 행하지 않은 경우의 표면조도는 0.35nm였다.
8) 상기 공정 7)의 처리가 종료된 웨이퍼를 결함현실화에칭해서, 비다공질 단결정실리콘층에 도입된 결정결함을 현실화한 후, 노마르스키 미분간섭현미경으로 관찰하였다. 관찰된 결함은 적층결함이 99%이상 점유하고 있었다. 적층결함의 밀도는, 프리베이킹 2초의 경우 120㎝-2, 프리베이킹 30초의 경우 430㎝-2였으므로, 프리베이킹 1100℃에서 120초의 경우의 1.5×104/㎠에 비해서 급격하게 감소되어, 1000㎝-2미만이었다.
(실시예 5)
950℃ 프리베이킹(2초) 및 프리인젝션/1100℃ 인터베이킹(40초)/0.32㎛ 에피택시/접합분리:
1) 실시예 2에서 사용한 것과 마찬가지의 실리콘웨이퍼를 준비하였다.
2) 상기 실리콘웨이퍼를 불화수소산용액중에서 양극처리하였다.
제 1양극처리는 이하의 조건하에서 행하였다.
전류밀도: 7mA/㎠
양극처리용액: HF:H2O:C2H5OH=1:1:1
시간: 5분
다공질 실리콘층의 두께: 5㎛
그 후, 제 2양극처리는 이하의 조건하에서 행하였다.
전류밀도: 50mA/㎠
양극처리용액: HF:H2O:C2H5OH=1:1:1
시간: 10초
다공질 실리콘층의 두께: -0.2㎛
이와 같이 해서 각 웨이퍼표면상에 형성된 저다공도의 다공질 층의 두께는 5㎛였다.
이 양극처리의 결과로서, 제 2조건하에서 형성된 다공질 실리콘층의 다공도가 높아, 저다공도의 다공질층아래에 구조적으로 취약한 고다공도의 박층이 형성되었다.
3) 이어서, 다공질 실리콘층을 형성한 웨이퍼를, 400℃의 산소분위기중에서 1시간 산화처리하였다.
4) HF를 물로 1.25중량%의 농도로 희석해서 제조한 불화수소산에 상기 웨이퍼를 30초정도 노출시키고, 이어서, 10분간 순수에 침지해서, 오버플로린스를 행하여 다공질 층표면에 형성된 매우 얇은 산화실리콘막을 제거하였다.
5) 서스셉터상에 설치된 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로승온하여, 프리베이킹으로서 950℃에서 2초간 유지하였다. 다음에, 농도가 28ppm이 되도록 수소캐리어가스에 SiH4를 첨가해서, 200초간 프리인젝션처리를 행하였다. SiH4첨가종료후, 온도를 1050℃로 올려 40초간 인터베이킹처리를 실시하였다. 다음에, 온도를 900℃로 내리고, 이번에는 H2캐리어가스에 SiH2Cl2를 농도 0.5몰%가 되도록 첨가해서, 비다공질 단결정실리콘층을 0.32㎛의 두께로 형성하였다. 그 후, 수소분위기중에서 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다. 이와 같이 해서 형성된 비다공질 단결정실리콘층의 두께는 평균 0.32㎛로, 최대치와 최소치간의 차는 8nm였다.
6) 비다공질 단결정실리콘을 에피택셜성장한 웨이퍼를 세로형 로에 설치하고, 산소와 수소를 연소해서 형성한 수증기와 잔류산소의 혼합기체중, 1000℃에서 열처리에 의해 상기 비다공질 단결정실리콘의 표면을 산화해서, 208nm 두께의 산화실리콘막을 형성하였다.
7) 상기 공정 6)을 거친 웨이퍼와 별도로 준비한 웨이퍼(제 2웨이퍼)를 실리콘반도체디바이스처리에 사용되는 세정라인에서 깨끗이 세정한 후, 양 웨이퍼의 제 1주면끼리를 천천히 중첩해서, 그들의 중앙을 눌러, 양 웨이퍼를 접합하였다.
8) 이어서, 이와 같이 해서 접합된 웨이퍼세트를 세로형 로에 설치해서 산소분위기중에서 1100℃에서 1시간 열처리하였다.
9) 상기 접합된 각 웨이퍼세트의 측벽에 워터제트를 불어넣은 바, 고다공도의 층이 균열되어, 웨이퍼는 2부분으로 분리되었다.
웨이퍼의 분리방법은, 이 방법외에도, 압력, 인장력, 전단력 혹은 쐐기를 이용해서 외압을 인가하는 방법, 초음파를 인가하는 방법, 열을 가하는 방법, 산화에 의해 다공질 실리콘을 팽창시켜 다공질 실리콘내부에 내압을 거는 방법 또는 다공질 실리콘을 펄스방식으로 가열해서 열응력을 가하거나 연화시키는 방법 등이 있다. 이들 어느 방법에 의해서도 웨이퍼를 분리하는 것이 가능하다.
10) 표면에 노출된 다공질 실리콘층을 지닌 제 2웨이퍼를, 불화수소산과 과산화수소수와의 혼합용액에 침지한 바, 약 2시간내에 다공질 실리콘층은 모두 제거되어, 웨이퍼전체면에서 비다공질 단결정실리콘층과 열산화실리콘막에 의한 간섭색이 관찰되었다.
11) 상기 공정 10)의 처리가 종료된 실리콘웨이퍼를, 실리콘반도체디바이스처리에 일반적으로 사용되는 세정라인에서 세정한 후, 세정된 웨이퍼를 세로형 수소어닐링로에 설치해서, 수소 100%의 분위기중에서, 1100℃에서 4시간의 열처리를 행하였다. 수소가스는 총길이 약 7m의 내벽연마스테인레스강관을 통해 해당 로에 접속된 팔라듐합금을 이용한 시판의 수소정제기에서 미리 정제되어 있다.
12) 이와 같이 해서, 제 2실리콘웨이퍼상에 200nm두께의 산화실리콘층과 200nm두께의 단결정실리콘층이 적층된 구조를 지닌 SOI웨이퍼를 제작하였다.
이와 같이 해서 형성된 단결정실리콘층의 두께는 평균 201nm로, 최대치와 최소치간의 차는 8nm였다.
13) 이들 웨이퍼를 결함현실화에칭하여 단결정실리콘층을 130nm 제거한 후, HF농도가 49중량%인 불화수소산에 3분간 침지하였다. 노마르스키 미분간섭현미경으로 관찰된 적층결함밀도는 64㎝-2였다. 상기 수소어닐링의 결과로서, 비다공질 단결정실리콘층에 도입된 적층결함이 감소되어 있었다.
14) 이들 웨이퍼에 대해, 헤이즈를 이물검사장치로 측정한 바, 헤이즈는 0.18ppm이었다. 한편, 상기 공정 5)의 처리에서 프리베이킹을 행하지 않은 경우에 있어서의 헤이즈는 0.8ppm이었다.
이들 SOI웨이퍼의 표면상에 형성된 단결정실리콘층의 표면을 불화수소산에 침지한 후, 수세하고 알칼리용액으로 에칭하여 제거하였다. 그후, 노출된 산화실리콘막을 불화수소산으로 제거하였다. 이와 같이 해서 노출된 각각의 접합계면을 원자력현미경으로 관찰하였다. 20평방㎛영역에서의 관찰결과, 양호한 평면이 관찰되어, 표면조도(Rrms)는 0.32nm였다. 또, 10nm이상의 깊이의 오목부는 관찰되지 않았다. 한편, 상기 공정 5)의 처리에서 프리베이킹을 행하지 않은 경우에는, 약 1평방㎛영역에 1개정도의 빈도로 크기 100nm, 깊이 10 내지 20nm의 오목부가 관찰되었다.
이와 같이 해서, 적층결함밀도가 100㎝-2미만이고, 또 두께가 균일하며, 접합계면이 평탄한 박막SOI층을 얻었다.
(실시예 6)
950℃, 80Torr 프리베이킹(2초) 및 프리인젝션/1100℃ 인터베이킹(30초)/헤테로에피택시:
1) 615㎛의 두께를 지닌 비저항 0.01Ω·㎝의 6인치직경(100)의 p+형 단결정실리콘기판 4매를, 알콜로 희석한 불화수소산용액중에서, 양극처리하였다. 이와 같이 해서, 그들의 경면인 한쪽의 주면에 다공질 실리콘층을 형성하였다.
양극처리는 이하의 조건하에서 행하였다.
전류밀도: 7mA/㎠
양극처리용액: HF:H2O:C2H5OH=1:1:1
시간: 12분
다공질 실리콘층의 두께: 10㎛
다공도: 20%
2) 이어서, 다공질 실리콘층을 형성한 웨이퍼를, 400℃의 산소분위기중에서 1시간 산화처리하였다.
3) HF농도로 1.25중량%인 불화수소산에 상기 웨이퍼를 30초정도 노출시키고, 이어서, 10분간 순수에 침지해서, 오버플로린스를 행하여 다공질 층표면에 형성된 매우 얇은 산화실리콘막을 제거하였다.
4) 실시예 1에서 사용한 것과 마찬가지 장치의 서스셉터상에 설치된 상기 웨이퍼를 IR램프로 가열해서 매분 100℃의 속도로 승온하여, 프리베이킹으로서 950℃에서 2초간 유지하였다. 다음에, 농도가 28ppm이 되도록 수소캐리어가스에 SiH4를 첨가해서, 200초간 프리인젝션처리를 행하였다. SiH4첨가종료후, 1100℃에서 30초간 인터베이킹처리를 실시하였다. 그 후, 수소분위기중에서 온도를 750℃까지 내리고, 웨이퍼를 재차 이송로보트에 의해 이송실을 경유해서 로드록실로 인출하였다. 이와 같이 해서 다공질화된 표면층의 두께는 평균 0.32㎛였다.
이와 같이 해서 형성된 각 다공질 실리콘층상에, MOCVD법에 의해 단결정 GaAs를 1㎛의 두께로 에피택셜성장하였다. 성장조건은 다음과 같았다:
소스가스: TMG(트리메틸갈륨)/AsH3/H2
가스압력: 80Torr
온도: 700℃
투과전자현미경에 의한 단면관찰결과, GaAs층에 적층결함이 도입되어 있지 않았고, 양호한 결정성을 지닌 GaAs층이 형성된 것이 확인되었다. 동시에, 표면을 실리콘으로 밀봉한 다공질 실리콘층과 GaAs층사이에는 매우 급준한 계면이 형성되어 있는 것도 확인되었다.
또, 결함현실화에칭에 의해, 광학현미경상에서 현실화된 적층결함을 계수하여 적층결함밀도를 구한 바, 약 1×104/㎠였다.
(실시예 7)
다공질 실리콘층을 지닌 기판을, 950℃에서 프리베이킹 및 프리인젝션을 행한 후, 1100℃에서 30초간 중간열처리(인터베이킹)를 행하였다. 이어서, 900℃에서 0.32㎛두께의 단결정실리콘층을 에피택셜성장에 의해 형성한 후, 실시예 2와 같은 접합법에 의해 SOI구조를 형성하고 나서, 얻은 SOI층을 알칼리용액으로 에칭하여 제거하였다. 또, 매립절연물층인 산화실리콘층을 불화수소산으로 제거한 후, 원자력현미경으로 관찰하였다. 이 SOI구조에서는, 다공질 실리콘상에 형성된 에피택셜실리콘층을 열산화해서 다른쪽의 실리콘웨이퍼에 접합하고 있으므로, 접합계면은 SOI구조의 실리콘기판과 매립산화실리콘층과의 계면인 바, 이 계면을 노출시켜서 관찰하였다.
본 실시예에서 얻은 샘플은, 1100℃에서 30초의 중간열처리를 실시하지 않은 샘플에 있어 관찰되었던 크기 100nm, 깊이 17nm정도의 오목부가 전혀 관찰되지 않았다.
이러한 오목부가 존재할 경우, SOI구조를 시판의 이물검사장치로 관찰한 경우에, 헤이즈값이 예를 들면 1ppm이지만, 오목부가 관찰되지 않을 경우에는, 단결정실리콘웨이퍼에 상당하는 0.1ppm오더의 헤이즈만이 관찰된다. 따라서, 헤이즈가 낮으면, 0.2㎛이하의 매우 미소한 이물도 이물검사장치에서 헤이즈에 의한 산란에 의해 가려지는 일없이 검지가능하다. 또한, 본 실시예에서는, 디바이스를 제작할 때에, 계면에서의 접합강도가 부족해서 프로세스도중에 분리를 일으킬 가능성도 전혀 없다.
이상 설명한 바와 같이, 중간열처리에 의해, 비다공질 단결정층표면의 평탄성과, 표면구멍이 밀봉된 다공질 실리콘층의 표면평탄성을 향상시킬 수 있다.
또, 실리콘에칭깊이가 2nm이하, 보다 바람직하게는 1nm이하로 제어되는 조건하에서 베이킹을 행하면, 용이하게, 비다공질 단결정층의 적층결함밀도를 1000/cm2미만은 물론, 100/cm2미만으로도 할 수 있다. 그 결과, 접합에 의한 SOI기판의 제작방법에 적용하면, 두께가 균일하고, 또 적층결함이 매우 적고, 또한, 접합계면이 평탄한 SOI층을 얻는 것이 가능해진다.
이상, 본 발명에 의하면, 중간열처리를 행하지 않고 비다공질 단결정실리콘층을 형성한 경우보다도 평탄한 표면을 지닌 비다공질 단결정층을 얻을 수 있다. 또, 비다공질 단결정층을 완성한 후 열처리를 행함으로써 중간열처리없이 표면을 평탄화한 경우보다도 훨씬 효율적으로 표면을 평탄화할 수 있다.

Claims (29)

  1. 다공질 실리콘층의 표면상에 비다공질 단결정층을 지닌 반도체기판의 제작방법에 있어서,
    다공질 실리콘층의 표면구멍을 밀봉하여 그 표면구멍밀도를 저감시키는 밀봉공정과;
    상기 밀봉공정 후에, 해당 밀봉공정시의 온도보다 높은 온도에서 상기 다공질 실리콘층을 열처리하는 열처리공정과;
    상기 열처리공정 후에, 상기 밀봉공정후의 다공질 실리콘층의 표면상에 비다공질 단결정층을 에피택셜성장시키는 성장공정과
    로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  2. 다공질 실리콘층의 표면상에 비다공질 단결정층을 지닌 반도체기판의 제작방법에 있어서,
    다공질 실리콘층의 표면구멍을 밀봉하여 그 표면구멍밀도를 저감시키는 밀봉공정과;
    상기 밀봉공정 후에, 해당 밀봉공정시의 온도보다 높은 온도에서, 해당 표면의 구멍이 밀봉된 해당 다공질 실리콘층을 열처리하는 열처리공정과;
    상기 열처리공정 후에, 상기 밀봉공정후의 다공질 실리콘층의 표면상에 비다공질 단결정층을 에피택셜성장시키는 성장공정과;
    상기 비다공질 단결정층을 지지기판에 접합시키는 접합공정과;
    상기 비다공질 실리콘층을 제거하여 상기 지지기판 상에 상기 비다공질 단결정층을 남기는 제거공정과
    로 이루어진 것을 특징으로 하는 반도체기판의 제작방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 밀봉공정은, 초고진공분위기 중에서 또는 수소함유 환원성분위기 중에서의 베이킹공정과, 해당 베이킹공정후에 실리콘원자를 상기 다공질 실리콘층의 표면에 부여하는 공정을 포함하는 것을 특징으로 하는 반도체기판의 제작방법.
  4. 제 3항에 있어서, 상기 베이킹공정에서, 다공질 실리콘은 2nm이하의 두께로 에칭되는 것을 특징으로 하는 반도체기판의 제작방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 열처리공정은, 실리콘계 소스가스를 함유하지 않은 분위기 중에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 열처리공정은, 1000℃이상의 온도에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  7. 제 4항에 있어서, 상기 다공질 실리콘은 1nm이하의 깊이로 에칭되는 것을 특징으로 하는 반도체기판의 제작방법.
  8. 제 1항 또는 제 2항에 있어서, 상기 밀봉공정은, 상기 다공질 실리콘층의 구멍벽면을 산화하는 예비산화공정 후에, 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  9. 제 8항에 있어서, 상기 예비산화공정에 의해 다공질 실리콘층의 표면상에 형성된 산화막을 제거하는 공정을 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제작방법.
  10. 제 1항 또는 제 2항에 있어서, 상기 밀봉공정, 상기 열처리공정 및 상기 성장공정은 로드록실(load lock chamber)이 접속된 반응실 내에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  11. 제 1항에 있어서, 상기 밀봉공정은 상기 성장공정의 압력보다 높은 압력에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  12. 제 1항에 있어서, 상기 비다공질 단결정층은 헤테로 에피택셜성장에 의해 형성된 층인 것을 특징으로 하는 반도체기판의 제작방법.
  13. 제 1항에 있어서, 상기 다공질 실리콘층은 단결정실리콘을 양극처리함으로써 형성된 것을 특징으로 하는 반도체기판의 제작방법.
  14. 제 13항에 있어서, 상기 단결정실리콘은 불화수소산, 물 및 알콜을 함유하는 용액 중에서 양극처리된 것을 특징으로 하는 반도체기판의 제작방법.
  15. 제 13항에 있어서, 상기 양극처리된 단결정실리콘은 축퇴레벨로 불순물이 도핑되어 있는 것을 특징으로 하는 반도체기판의 제작방법.
  16. 제 1항에 있어서, 상기 열처리공정은 수소함유 환원성분위기 중에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  17. 제 1항에 있어서, 상기 열처리는, 상기 밀봉공정 중에 상기 비다공질 단결정층의 표면의 헤이즈가 감소하기 시작한 후에, 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  18. 제 1항에 있어서, 상기 열처리는, 상기 밀봉공정 중에 상기 비다공질 단결정층의 표면의 조도가 감소하기 시작한 후에, 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  19. 제 1항에 있어서, 상기 밀봉공정은, 1000℃이하의 온도에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  20. 제 1항에 있어서, 상기 성장공정은, 상기 열처리공정중의 온도보다 낮은 온도에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  21. 제 1항에 있어서, 상기 밀봉공정에서 상기 다공질 실리콘층상에 형성된 비다공질 부분의 두께가 50nm보다 크게 되지 않도록 조건을 설정하는 것을 특징으로 하는 반도체기판의 제작방법.
  22. 제 3항에 있어서, 상기 실리콘원자의 부여공정은, 상기 베이킹공정에서 상기 다공질 실리콘층의 표면구멍 전체가 밀봉되기 전에, 개시하는 것을 특징으로 하는 반도체기판의 제작방법.
  23. 제 1항에 있어서, 상기 열처리공정은, 상기 밀봉공정의 결과로서 상기 다공질 실리콘층의 표면구멍밀도가 1×108cm-2이하로 된 후, 개시하는 것을 특징으로 하는 반도체기판의 제작방법.
  24. 제 1항에 있어서, 상기 밀봉공정과 상기 열처리공정은, 동일 압력 하에서 행하고, 상기 성장공정은 상기 압력과는 다른 압력 하에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  25. 제 1항에 있어서, 상기 성장공정은, 상기 밀봉공정에서의 온도보다 낮은 온도에서 행하는 것을 특징으로 하는 반도체기판의 제작방법.
  26. 다공질 실리콘층의 표면상에 비다공질 단결정층을 지닌 반도체기판에 있어서,
    다공질 실리콘층의 표면구멍을 밀봉하여 그 표면구멍밀도를 저감시키는 밀봉공정과; 상기 밀봉공정 후에, 해당 밀봉공정시의 온도보다 높은 온도에서 상기 다공질 실리콘층을 열처리하는 열처리공정과; 상기 열처리공정 후에, 상기 밀봉공정 후의 다공질 실리콘층의 표면상에 비다공질 단결정층을 에피택셜성장시키는 성장공정으로 이루어진 반도체기판의 제작방법에 의해 제작된 반도체기판으로서,
    상기 반도체기판은 절연물질과 그 위에 형성된 단결정 실리콘층을 포함하고;
    상기 단결정 실리콘층의 적층결함밀도는 1000cm-2이하이고, 또한 접합계면에 깊이 10nm이상의 오목부가 관찰되지 않는 것을 특징으로 하는 반도체기판.
  27. 제 26항에 있어서, 상기 단결정 실리콘층의 적층결함밀도는 100cm-2이하인 것을 특징으로 하는 반도체기판.
  28. 삭제
  29. 삭제
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